技術編號：6831253
提示：您尚未登錄，請點 登 陸 后下載，如果您還沒有賬戶請點 注 冊 ，登陸完成后，請刷新本頁查看技術詳細信息。本發(fā)明涉及在進行ASIC(專用集成電路)或者系統(tǒng)LSI等的設計之際，考慮到由于制造過程上的離散偏差所造成的性能上的離散偏差，而采用的設計余量的設定技術。背景技術 近年，隨著制造技術的發(fā)展，晶體管的微小化或者集成度在迅速提高，可以在CMIS(互補金屬絕緣半導體)半導體集成電路(以下稱LSI)的單芯片上實現(xiàn)各種各樣的功能。在開發(fā)這樣的LSI時，通常要設置設計的盈余即所謂設計余量。在設定設計余量上應該考慮的因素中，作為對電路特性造成的影響的因素，并不只是電路動作...
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