專利名稱：Mos型半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及MOS型半導(dǎo)體器件，特別有關(guān)于絕緣柵型場(chǎng)效應(yīng)晶體管(MOSFET)的柵極結(jié)構(gòu)，適用于例如互補(bǔ)性的MOS半導(dǎo)體集成電路(CMOSLSI)。
背景技術(shù)：
隨著CMOSLSI元件實(shí)現(xiàn)微細(xì)化，作為MOSFET的形成區(qū)域即有源區(qū)域(AA)也相應(yīng)微細(xì)化，有源區(qū)域引起的寄生電阻的影響不能忽略。對(duì)此說明如下。
圖12所示為形成于LSI中的CMOS反相器的平面圖形的已往例子。
圖12中，120為形成于半導(dǎo)體基板上的例如淺溝型的元件分離(STI)區(qū)域，121為利用STI區(qū)域包圍的PMOSFET的有源區(qū)域，122為利用STI區(qū)域包圍的NMOSFET的有源區(qū)域，123為在有源區(qū)域的溝道區(qū)域上隔著柵極絕緣膜形成的柵極，通過有源區(qū)域的中心部分上面。有源區(qū)域121、122的漏、源區(qū)域用的擴(kuò)散層表面及柵極表面，往往形成金屬硅化物。
各有源區(qū)域121、122中，在1條對(duì)角線上的柵極123的兩側(cè)的金屬硅化物上的轉(zhuǎn)角附近，形成漏接觸區(qū)域、源接觸區(qū)域用的接觸(轉(zhuǎn)角接觸)124。
圖13所示為構(gòu)成圖12所示的CMOS反相器的一個(gè)MOSFET結(jié)構(gòu)例子的剖面圖。
圖13中，130為半導(dǎo)體基板，131為源、漏區(qū)域，132為延伸區(qū)域，133為溝道區(qū)域，134為柵絕緣膜，135為柵極，136為柵極側(cè)壁絕緣膜，137為漏接觸(柱狀體)，138為源接觸。
在上述各區(qū)域、漏接觸區(qū)域、源接觸區(qū)域、及源、漏區(qū)域與半導(dǎo)體基板的結(jié)合區(qū)域中分別存在寄生電阻。
圖14所示為取出圖12所示的CMOS反相器中的一個(gè)MOSFET及流經(jīng)源、漏區(qū)域131的電流通路的一部分。
隨著CMOSFET的微細(xì)化，如圖14中所示，STI與柵極123之間的距離A也實(shí)現(xiàn)微細(xì)化。特別在具有角部接觸124a、124b的MOSFET的情況下，隨著距離A的微細(xì)化，由于使漏區(qū)域上的硅化物的柵極方向的電阻R1和源區(qū)域上的硅化物的柵極方向的電阻增大，因此附加了大的寄生電阻。由該寄生電阻引起MOSFET驅(qū)動(dòng)力惡化的機(jī)理分為下述兩種。
(1)MOSFET的漏電位由于比MOSFET的動(dòng)作電源電壓Vdd來得低，故離漏接觸124a越遠(yuǎn)，則實(shí)際施加于其源、漏間的電壓越低。因此產(chǎn)生的效果是，沿柵極123的長(zhǎng)度方向的位置x離漏接觸124a越遠(yuǎn)，則對(duì)與柵極123垂直方向的截面部分的有效漏電壓越下降，從而DIBL(Drain Induced BarrierLowering，漏極誘發(fā)勢(shì)壘降低效應(yīng))變得過小，因此驅(qū)動(dòng)力惡化。
(2)MOSFET的源電位由于高于0V，故離源接觸124b越遠(yuǎn)，則實(shí)際施加于其源、漏間的電壓越低。因此產(chǎn)生的效果是，沿柵極123的長(zhǎng)度方向的位置x離源接觸124b越遠(yuǎn)，則對(duì)與柵極123垂直方向的截面部分的有效漏電壓越下降效果，由于DIBL變得過小，因此驅(qū)動(dòng)力下降。這時(shí)，由于隨著離開源接觸124b，則阱區(qū)域(Well)的電位相對(duì)于源電位要降低，因此隨著離開源接觸124b，還附加由基板偏置效果而引起的驅(qū)動(dòng)力惡化，惡化量比上述(1)的情況更大。這種情況如圖15所示。
圖15所示為圖14所示的MOSFET中以源接觸124b的位置為基準(zhǔn)與相距柵極123的長(zhǎng)度方向上的位置x的距離相對(duì)應(yīng)的，驅(qū)動(dòng)力惡化的情況。這里表示漏、源擴(kuò)散層上有硅化物電阻與無硅化物電阻時(shí)的對(duì)比結(jié)果。
例如，在特開平7-131013號(hào)中，對(duì)MOS型晶體管雖揭示了以柵極的至少與漏極對(duì)向的部分的端部形成曲面或傾斜的結(jié)構(gòu)，但未規(guī)定柵長(zhǎng)與接觸位置之間的關(guān)系。
上述那樣的以往的半導(dǎo)體器件中，隨著MOSFET元件的微細(xì)化而正出現(xiàn)的問題是，有源區(qū)域的漏、源擴(kuò)散層上的硅化物電阻的影響增大，因寄生電阻的增大而引起的MOSFET的驅(qū)動(dòng)力惡化，導(dǎo)致電路動(dòng)作速度降低。特別在采用角部接觸的情況下，由于寄生電阻中硅化物電阻的比例增大，因此存在其影響嚴(yán)重的問題。上述那樣的MOSFET的微細(xì)化帶來的寄生電阻增大的現(xiàn)象是不可避免的，今后必然難以發(fā)現(xiàn)因微細(xì)化而有助于電路動(dòng)作速度的這方面的優(yōu)點(diǎn)。

發(fā)明內(nèi)容
本發(fā)明的第1形態(tài)的半導(dǎo)體器件，具備在半導(dǎo)體基板上利用元件分離區(qū)域分離的MOSFET的有源區(qū)域、通過所述有源區(qū)域上而設(shè)置的1條柵極、以及在所述柵極的兩側(cè)與所述有源區(qū)域的表面接觸而形成的源接觸和漏接觸，所述柵極沿柵極隨著遠(yuǎn)離所述源接觸和/或漏接觸的位置，使柵長(zhǎng)變細(xì)，形成階梯狀或連續(xù)形成。
本發(fā)明的第2形態(tài)的半導(dǎo)體器件，具備在半導(dǎo)體基板上利用元件分離區(qū)域分離并以串聯(lián)連接多個(gè)MOSFET的狀態(tài)排列的有源區(qū)域、通過所述有源區(qū)域上面而并排設(shè)置的多條柵極、以及配置于所述多條柵極兩側(cè)并與所述有源區(qū)域的表面接觸而形成的源接觸及漏接觸，最接近所述源接觸或漏接觸的柵極，沿柵極隨著遠(yuǎn)離所述源接觸或漏接觸的位置，使柵長(zhǎng)變細(xì)，形成階梯狀或連續(xù)形成。


圖1A所示為本發(fā)明的半導(dǎo)體器件的第1實(shí)施形態(tài)有關(guān)的構(gòu)成CMOS反相器的MOSFET的平面圖形的一例。
圖1B所示為本發(fā)明的半導(dǎo)體器件的第2實(shí)施形態(tài)有關(guān)的構(gòu)成CMOS反相器的MOSFET的平面圖形的一例。
圖2所示為圖1A的變形例1的平面圖。
圖3所示為圖1A的變形例2的平面圖。
圖4所示為第3實(shí)施形態(tài)有關(guān)的COMS反相器的一個(gè)MOSFET的平面圖形的一例。
圖5所示為第4實(shí)施形態(tài)有關(guān)的COMS反相器的一個(gè)MOSFET的平面圖形的一例。
圖6所示為第4實(shí)施形態(tài)的變形例有關(guān)的以多個(gè)MOSFET串聯(lián)連接的狀態(tài)排列的MOSFET電路區(qū)域的平面圖形的一例。
圖7所示為第5實(shí)施形態(tài)的以多個(gè)MOSFET串聯(lián)連接的狀態(tài)排列的MOSFET電路區(qū)域的平面圖形的一例。
圖8所示為說明圖1所示的MOSFET中流過柵極的電流通路和寄生電阻的平面圖。
圖9所示為圖1的MOSFET中沿柵極的離開源接觸的距離與柵長(zhǎng)的關(guān)系圖。
圖10所示為決定圖9所示那樣距離與柵長(zhǎng)的關(guān)系的MOSFET中的距離與導(dǎo)通電流的關(guān)系特性。
圖11所示為對(duì)于決定圖9所示的距離與柵長(zhǎng)的關(guān)系的MOSFET與以往例的MOSFET比較在保持備用電流為一定時(shí)的導(dǎo)通電流大小的特性圖。
圖12所示為形成LSI的COMS反相器的平面圖形的以往例。
圖13所示為著眼于構(gòu)成圖12所示CMOS反相器的一個(gè)MOSFET的一個(gè)MOSFET的結(jié)構(gòu)例子。
圖14所示為取出圖12所示的CMOS反相器中的一個(gè)MOSFET并說明流過柵極特定位置的電流通路用的平面圖。
圖15所示為圖14所示的MOSFET中以源接觸的位置為基準(zhǔn)與相距柵極長(zhǎng)度方向上的位置的距離相對(duì)應(yīng)的驅(qū)動(dòng)力惡化的情況的特性圖。
具體實(shí)施例方式
以下參照附圖詳細(xì)說明本發(fā)明的實(shí)施形態(tài)。
第1實(shí)施形態(tài)圖1A所示為著眼于本發(fā)明的半導(dǎo)體裝置的第1實(shí)施形態(tài)有關(guān)的構(gòu)成CMOS反相器的PMOSFET、NMOSFET中的一個(gè)MOSFET的平面圖形的一例。
圖1A中，1為半導(dǎo)體基板上利用元件分離區(qū)域分離的MOSFET的有源區(qū)域，2為通過有源區(qū)域上面而形成的柵極，3和4是在柵極的兩側(cè)與有源區(qū)域1的表面接觸而形成的源接觸和漏接觸。
如上所述，在一個(gè)有源區(qū)域1內(nèi)柵極2只有一個(gè)，而且源接觸3與漏接觸4在有源區(qū)域1的對(duì)角位置各配置一個(gè)，在這樣的情況下，形成柵極2的平面圖形，使其沿柵極2的長(zhǎng)度方向(MOSFET的溝道寬度方向)，隨著遠(yuǎn)離源接觸3的位置，柵長(zhǎng)(即柵極2的寬度、MOSFET的溝道長(zhǎng))變細(xì)。本例中，柵極2的平面圖形為左右對(duì)稱的形狀，按幾個(gè)階梯(例如3個(gè)階梯)變化。
利用這樣的構(gòu)成，在例如COMS反相器那樣的有源區(qū)域內(nèi)只有一個(gè)柵極的MOSFET中，能對(duì)垂直于柵極2方向的剖面的MOSFET動(dòng)作來調(diào)節(jié)DIBL，使得不管對(duì)于柵方向的什么位置，DIBL均為相同程度。即是說，能夠調(diào)整在漏接觸4附近的與柵極2垂直方向(圖1A中Y)的剖面中的MOSFET動(dòng)作，使其達(dá)到與在源接觸3附近的與柵極2垂直方向(圖1A中X)的剖面中的MOSFET動(dòng)作相同程度及以上的DIBL。
因此，可對(duì)沿柵極2的任意位置x上與柵極2垂直方向的剖面中的MOSFET動(dòng)作來調(diào)節(jié)DIBL，能抑制MOSFET的驅(qū)動(dòng)力的惡化，能補(bǔ)償隨著微細(xì)化而增大的有源區(qū)域1的硅化物電阻所引起的一部分驅(qū)動(dòng)力損失。
又，圖1A所示的柵極2的平面圖形，并不限于上述的3級(jí)階梯，也可以是如圖2所示的4級(jí)階梯及以上，或者也可以2級(jí)階梯，或者也可以如圖2中虛線所示那樣逐漸變細(xì)地連續(xù)變化，各自都能得到上述的效果。又，柵極2的平面圖形也不限于上述那樣的柵長(zhǎng)左右對(duì)稱，即使如圖3所示那樣用柵長(zhǎng)左右不對(duì)稱的形狀，按幾個(gè)階梯變化，也能得到上述的效果。
第2實(shí)施形態(tài)在前述第1實(shí)施形態(tài)中是這樣形成的，它使得隨著柵極2的位置遠(yuǎn)離源接觸3的位置而柵長(zhǎng)變細(xì)，但在電路動(dòng)作上希望減小漏側(cè)的電阻影響時(shí)，也可將圖1A中的源接觸3、漏接觸4的位置關(guān)系反過來，形成圖1B所示的那樣關(guān)系。
即，也可以如圖1B所示，在1個(gè)有源區(qū)域內(nèi)柵極2只有1個(gè)，而且源接觸3與漏接觸4配置于對(duì)角位置上，在這樣的情況下，形成為使得隨著柵極2的位置遠(yuǎn)離漏接觸4的位置而柵長(zhǎng)變細(xì)，用例如圖示那樣左右對(duì)稱的形狀幾個(gè)階梯按變化。
利用這樣的構(gòu)成，在例如CMOS反相器那樣的有源區(qū)域內(nèi)只有1個(gè)柵極的MOSFET中，在想抑制漏側(cè)的寄生電阻增大時(shí)，能對(duì)垂直于柵極方向的剖面的MOSFET動(dòng)作來調(diào)節(jié)DIBL，使得不管對(duì)于柵方向的什么位置，DIBL均為相同程度。即，可在沿柵極的任意位置上對(duì)柵極的垂直方向的剖面的MOSFET動(dòng)作來調(diào)節(jié)DIBL，能抑制MOSFET的驅(qū)動(dòng)力的惡化，能補(bǔ)償隨著微細(xì)化而增大的有源區(qū)域的硅化物電阻所引起的一部分驅(qū)動(dòng)力損失。
又，對(duì)具有圖3所示的不對(duì)稱形狀的柵極2的MOSFET，也與上述的第1實(shí)施形態(tài)的變形相同，柵極可以形成任意幾個(gè)階梯或連續(xù)形成，也可以是左右對(duì)稱或左右不對(duì)稱的任一種，分別都能得到上述的效果。
第3實(shí)施形態(tài)圖4所示為著眼于本發(fā)明的半導(dǎo)體裝置的第3實(shí)施形態(tài)有關(guān)的構(gòu)成CMOS反相器的PMOSFET、NMPSFET中的一個(gè)MOSFET的平面圖形的一例。
圖4中，1是STI區(qū)域所包圍的有源區(qū)域，2是有源區(qū)域上的柵極，3是源接觸，4是漏接觸。
該MOSFET在1個(gè)有源區(qū)域1內(nèi)只有1個(gè)柵極2，而且源接觸3與漏接觸4配置于柵極2的長(zhǎng)度方向(MOSFET的溝道寬度方向)中的同一端，在這樣的情況下，隨著柵極2遠(yuǎn)離源接觸位置和漏接觸位置，柵長(zhǎng)變大，以例如左右對(duì)稱的形狀按3階梯形成。
利用這樣的構(gòu)成，在例如CMOS反相器那樣的有源區(qū)內(nèi)只有1個(gè)柵極的MOSFET中，在源接觸3與漏接觸4被配置于溝道寬度方向上有源區(qū)域1內(nèi)的同一端時(shí)，能對(duì)垂直于柵極2方向的剖面的MOSFET動(dòng)作來調(diào)節(jié)DIBL，使得不管對(duì)于柵方向的什么位置，DIBL均為相同程度。即，可在沿柵極2的任意位置上對(duì)柵極2的垂直方向的剖面的MOSFET動(dòng)作來調(diào)節(jié)DIBL，能抑制MOSFET的驅(qū)動(dòng)力的惡化。因此，能補(bǔ)償隨著微細(xì)化而增大的有源區(qū)域的硅化物電阻所引起的一部分驅(qū)動(dòng)力損失。
又，在源接觸3與漏接觸4被配置于柵極2的左右對(duì)稱的位置的情況下，即使例如源接觸3與漏接觸4被配置于柵極2的長(zhǎng)度方向中有源區(qū)域1內(nèi)的中心部分時(shí)，也能根據(jù)上述的第2實(shí)施形態(tài)來實(shí)施，得到相同的效果。
又，圖4所示的MOSFET中，也可以與上述的第1實(shí)施形態(tài)的變形例相同，柵極可以由任意幾個(gè)階梯形成或連續(xù)形成，也可以是左右對(duì)稱或左右不對(duì)稱的任一種，分別都能得到上述的效果。
第4實(shí)施例圖5所示的平面圖形的一例是本發(fā)明的半導(dǎo)體器件的第4實(shí)施形態(tài)有關(guān)的以多個(gè)MOSFET被串聯(lián)連接的狀態(tài)排列(豎排)的MOSFET電路區(qū)域，在對(duì)角位置上各配置1個(gè)源接觸3與漏接觸4，且從中間的MOSFET的源區(qū)域或漏區(qū)域沒有引出布線。
圖5中，1為STI區(qū)域包圍的有源區(qū)域，2為有源區(qū)域上的柵極，3為源接觸，4為漏接觸。
對(duì)于該MOSFET電路區(qū)域的MOSFET群，其多個(gè)柵極2中最接近源接觸3的柵極2是這樣形成，它隨著遠(yuǎn)離源接觸3，使柵長(zhǎng)變短，又，最接近漏接觸4的柵極2是這樣形成，它隨著遠(yuǎn)離漏接觸4，使柵長(zhǎng)變短。
利用這樣的構(gòu)成，例如在NAND型閃存中的NAND型存儲(chǔ)單元那樣多個(gè)MOSFET被串聯(lián)連接時(shí)，能在沿柵極2的長(zhǎng)度方向上的任意位置對(duì)柵極2的垂直方向的剖面中的MOSFET動(dòng)作來調(diào)節(jié)DIBL。
即，與源接觸3最接近的柵極2能進(jìn)行調(diào)整，使得在遠(yuǎn)離源接觸3的位置的垂直方向的剖面的MOSFET動(dòng)作，與在源接觸3的附近位置的垂直方向的剖面的動(dòng)作成為相同程度的DIBL。與上述相同，與漏接觸4最接近的柵極2能進(jìn)行調(diào)整，使得在遠(yuǎn)離漏接觸4的位置的垂直方向的剖面的MOSFET動(dòng)作，與在漏接觸4的附近位置的垂直方向的剖面的動(dòng)作成為相同程度的DIBL。
因此，能夠抑制MOSFET的驅(qū)動(dòng)力的惡化，能補(bǔ)償隨著微細(xì)化而增大的有源區(qū)域1的硅化物電阻所引起的一部分驅(qū)動(dòng)力損失。
第4實(shí)施形態(tài)的變形例圖6所示的平面圖形的一例是本發(fā)明的半導(dǎo)體器件變形例有關(guān)的多個(gè)MOSFET被串聯(lián)連接的MOSFET電路區(qū)域，源接觸3與漏接觸4各在溝道寬度方向的同一端配置1個(gè)，且從中間的MOSFET的源區(qū)域或漏區(qū)域沒有引出布線。
圖6中，1為STI區(qū)域包圍的有源區(qū)域，2為有源區(qū)域上的柵極，3為源接觸，4為漏接觸。
對(duì)于該MOSFET電路區(qū)域的MOSFET群，其多個(gè)柵極2中最接近源接觸或漏接觸的柵極能進(jìn)行調(diào)整，使得在遠(yuǎn)離源接觸或漏接觸的位置的垂直方向的剖面的MOSFET動(dòng)作，與在源接觸或漏接觸的附近位置的垂直方向的剖面的動(dòng)作成為相同程度的DIBL，能抑制MOSFET的驅(qū)動(dòng)力的惡化。
又，圖5或圖6所示的MOSFET電路區(qū)域中，也與上述的第1實(shí)施形態(tài)的變形例相同地，柵極可以形成任意幾個(gè)階梯或連續(xù)形成，也可以是左右對(duì)稱或左右不對(duì)稱的任一種，分別都能得到上述的效果。
第5實(shí)施形態(tài)圖7所示為本發(fā)明的半導(dǎo)體器件的第5實(shí)施形態(tài)有關(guān)的在多個(gè)MOSFET被串聯(lián)連接的MOSFET電路區(qū)域中從中間的MOSFET的源區(qū)域或漏區(qū)域有引出布線(接觸)的情況的平面圖形的一例。
圖7中，1為STI區(qū)域包圍的有源區(qū)域，2為有源區(qū)域上的柵極，3為源接觸，4為漏接觸。
對(duì)于該MOSFET電路區(qū)域的MOSFET群，最接近源接觸3的柵極2是這樣形成，隨著遠(yuǎn)離源接觸3使柵長(zhǎng)變短。又，最接近漏接觸4的柵極2是這樣形成，它隨著遠(yuǎn)離漏接觸，使柵長(zhǎng)變短。此外，最接近引出接觸5的柵極(本例中為1條)2是這樣，它隨著遠(yuǎn)離引出接觸5，使柵長(zhǎng)變短。
利用這樣的構(gòu)成，例如在NAND型閃存中的NAND型存儲(chǔ)單元那樣多個(gè)MOSFET被串聯(lián)連接、而且從中間的MOSFET的源區(qū)域或漏區(qū)域有引出接觸5的情況下，與源接觸3或漏接觸4或引出接觸5最接近的柵極2能進(jìn)行調(diào)整，使得在遠(yuǎn)離源接觸3或漏接觸4或引出接觸的位置的垂直方向的剖面的MOSFET動(dòng)作，與在源接觸3或漏接觸4或引出接觸5的附近位置的垂直方向的剖面的動(dòng)作成為相同程度的DIBL，能抑制MOSFET的驅(qū)勸力的惡化。
又，該MOSFET電路區(qū)域中，也與上述第1實(shí)施形態(tài)的變形例相同，柵極可以形成任意幾個(gè)階梯或連續(xù)形成，也可以是左右對(duì)稱或左右不對(duì)稱中的任一種，分別都能得到上述的效果。
以下，對(duì)在各實(shí)施形態(tài)中根據(jù)從接觸位置至柵極的距離決定柵長(zhǎng)的計(jì)算方法進(jìn)行說明。這里取圖1所示的第1實(shí)施形態(tài)為例，為使計(jì)算簡(jiǎn)單起見，所示為關(guān)于改善MOSFET的三極管區(qū)域的驅(qū)動(dòng)力的情況。
圖8所示為說明圖1所示的MOSFET中流過柵極的位置x的電流通路和寄生電阻用的平面圖。
如圖8所示，若用O表示有源區(qū)域1內(nèi)MOSFET的柵極2的溝道寬度方向的起點(diǎn)位置，用W表示終點(diǎn)位置，用RS表示從柵極上的位置x至源接觸3的寄生電阻，用RD表示從柵極上的位置x至漏接觸4的寄生電阻，用I(x)表示流過柵極上的位置x的每單位長(zhǎng)度的電流，則MOSFET的導(dǎo)通電流Ion與截止電流Ioff如下式所示，Ion=∫0WdxI(x)...(1)]]>Ion(x)=μeffCOXWLgate(x)(Vg-Vt(x))VSD(x)...(2)]]>Ioff(x)=μeffWLgate(x)ϵSiqNa4ψB(kTq)2e-2.3Vt(x)S(1-e-qVSD(x)kT)...(3)]]>式中，Lgate(x)表示在柵極上的位置x的柵長(zhǎng)。
這里，為使沿柵極的整個(gè)區(qū)域中Ioff的電流密度相同，Lgate(x)必須滿足下式。
Lgate(x)=e-2.3Vt(x)S(1-e-qVSD(x)kT)e-2.3vt0S(1-e-qVSD0kT)Lgate0...(4)]]>式中，Vt0、VSD0是某一常數(shù)。VSD(x)是柵極上的位置x處的源、漏電壓，用下式表示。
VSD(x)=VDD1+μeffCOXW(Vg-Vt(x))(RD(x)+RS(x))Lgate(x)...(5)]]>式中，RD(x)是在柵極上的位置x處的漏側(cè)寄生電阻，RS(x)是在柵極上的位置x處的源側(cè)寄生電阻。
由于對(duì)于給定的Vt、RD(x)、RS(x)，通過使用同時(shí)滿足上式(4)與(5)的Lgate(x)，能確保在沿柵極的全部位置x中為了使Ioff的電流密度為某一值以下所必需的柵長(zhǎng)，因此，結(jié)果可提高M(jìn)OSFET的驅(qū)動(dòng)力。
作為實(shí)際的計(jì)算例，給示為下列數(shù)據(jù)的情況μeff＝200cm2/Vs，W＝0.7μm，S＝80mV/dec.，Vdd＝1.2V，Cox＝2.03e-2F/m2，RD＝RS＝20Ω，Vt(x)＝0.3+5e4x(x為沿柵的離開源接觸3的距離)。
圖9所示為根據(jù)沿圖1的MOSFET的柵極的離開源接觸的距離x使上式(4)與(5)同時(shí)成立來決定柵長(zhǎng)Lgate的情況下的距離x與柵長(zhǎng)Lgate的關(guān)系(柵長(zhǎng)分布)。
該圖9表明這樣的事實(shí)，為了使MOSFET的驅(qū)動(dòng)力提高，隨著柵極2遠(yuǎn)離源接觸3，應(yīng)該使柵長(zhǎng)變細(xì)。
圖10所示為對(duì)于決定圖9所示的距離x與柵長(zhǎng)Lgate的關(guān)系的MOSFET的距離x與Ion的關(guān)系(驅(qū)動(dòng)電流密度分布)的特性圖。為作對(duì)比，也給示以往例MOSFET中的距離x與Ion的關(guān)系。
該圖10表明，根據(jù)本實(shí)施形態(tài)的MOSFET，能使遠(yuǎn)離源接觸3的區(qū)域的電流密度增大。
圖11所示為對(duì)于決定圖9所示的距離x與柵長(zhǎng)Lgate的關(guān)系的MOSFET與以往例的MOSFET比較在保持備用電流為一定時(shí)的導(dǎo)通電流Ion的大小的特性圖。
該圖11表明，根據(jù)本實(shí)施形態(tài)的MOSFET，與以往例的MOSFET相比，能在保持備用電流為一定的同時(shí)增大導(dǎo)通電流Ion(增大Ion/Ioff)。
又，上述計(jì)算為使分析簡(jiǎn)單，是假定式(2)～(5)所示的關(guān)系成立，但也可對(duì)照實(shí)際情況來定義式(2)～(5)又，也可以用對(duì)柵長(zhǎng)是2階梯或更多階梯的形狀來近似圖10所示的柵長(zhǎng)Lgate的分布。
又，上述各實(shí)施形態(tài)示出是在MOSFET的有源區(qū)域的漏、源擴(kuò)散層表面形成硅化物層的情況，但通過將本發(fā)明使用于不形成上述硅化物層的情況，也能夠得到上述的效果。
根據(jù)上述的本發(fā)明的半導(dǎo)體器件，則能改善因MOSFET的有源區(qū)域的漏、源擴(kuò)散層的寄生電阻所引起的MOSFET驅(qū)動(dòng)力的惡化。
對(duì)本專業(yè)內(nèi)熟練的技術(shù)人員而言，附加的優(yōu)點(diǎn)和各種修改是容易實(shí)現(xiàn)的。因此，在更廣闊范圍內(nèi)的本發(fā)明不受在此所表明和描述的具體細(xì)節(jié)和有代表性的實(shí)施例所限制。因此在不離開所附的權(quán)利要求及其等價(jià)物所確定的普遍創(chuàng)造性概念的精神和范圍，可作出各種修改。
權(quán)利要求
1.一種半導(dǎo)體器件，其特征在于，具備在半導(dǎo)體基板上利用元件分離區(qū)域分離的MOSFET的有源區(qū)域、設(shè)置于所述有源區(qū)域上的至少一條柵極、和至少在所述柵極的單側(cè)與所述有源區(qū)域的表面接觸而形成的至少1個(gè)源/漏接觸，所述柵極這樣形成，它沿柵極隨著離開所述源/漏接觸位置，使柵長(zhǎng)變短。
2.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，所述柵極在所述有源區(qū)域內(nèi)只有一個(gè)，而且，所述源/漏接觸配置于所述柵極的兩側(cè)的所述有源區(qū)域的對(duì)角位置上。
3.如權(quán)利要求2所述的半導(dǎo)體器件，其特征在于，所述MOSFET是構(gòu)成CMOS反相器的PMOSFET、NMOSFET中的一個(gè)MOSFET。
4.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，所述柵極在所述有源區(qū)域內(nèi)只有一個(gè)，而且，所述源/漏接觸配置于對(duì)于溝道寬度方向的同一端。
5.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，所述柵極具有柵長(zhǎng)左右對(duì)稱變化的平面圖形。
6.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，所述柵極具有柵長(zhǎng)左右不對(duì)稱變化的平面圖形。
7.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，在所述柵極的兩側(cè)的所述有源區(qū)域的表面上形成硅化物層，所述源/漏接觸與所述硅化物層接觸。
8.一種半導(dǎo)體器件，其特征在于，具備在半導(dǎo)體基板上利用元件分離區(qū)域分離并以多個(gè)MOSFET串聯(lián)連接的狀態(tài)排列的有源區(qū)域、通過所述有源區(qū)域上而并列設(shè)置的多條柵極、和配置于所述多條柵極的兩側(cè)并與所述有源區(qū)域的表面接觸而形成的源/漏接觸。形成接近于所述源/漏接觸的柵極這樣形成，它沿柵極隨著離開所述源/漏接觸的位置，使柵長(zhǎng)變小。
9.一種半導(dǎo)體器件，其特征在于，進(jìn)一步具備與所述多條柵極中的中間柵極對(duì)應(yīng)的中間MOSFET的源/漏區(qū)域相接觸而形成的至少一個(gè)中間源/漏接觸，與所述中間的源/漏接觸最接近的柵極，沿柵極隨著離開所述中間的源/漏接觸的位置，使柵長(zhǎng)變小，形成階梯狀或連續(xù)形成。
10.如權(quán)利要求8所述的半導(dǎo)體器件，其特征在于，所述多個(gè)MOSFET構(gòu)成NAND型閃存中的NAND型存儲(chǔ)單元。
11.如權(quán)利要求8所述的半導(dǎo)體器件，其特征在于，配置于所述多條柵極的兩側(cè)的所述源/漏接觸，被配置于所述有源區(qū)域的對(duì)角位置上。
12.如權(quán)利要求8所述的半導(dǎo)體器件，其特征在于，配置于所述多條柵極的兩側(cè)的所述源/漏接觸，被配置于相對(duì)于溝道寬度方向的同一端。
13.如權(quán)利要求8所述的半導(dǎo)體器件，其特征在于，所述柵極具有以柵長(zhǎng)左右對(duì)稱的形狀變化的平面圖形。
14.如權(quán)利要求8所述的半導(dǎo)體器件，其特征在于，所述柵極具有以柵長(zhǎng)左右不對(duì)稱的形狀變化的平面圖形。
全文摘要
本發(fā)明的半導(dǎo)體器件，具備在半導(dǎo)體基板上利用元件分離區(qū)域分離的MOSFET的有源區(qū)域、通過所述有源區(qū)域上而設(shè)置的至少一條柵極和在所述柵極的兩側(cè)與所述有源區(qū)域的表面接觸而形成的源接觸和源接觸，所述柵極沿柵極隨著離開所述接觸和/或漏接觸的位置，使柵長(zhǎng)變細(xì)，形成階梯狀或連續(xù)形成。
文檔編號(hào)H01L27/092GK1574394SQ20041004743
公開日2005年2月2日 申請(qǐng)日期2004年5月28日 優(yōu)先權(quán)日2003年5月30日
發(fā)明者大石周 申請(qǐng)人:株式會(huì)社東芝