專利名稱：半導(dǎo)體器件的制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及構(gòu)成集成電路的半導(dǎo)體器件的絕緣柵場(chǎng)效應(yīng)晶體管(以下稱作MOSFET)的溝道區(qū)結(jié)構(gòu)，特別涉及一種半導(dǎo)體器件，在該半導(dǎo)體器件中，由柵絕緣膜的雜質(zhì)濃度和厚度決定的溝道區(qū)的表面反向電壓(閾值電壓)是被控制的。
本發(fā)明涉及在同一基片上具有多個(gè)閾值電壓的MOSFET構(gòu)成的集成電路的半導(dǎo)體器件，及其制造方法。
本發(fā)明涉及在同一基片上具有不同導(dǎo)電的MISFET的集成電路的半導(dǎo)體器件，及其制造方法。
本發(fā)明涉及在同一基片上對(duì)其加有不同柵電壓的，具有高耐壓和低壓的MISFET的集成路的半導(dǎo)體器件及其制造方法。
本發(fā)明涉及在同一基片上包括模擬電路和數(shù)字電路的半導(dǎo)體器件及其制造方法。
本發(fā)明涉及設(shè)置在一絕緣層上的薄膜半導(dǎo)體上形成的半導(dǎo)體器件及其制造方法。
背景技術(shù)：
圖35A至35C是平面示意圖，展示出集成電路的現(xiàn)有半導(dǎo)體器件中的MISFET。
注意，本說明書的說明是以MOSFET為例進(jìn)行的說明，其中位于金屬柵電極與半導(dǎo)體基片之間的絕緣層是硅氧化膜，作為MISFET的典型例。
圖35A至35C示意性地展示了三種晶體管的源，漏和柵，為簡(jiǎn)化說明，省去了鋁金屬化布線和其它部分。
晶體管1，2和3各有不同的閾值電壓(VTH)。
圖36是MOSFET的示意剖視圖，其中集成電路的半導(dǎo)體器件是現(xiàn)有的技術(shù)。
晶體管1中，溝道區(qū)4004的雜質(zhì)濃度規(guī)定為半導(dǎo)體基片4006的雜質(zhì)濃度量，由柵絕緣膜4005的厚度和溝道區(qū)4004的雜質(zhì)濃度決定的閾值電壓表示為VTH1。
當(dāng)希望第二晶體管2的閾值電壓VTH2與VTH1不同時(shí)，用玻璃掩模等進(jìn)行光學(xué)地構(gòu)圖光刻膠，和選擇摻雜區(qū)(光刻技術(shù))，并用離子注入和用光刻膠選擇性形成作為掩膜的其它技術(shù)，通過柵絕緣膜4005形成溝道區(qū)，使其具有的雜質(zhì)濃度與晶體管1的溝道區(qū)的雜質(zhì)濃度不同。
此時(shí)，用于選擇摻區(qū)進(jìn)行離子注入用的玻璃掩膜1的圖形3905，考慮到玻璃掩模對(duì)準(zhǔn)的移位，確定成稍大于溝道區(qū)，以覆蓋住溝道區(qū)全部表面，如圖35B所示，除去光刻膠的面積稍大于溝道區(qū)，以便在除去光刻膠的區(qū)域給溝道摻入雜質(zhì)。
柵絕緣膜4005通常用均勻厚度約10nm至100nm的氧化硅膜構(gòu)成。
用上述結(jié)構(gòu)可形成具有與晶管1的閾值電壓VTH1不同的閾值電壓VTH2的晶體管2。按相同方式，摻入必要的雜質(zhì)，可構(gòu)成具有必要的閾值電壓的晶體管，如晶體管3，VTH3為其閾值。
而且，盡管圖中未示出，集成電路的半導(dǎo)體器件中具有原柵氧化膜的高壓MOSFET和具有薄柵氧化膜的低壓MOSFET設(shè)置在同一基片的表面上。用光刻技術(shù)控制每個(gè)MOSFET的溝道區(qū)的均勻雜質(zhì)濃度，以使每個(gè)閾值電壓幾乎等于同一個(gè)值。
同樣，在包括P-型和N-型MOSFET的CMOS型集成電路中，用分離雜質(zhì)引入工藝可使閾值電壓幾乎等于同一個(gè)值。
然而，由于現(xiàn)有的集成電路半導(dǎo)體器件中的MOSFET具有均勻雜質(zhì)濃度的溝道區(qū)和均勻厚度的柵絕緣膜，如上所述，溝道的表面反間電壓變成恒定的，所以必須要有給溝道區(qū)摻入必需的雜質(zhì)類型數(shù)量和雜質(zhì)濃度的摻雜工藝，以便單一半導(dǎo)體基片上構(gòu)成的集成電路中的半導(dǎo)體器件形成有多種閾值電壓的晶體管。
此外，在單一半導(dǎo)體基片上形成的集成電路的半導(dǎo)體器件中的具有多種閾值電壓的晶體管是非常昂貴的，而且在電路設(shè)計(jì)上也受到限制。
而且，必須有多次光刻工藝，以調(diào)節(jié)閾值電壓，使其與同一基片上設(shè)置的集成電路的半導(dǎo)體器件中的源電壓范圍匹配，該集成電路的半導(dǎo)體器件中的晶體管的結(jié)構(gòu)在溝道摻雜前具有不同的閾值電壓。此外，制造具有不同絕緣膜不同基片濃度或不同導(dǎo)電類型的MOSFET的閾值電壓的半導(dǎo)體器件的周期延長了，生產(chǎn)成本也增大了。

發(fā)明內(nèi)容
為解決所述問題，本發(fā)明采取了以下措施。
第1種措施，在MOSFET的同一溝道區(qū)置設(shè)有表面反向電壓不同的溝道區(qū)，以便在兩個(gè)以上不同柵電壓下使溝道反型。
而且，設(shè)置多種類型的第一表面反向電壓區(qū)與第二表面反向電壓區(qū)的平面面積的比值，或設(shè)置第一表面反向電壓區(qū)與第二表面反向電壓區(qū)的多種類型的單個(gè)平面尺寸或形狀。
第2種措施，第二表面反向電壓區(qū)分成許多平面形狀。
將區(qū)域分成多個(gè)平面形狀的方法例如有下列方法1.分成與溝道長度方向平行的多個(gè)條形；2.分成與溝道寬度方向平行的多個(gè)條形；3.分成很多小點(diǎn)；以及4.分成方格圖型。
第3種措施，在MOSFET的同一溝道區(qū)的表面上，形成具有兩個(gè)以上的不同雜質(zhì)濃度(溝道雜質(zhì)區(qū))的區(qū)域，以獲得具有兩個(gè)以上的不同表面反向電壓的溝道區(qū)。
第4種措施，將第3種措施中所述溝道摻雜區(qū)構(gòu)成比源和漏區(qū)的結(jié)深淺的區(qū)。
第5種措施，形成各個(gè)具有不同厚度的柵絕緣膜的第一MOSFET和第二MOSFET，并將上述的第1至第4措施用于它們的每一個(gè)。
第6種措施，第一導(dǎo)電類型的半導(dǎo)體基片上形成第一MOSFET，在與半導(dǎo)體基片的雜質(zhì)濃度不同的阱區(qū)內(nèi)，但與基片相同的導(dǎo)電類型形成第二MOSFET，上述的第1至第4種措施用于每一個(gè)上。
第7種措施，在第一種導(dǎo)電類型的半導(dǎo)體基片上形成第一MOSFET，在與半導(dǎo)體基片的導(dǎo)電類型不同的阱區(qū)內(nèi)形成第二MOSFET，并且，上述的第1至第4種措施用于每一個(gè)。
第8種措施，在絕緣層上形成的，厚度小于10μm的薄膜半導(dǎo)體上形成MOSFET，并將上述的第1至第4種措施用于MOSFET。
第9種措施，第8種措施中所述的薄膜半導(dǎo)體層的厚度等于薄膜半導(dǎo)體層上形成的MOSFET的溝道區(qū)厚度。
第10種措施，第8種措施中所述薄膜半導(dǎo)體層的厚度等于在薄膜半導(dǎo)體層上形成MOSFET的溝道區(qū)的溝道雜質(zhì)區(qū)的深度。
第11種措施，提供一種半導(dǎo)體器件，其中，不用光刻膠圖形作掩膜，在增強(qiáng)型MOSFET溝道區(qū)中的摻雜雜質(zhì)中，摻入第一種導(dǎo)電類型的雜質(zhì)，然后，用光刻膠作掩模、只給耗盡型MOSFET的溝道區(qū)摻入第二種導(dǎo)電類型雜質(zhì)，使其峰值出現(xiàn)在離第一種導(dǎo)電類型雜質(zhì)分布的峰值位置±20nm的位置內(nèi)。
第12種措施，提供一種半導(dǎo)體器件，在上述的第11種措施中的半導(dǎo)體器件中，在耗盡型MOSFET溝道區(qū)上選擇地并部分地形成光刻膠，然后，用光刻膠作掩模，只給耗盡型MOSFET的溝道區(qū)摻入第二種導(dǎo)電類型雜質(zhì)，以使其峰值出現(xiàn)在距第一種導(dǎo)電類型雜質(zhì)分布的峰值位置±20nm的位置內(nèi)。
第13種措施，提供一種半導(dǎo)體器件的制造方法，包括下列步驟在基片表面上第一導(dǎo)電類型半導(dǎo)體區(qū)的表面上形成場(chǎng)絕緣膜；在半導(dǎo)體區(qū)的第一和第二晶體管區(qū)的表面上形成柵絕緣膜；在第一晶體管區(qū)的表面上形成構(gòu)成溝道雜質(zhì)區(qū)用的光刻膠圖形；用光刻膠圖形作掩模、在第一晶體管區(qū)的表面摻雜形成溝道雜質(zhì)區(qū)；在柵絕緣膜上構(gòu)成柵電極圖形；在第一晶體管區(qū)的表面上形成第二導(dǎo)電類型的源和漏區(qū)，以使它們被柵電極劃分；在柵電極上形成中間絕緣膜；形成穿過中間絕緣膜的連接孔；和形成金屬化布線圖，覆蓋在連接孔上；至少有許多被分割的第一雜質(zhì)濃度區(qū)和第二雜質(zhì)濃度區(qū)，并形成在溝道雜質(zhì)形成區(qū)中的源區(qū)與漏區(qū)之間的平面內(nèi)。
第14種措施，一種半導(dǎo)體器件的制造方法，在要構(gòu)成溝道的區(qū)域上按規(guī)定形狀形成光刻膠，用選擇地?fù)饺腚s質(zhì)以控制同一溝道中的閾值電壓，形成第一和第二雜質(zhì)濃度區(qū)。
第15種措施，一種半導(dǎo)體器件的制造方法，在要構(gòu)成溝道的區(qū)域上，按規(guī)定形狀構(gòu)成光刻膠，用離子注入，用選擇地?fù)饺腚s規(guī)質(zhì)以控制同一溝道中的閾值電壓，形成第一和第二雜質(zhì)濃度區(qū)。
第16種措施，提供一種半導(dǎo)體器件的制造方法，包括下列步驟在第一晶體管區(qū)上形成第一柵絕緣膜；在第二晶體管區(qū)上形成第二柵絕緣膜，其厚度與第一柵絕緣膜的厚度不同。并將上述的第13種至第15種措施用于第一和第二晶體管區(qū)的每一區(qū)中。
第17種措施，提供一種半導(dǎo)體器件的制造方法，包括下列步驟在包括第一晶體管區(qū)的源區(qū)和漏區(qū)的第一導(dǎo)電類型的半導(dǎo)體區(qū)表面上，形成第二導(dǎo)電類型阱區(qū)，摻入第一導(dǎo)電類型雜質(zhì)作為第一晶體管區(qū)的源區(qū)和漏區(qū)，摻入第二導(dǎo)電類型雜質(zhì)作為第二晶體管區(qū)的源區(qū)和漏區(qū)，并將上述第13種至第15種措施用于第一和第二晶體管區(qū)的每一區(qū)中。
第18種措施，提供一種半導(dǎo)體器件的制造方法，其中，不用光刻膠圖形作掩模，在增強(qiáng)型MOSFET溝道區(qū)中的摻雜雜質(zhì)中，摻入第一導(dǎo)電類型雜質(zhì)，然后，用光刻膠作掩模，只對(duì)耗盡型MOSFET的溝道區(qū)摻入第二導(dǎo)電類型雜質(zhì)，以使其峰值出現(xiàn)在距第一導(dǎo)電類型雜質(zhì)分布的峰值位置±20nm的位置內(nèi)。
第19種措施，提供一種半導(dǎo)體器件的制造方法，在上述第18種措施的半導(dǎo)體器件中，在耗盡型MOSFET溝道區(qū)上選擇地并部分地形成光刻膠，然后，用光刻膠作掩模，只給耗盡型MOSFET的溝道區(qū)摻入第二導(dǎo)電類型雜質(zhì)，以使其峰值出現(xiàn)在距第一導(dǎo)電類型雜質(zhì)分布的峰值位置±20nm的位置內(nèi)。
第20種措施，在MOSFET的同一溝道區(qū)上，形成有兩個(gè)以上不同厚度的柵絕緣膜，以獲得具有兩個(gè)以上不同表面反向電壓的溝道區(qū)。
第21種措施，提供一種半導(dǎo)體器件的制造方法，包括上列步驟在基片表面上第一導(dǎo)電類型半導(dǎo)體區(qū)的表面上形成場(chǎng)絕緣膜；形成一種供選擇用的光刻膠，以在第一晶體管區(qū)和第二晶體管區(qū)的表面上形成具有不同厚度的柵絕緣膜；對(duì)應(yīng)于光刻膜的形狀，構(gòu)成具有不同厚度的柵絕緣膜；在第一和第二晶體管區(qū)的表面上形成溝道雜質(zhì)區(qū)；在柵絕緣膜上構(gòu)成柵電極圖形，在第一晶體管區(qū)表面上形成第二導(dǎo)電類型的源和漏區(qū)，以便用柵電極將其分割；
在柵電極上形成中間絕緣膜；形成穿過中間絕緣膜的連接孔；和構(gòu)成金屬化布線圖形，以覆蓋在連接孔上；分割柵絕緣膜，在同一溝道的源與漏區(qū)之間的平面內(nèi)，形成至少多個(gè)有第一和第二厚度的柵絕緣膜區(qū)；第22種措施，提供一種半導(dǎo)體器件的制造方法，其中，在同一溝道上選擇地形成光刻膠，用選擇地形成的光刻膠作掩模，選擇地除去或形成柵絕緣膜，構(gòu)成具有兩個(gè)以上不同厚度的柵絕緣膜；第23種措施，提供一種半導(dǎo)體器件，其中在半導(dǎo)體基片上制備了一種模擬電路和一種數(shù)字電路，該模擬電路包括第1至第12措施和第20措施所說的MISFET，而數(shù)字電路包括在的MISFET的溝道區(qū)小于模擬電路所用的MOSFET的溝道區(qū)一位數(shù)以上。
第24種措施，第1至第12和第20種措施中所述的多個(gè)MISFET是串聯(lián)連接的二極管，構(gòu)成增壓電路(電荷激勵(lì)電路)，其中儲(chǔ)存電荷用的電容器接到每個(gè)MISFET，第二表面反向電壓區(qū)的面積比或形狀沿升壓電路的等極從前到后變化。
升壓電路安裝在具有非易失的半導(dǎo)體存儲(chǔ)器的集成電路的半導(dǎo)體器件中。
第25種措施，第1至第12和第20種措施中所述的MOSFET用于微分放大器電路中。
第26種措施，第1至第12和第20種措施中所述的MOSFET用于基準(zhǔn)電壓發(fā)生電路中，該電路產(chǎn)生恒定電壓，作為與微分放大器電路的電壓進(jìn)行比較的標(biāo)準(zhǔn)。
第27種措施，微分放大器電路連接到第26種措施中所述的基準(zhǔn)電壓發(fā)生電路，并連接到向外部輸出電壓的輸出電路，以構(gòu)成集成電路的半導(dǎo)體器件，即使基準(zhǔn)電壓發(fā)生電路中產(chǎn)生的電壓與輸出電路輸出到外部的輸電壓比較，在輸出負(fù)載已改變的情況下，集成電路也總是向外輸出恒定電壓，或者由微分放大器電路按預(yù)定比例通過輸出的電壓使電壓輸向外部。
用下列等式表示絕緣柵場(chǎng)效應(yīng)晶體管的閾值電壓VTHVTH=ΦMS+QBCox+2Φf-----(1)]]>式中ΦMS是基片與柵電極的功函數(shù)之差，QB是溝道區(qū)中產(chǎn)生的每單位面積的耗盡電荷量，Cox是柵絕膜的每單位面積的電容量，Φf是基片的費(fèi)米能級(jí)。
當(dāng)溝道區(qū)內(nèi)設(shè)置有若干具有局部差異的閾值電壓，即在溝道區(qū)提供表面反向電壓VT1和VT2時(shí)，總閾值電壓用下式表示VTH＝AVT1+BVT2……(2)式中A和B是0≤A，B≤1的常數(shù)，它們與各個(gè)區(qū)域的形狀和圖形有關(guān)。
此外，用光刻技術(shù)，用控制的常數(shù)A和B，用一次光刻，在同一基片上可形成具有多種閾值電壓的區(qū)域。然而，VTH總是規(guī)定在每個(gè)局部閾值電壓之間，像VT1≤VTH≤VT2。當(dāng)溝道區(qū)是用均勻雜質(zhì)濃度構(gòu)成(具有極大尺寸的晶體管)時(shí)，局部閾值電壓為閾值電壓，并與溝道尺寸無關(guān)，其值是由等式(1)進(jìn)行數(shù)學(xué)演算得到的。
而且，在具有不同的柵絕緣膜電容量(或柵絕緣膜的厚度和類型)的MOS晶體管中，用一次光刻技術(shù)，可獲得目標(biāo)閾值電壓，在溝道區(qū)構(gòu)成局部不同的雜質(zhì)區(qū)可獲得基片濃度或ΦMS。
即，構(gòu)成不同的雜質(zhì)區(qū)圖形時(shí)，閾值電壓由下列等區(qū)近似地表示
VTH=ΦMS+α·QB1Cox+β·QB2Cox+2Φf-----(3)]]>α和β是常數(shù)，0≤α+β≤1。QB1和QB2是沿從各個(gè)不同雜質(zhì)區(qū)的溝道區(qū)表面計(jì)算的，在基片深度方向的溝道深度方向內(nèi)，每單位面積的耗盡電荷量。ΦMS與Φf是有效的值，它們基本上用實(shí)驗(yàn)得出，因?yàn)闇系绤^(qū)中有多種雜質(zhì)濃度和多個(gè)區(qū)域。
用等式(3)，在各具有不同柵絕緣膜的晶體管中，例如在溝道中對(duì)雜質(zhì)刻圖，用一次光刻，就可使閾值電壓控制到幾乎同一個(gè)值。
而且，用同樣的措施，并可在同一基片上設(shè)置的N-型和P-型MISFET中，將閾值電壓朝著增強(qiáng)邊控制到幾乎同樣的值。
而等式(1)表明，當(dāng)柵絕緣膜的每單位面積的容量改變時(shí)，閾值電壓變化，還表明，當(dāng)一個(gè)溝道中存在多種和多個(gè)區(qū)域的不同厚度的柵絕緣膜時(shí)，即使溝道區(qū)的雜質(zhì)濃度不變，閾值電壓也會(huì)出現(xiàn)同樣的變化。
此時(shí)，閾值電壓可用下列等式近似地表示。
VTH=ΦMS+α·QBCox1+β·QBCox2+2Φf-----(4)]]>式中，α、β是常數(shù)0≤α+β≤1，與等式(3)類似。QB是沿從溝道區(qū)表面計(jì)算的基片深度的方向的溝道深度方向內(nèi)的每單位面積的耗盡電荷量。Cox1和Cox2是具有局部不同厚度的柵絕緣膜的每單位面積的電容量。
根據(jù)解決現(xiàn)有技術(shù)中存在的問題采取的各種措施中所述的內(nèi)容，將說明本發(fā)明的工作。
采用第1種措施，在集成電路的同一半導(dǎo)體器件中可獲得有多個(gè)閾值電壓的晶體管。
由此，增大了電路設(shè)計(jì)的自由度，并能以低造價(jià)實(shí)現(xiàn)性能極高和多功能的半導(dǎo)體集成電路器件。
采用第2種措施，為了以相當(dāng)高的精度獲得具有無缺陷的，漏電流較小的這種良好特性的晶體管。用精細(xì)加工在允許的范圍內(nèi)進(jìn)行精細(xì)分割，可獲得更好的特性。
采用第3和第4種措施，用一次溝道摻雜工藝，可容易地獲得具有多個(gè)閾值電壓的晶體管。
迄今為止，盡管只形成了在整個(gè)溝道區(qū)摻雜和完全不摻雜的兩種晶體管，就同類導(dǎo)電的半導(dǎo)體基片區(qū)上或阱內(nèi)上形成的MOSFET的閾值電壓而言，用例如包括一次光刻膠光學(xué)構(gòu)圖工藝和離子注入工藝的溝道雜質(zhì)摻雜工藝，來控制MOSFET的閾值電壓。用第3和第4種措施可構(gòu)成有至少三種閾值電壓的晶體管，因?yàn)?，雜質(zhì)部分的摻入溝道區(qū)的晶體管的閾值電壓，分布在雜質(zhì)摻入全部溝道區(qū)的晶體管的閾值電壓與沒有摻雜的晶體管的閾值電壓之間。
而且，適當(dāng)選擇摻雜區(qū)域的面積比和形狀，可容易地形成具有三個(gè)以上閾值電壓的晶體管。
采用第5種措施，用一次溝道摻雜工藝，即使柵絕緣膜的厚度不同，也能容易地分別獲得閾值電壓等于或調(diào)節(jié)到規(guī)定值的晶體管。
采用第6種措施，用一次溝道摻雜工藝，即使晶體管形成在有不同基片雜質(zhì)濃度的同一導(dǎo)電區(qū)中或阱中，可能容易地分別獲得閾值電壓等于或調(diào)節(jié)到規(guī)定值的晶體管。
用于7種措施，用一次溝道摻雜工藝，即使晶體管形成在不同導(dǎo)電的基片上或阱上，也能容易地分別獲得閾值電壓等于或調(diào)節(jié)到規(guī)定值的晶體管。
用第8、9和第10措施，在絕緣層上的薄膜半導(dǎo)體層上形成的晶體管中，用一次溝道摻雜工藝，可容易地獲得具有不同閾值電壓的多個(gè)晶體管。
當(dāng)薄膜半導(dǎo)體層的厚度足夠薄，并等于晶體管的溝道區(qū)厚度，或等于摻雜溝道的深度時(shí)，可獲得具有更好特性的晶體管，因?yàn)椴糠謸饺氲臏系离s質(zhì)完全擴(kuò)散，從總體上達(dá)到更均勻。
用第11種措施，可省去光刻膠的光學(xué)構(gòu)圖這一道工藝。
用第12種措施，可以省去一道光刻構(gòu)圖技術(shù)，用一次光刻膠光學(xué)構(gòu)圖工藝和兩次摻雜工藝，可形成從增強(qiáng)型到耗盡型的具有三個(gè)以上規(guī)定閾值電壓的MOSFET。
用第13至第17種措施，與現(xiàn)有方法比較，不要加特殊工藝，就可能容易地制成第3至第10種措施所述的MOSFET和裝載有上述MOSFET的半導(dǎo)體集成電路。
用第18種措施，即使省去光刻膠光學(xué)構(gòu)圖工藝中的一道工藝，也可制成不降MOSFET的特性的半導(dǎo)體器件。
用第19種措施，可省去光刻膠光學(xué)構(gòu)圖工藝的一道工藝用一次光刻膠光學(xué)構(gòu)圖工藝和兩次摻雜工藝，可構(gòu)成從增強(qiáng)型到耗盡型的具有三種以上規(guī)定的閾值電壓的MOSFET。
用第20種措施，加一道形成具有第二厚度的柵絕緣膜工藝，確實(shí)能容易地獲得有多種閾值電壓的MOSFET。
而且，當(dāng)有形成具有第二厚度的柵絕緣膜，如隧道絕緣膜，類似設(shè)有FLOTOX型非易失存儲(chǔ)器的集成電路的半導(dǎo)體器件的膜的工藝時(shí)，不加新工藝，可容易地獲得具有多個(gè)閾值電壓的MOSFET。
用第21和第22種措施，可容易地制成第20種措施中所述的MOSFET和裝有MOSFET的集成電路的半導(dǎo)體器件。
用第23種措施，對(duì)具有較大溝道區(qū)的模擬電路的晶體管，將溝道雜質(zhì)區(qū)形成適當(dāng)?shù)男螤詈痛笮?，可?gòu)成有大自由度的高性能模擬電路，并可以低成本在同一基片上制成模擬電路和數(shù)字電路。
用第24種措施，由于降低基片對(duì)串聯(lián)連接的多個(gè)MOSFET的影響，增大閾值電壓引起電壓降落，可構(gòu)成非常有效的升壓電路。
而且，當(dāng)?shù)?4種措施中的增壓電路設(shè)置在有非易失存儲(chǔ)器功能的半導(dǎo)體集成電路裝置中時(shí)，由于可用具有較小區(qū)域的電路構(gòu)成具有相同增壓能力的電路，或可用具有相同區(qū)域的電路構(gòu)成具有高增壓能力的電路，能實(shí)現(xiàn)低成本高性能的集成電路的半導(dǎo)體器件。
用第25、第26和第27種措施，可實(shí)現(xiàn)集成電路的低成本半導(dǎo)體器件，因?yàn)橛脫诫s分隔工藝，可用一種工藝構(gòu)成現(xiàn)有技術(shù)中的具有多個(gè)閾值電壓的MOSFET。下面將結(jié)合對(duì)優(yōu)選實(shí)施例的詳細(xì)說明來詳細(xì)解釋。


圖1是按本發(fā)明第1實(shí)施例的MOSFET的平面示意圖；圖2是按本發(fā)明的第2實(shí)施例的MOSFET的平面示意圖；圖3是按本發(fā)明的第2實(shí)施例的MOSFET的剖視圖；圖4是按本發(fā)明的第3實(shí)施例的MOSFET的平面示意圖；圖5是按本發(fā)明的第4實(shí)施例的MOSFET的平面示意圖；圖6是表示測(cè)試本發(fā)明第一實(shí)施例的耗盡型MOSFET的閾值電壓時(shí)的漏電流與柵電壓之間的關(guān)系曲線圖。
圖7是表示測(cè)試本發(fā)明第一實(shí)施例的耗盡型MOSFET的閾值電壓時(shí)用對(duì)數(shù)表示漏電流與柵電壓之間關(guān)系的亞閾值電流曲線圖；圖8是本發(fā)明第一實(shí)施例的MOSFET的具有第二雜質(zhì)濃度的面積與總溝道區(qū)之間的面積比與閾值電壓之間的關(guān)系曲線圖；圖9是本發(fā)明第2實(shí)施例的MOSFET的具有第二雜質(zhì)濃度面積與總溝道區(qū)之間的面積比與閾值電壓之間的關(guān)系曲線圖；圖10是本發(fā)明第3實(shí)施例的MOSFET的具有第二雜質(zhì)濃度的面積與總溝道區(qū)之間的面積比與閾值電壓的關(guān)系曲線圖；圖11是本發(fā)明具有第一雜質(zhì)逍度的區(qū)域?qū)挾扰c第1和第2實(shí)施例的MOSFET的閾值電壓之間的關(guān)系曲線圖；圖12是測(cè)試本發(fā)明第一實(shí)施例的增強(qiáng)型MOSFET的閾值電壓時(shí)的漏電流與柵電壓之間的關(guān)系曲線圖；
圖13是表示測(cè)試本發(fā)明第一實(shí)施例的增強(qiáng)型MOSFET的閾值電壓時(shí)用對(duì)數(shù)表示漏電流與柵電壓之間關(guān)系的亞閾值電壓的曲線圖；圖14是本發(fā)明第一實(shí)施例的MOSFET的具有第二雜質(zhì)濃度的面積與總溝道區(qū)之間的面積比與閾值電壓之間的曲線圖；圖15是本發(fā)明第二實(shí)施例的MOSFET的具有第二雜質(zhì)濃度的面積與總溝道區(qū)之間的面積比與閾值電壓之間的關(guān)系曲線圖；圖16是本發(fā)明第三實(shí)施例的MOSFET的具有第二雜質(zhì)濃度的面積與總溝道區(qū)之間的面積比與閾值電壓之間的關(guān)系曲線圖；圖17是本發(fā)明第1實(shí)施例的MOSFET的具有第二雜質(zhì)濃度的面積與總溝道區(qū)之間的面積比與飽和電流量之間的關(guān)系曲線圖；圖18是本發(fā)明第2實(shí)施例的MOSFET的具有第二雜質(zhì)濃度的面積與總溝道區(qū)之間的面積比與飽和電流量之間的關(guān)系曲線圖；圖19A至19H是剖視圖，依次展示出現(xiàn)本發(fā)明的第五實(shí)施例的制造半導(dǎo)體器件的工藝；圖20表示了本發(fā)明的第五實(shí)施例中耗盡型MOSFET的溝道面積中的雜質(zhì)分布；圖21是本發(fā)明第五實(shí)施例中耗盡型MOSFET的剖視圖；圖22是本發(fā)明第六實(shí)施例的CMOSIC的剖視圖；圖23是包括按本發(fā)明第七實(shí)施例的高耐壓MOSFET的IC的剖視圖；圖24是剖視圖，依次展示出包括本發(fā)明第七實(shí)施例的高耐壓MOSFET的IC的制造工藝；圖25是剖視圖，依次展示出按本發(fā)明第九實(shí)施例的SOI半導(dǎo)體器件的制造工藝；圖26是按本發(fā)明的第九實(shí)施例的MOSFET的平面示意圖；圖27是按本發(fā)明的第九實(shí)施例的MOSFET的剖視圖；圖28是按本發(fā)明的第十實(shí)施例的MOSFET的平面示意圖；
圖29是按本發(fā)明的第十一實(shí)施例的MOSFET的平面示意圖；圖30是按本發(fā)明的第十二實(shí)施例的MOSFET的平面示意圖；圖31是按本發(fā)明的第十三實(shí)施例的MOSFET的平面示意圖；圖32是按本發(fā)明第十四實(shí)施例的增壓電路的電路圖；圖33裝有第十四實(shí)施例中的增壓電路的，按本發(fā)明的非易失半導(dǎo)體存儲(chǔ)器裝置的方框圖；圖34是按本發(fā)明第十六實(shí)施例的具有微分放大電路的恒壓輸出電路的電路圖；圖35A至35C是按現(xiàn)有技術(shù)的MOSFET的平面示意圖；和圖36是按現(xiàn)有技術(shù)的MOSFET的剖視圖。
具體實(shí)施例方式
參考附圖對(duì)本發(fā)明的優(yōu)選實(shí)施例說明如下。
圖1是按本發(fā)明第1實(shí)施例的MOSFET的平面示意圖。
假若第1實(shí)施例的MOSFET是在P-型半導(dǎo)體基片上構(gòu)成的N-型MOSFET，而具有第一雜質(zhì)濃度的溝道區(qū)104的雜質(zhì)濃度由P-型半導(dǎo)體基片決定，具有第二雜質(zhì)濃度的溝道區(qū)105的雜質(zhì)濃度，由摻入雜質(zhì)決定，摻雜的方式是，對(duì)選作摻入雜質(zhì)的區(qū)域用光刻膠光學(xué)地構(gòu)成圖形106，用離子注入法將雜質(zhì)摻入已構(gòu)圖的所用摻雜區(qū)。摻入的雜質(zhì)形成具有第二雜質(zhì)濃度的溝道區(qū)，由于用于摻雜的圖形106是以平行于晶體管溝道長度平行方向畫出的，因此，摻雜的溝道區(qū)是平行于晶體管溝道長度方向的條形。
結(jié)果，按平行于溝道長度方向的條形，分別形成了具有第一雜質(zhì)濃度的溝道區(qū)104和具有第二雜質(zhì)濃度的溝道區(qū)105。
通過對(duì)摻雜掩模圖形的寬度107與摻雜排模圖形之間的間隙108的組合，可以使具有第二雜質(zhì)濃度的溝道區(qū)域與總溝道區(qū)域之間的面積比達(dá)到規(guī)定值。即使在面積比相同的情況下，摻雜掩模的寬度107的大小與其間的間隙108的大小也可以是不同的。
通常用溝道摻雜工藝形成具有第二雜質(zhì)逍度的區(qū)域。此后的熱處理使雜質(zhì)分布改變。然而，可以構(gòu)成使其深度至少比源區(qū)102與漏區(qū)103的結(jié)的深度淺。用形成具有第二雜質(zhì)濃度的區(qū)域的方法，可以提高閾值電壓的控制精度，所以，當(dāng)柵電極上加電場(chǎng)時(shí)，其深度比基片表面上產(chǎn)生的耗盡層的深度要淺。
圖2是按本發(fā)明的第2實(shí)施例的MOSFET的平面示意圖。
盡管摻雜圖形106像第1實(shí)施例一樣是以條形形成的，但是，在第二實(shí)施例中，這些條是平行于溝道寬度方向的。組合摻雜掩模圖形的寬度107與摻雜掩模圖形之間的間隙108確定規(guī)定的面積比，在第2實(shí)施例中，即使面積比相同，摻雜掩模圖形的寬度107的大小和間隙108的大小也可以不同。
圖3是在本發(fā)明的第2實(shí)施例的MOSFET中摻入溝道雜質(zhì)之后，按A-A′線剖開的剖視圖。
圖4是按本發(fā)明第3實(shí)施例的MOSFET的平面示意圖；第3實(shí)施例中，用虛線畫出摻雜掩模圖形106。確定所希望的第2雜質(zhì)濃度的溝道區(qū)的規(guī)定面積比第1和第2實(shí)施例相同。在第3實(shí)施例中，即使面積比相同，摻雜掩模圖形寬度107和間隙108的大小也可以不同。
圖5是本發(fā)明第4實(shí)施例的MOSFET的平面示意圖；第4實(shí)施例中，摻雜掩模圖形106是用方塊畫出的。具有第二雜質(zhì)濃度的溝道區(qū)的面積比按第1和第2實(shí)施例的相同方法確定，在第4實(shí)施例中，即使面積比相同時(shí)，摻雜掩模圖形107和間隙108的大小也可以不同。
圖6是表示測(cè)試屬于現(xiàn)有技術(shù)的晶體管Tr47和Tr49的閾值電壓，和屬于本發(fā)明實(shí)施例的晶體管Tr1和Tr6的閾值電壓時(shí)，漏電流(IDS)與柵電壓(VGS)之間的關(guān)系曲線圖。
這里的漏電流(IDS)是將源和基片接地，給漏加0.1V電壓時(shí)測(cè)得的電流。
而且，假定閾值電壓是在每個(gè)曲線的梯度最大的一點(diǎn)處，從正切線(圖6中點(diǎn)劃線表示的)與X軸截距，減去漏電壓的一半，即0.05V時(shí)獲得的值。
圖7是上述晶體管Tr47，Tr49，Tr1和Tr6的亞閾值電流特性曲線圖。而測(cè)試條件與圖9中的晶體管閾值電壓測(cè)試條件相同，漏電注(IDS)是Y軸，用對(duì)數(shù)表示。
從圖6和7可以看到，本發(fā)明允許容易地將閾值電壓和漏電流特性設(shè)在現(xiàn)有晶體管之間的范圍內(nèi)。
圖8，9和10中每種晶體管形狀的具有第二雜質(zhì)濃度的區(qū)域，其閾值電壓與具有第二雜質(zhì)濃度的區(qū)域與總溝道區(qū)的面積比之間的關(guān)系曲線，還用菱形標(biāo)記分別表示面積比為“1”或“0”的現(xiàn)有晶體管Tr47和Tr49。
本發(fā)明第1、第2和第3實(shí)施例中的晶體管的閾值電壓，分布在整個(gè)溝道表面有第一雜質(zhì)濃度的晶體管Tr49的閾值電壓(約0.00V)與整個(gè)溝道表面有第二雜質(zhì)濃度的晶體管Tr47的閾值電壓(約-0.73V)之間。曲線形狀的差別可以認(rèn)為與具有第二雜質(zhì)濃度的區(qū)域的形狀有關(guān)，閾值電壓的變化與具有第二雜質(zhì)濃度的區(qū)域的面積比有關(guān)，或與具有第二雜質(zhì)濃度的區(qū)域?qū)挾扰c間隙之間的面積比有關(guān)。
注意，圖中表示具有第二雜質(zhì)濃度的區(qū)域(寬度，間隙)的括號(hào)中的數(shù)值是以微米(μm)為單位。
當(dāng)按條形平行于溝道長度方向構(gòu)成第二雜質(zhì)濃度區(qū)時(shí)，具有第二雜質(zhì)濃度的區(qū)域的面積比與閾值電壓之間的關(guān)系是嚴(yán)格校準(zhǔn)過的，它幾乎是成比例的。閾值電壓可以隨具有第二雜質(zhì)濃度區(qū)的寬度或這些區(qū)間的間隙而有所改變。
當(dāng)?shù)诙s質(zhì)濃度區(qū)是按與溝道寬度平行的方向以條形或以點(diǎn)形構(gòu)成時(shí)，可以看到，是用第二雜質(zhì)濃度區(qū)之間的間隙來嚴(yán)格校準(zhǔn)的，即用具有高閾值電壓，具有第1雜質(zhì)濃度的區(qū)域的寬度來嚴(yán)格校準(zhǔn)的，即，閾值電壓隨第二雜質(zhì)濃度區(qū)的面積比的不同而改變，若面積比相同，改變第一雜質(zhì)濃度區(qū)的寬度，閾值電壓明顯改變。此時(shí)，閾值電壓隨面積比變得更大或更小。
還可看到，第二雜質(zhì)濃度區(qū)之間的間隙改變而其寬度固定時(shí)的閾值電壓值，與寬度變化而間隙固定時(shí)的閾值電壓值之間是有關(guān)第的，每個(gè)點(diǎn)構(gòu)成圖上的一格。
圖1 1是面積比固定(0.5)，而第二雜質(zhì)濃度區(qū)的寬度和間隙改變時(shí)閾值電壓的變化曲線圖。
可以發(fā)現(xiàn)，當(dāng)寬度和間隙變成小于4.0μm時(shí)，閾值電壓急劇變化。實(shí)際上，當(dāng)?shù)诙s質(zhì)濃度區(qū)是按平行于溝道寬度方向以條形構(gòu)成時(shí)，它們急劇變化更大。
如上所述，適當(dāng)選擇第二雜質(zhì)濃度區(qū)的面積比和形狀、可任意選擇規(guī)定的閾值電壓。
也可以構(gòu)成圖7所示增強(qiáng)型溝道的具有第二雜質(zhì)濃度的MOS晶體管中，適當(dāng)選擇第二雜質(zhì)濃度區(qū)的面積比和形狀，來任意選擇規(guī)定的閾值電壓。
圖12是表示測(cè)試屬于現(xiàn)有技術(shù)的晶體管Tr47和Tr49的閾值電壓，和測(cè)試屬于本發(fā)明的實(shí)施例的增強(qiáng)型晶體管Tr24和Tr29時(shí)，漏電流(IDS)與柵電壓(VGS)之間的關(guān)系曲線圖。
與耗盡型晶體管相似，在源和基片接地，給漏0.1V電壓時(shí)，測(cè)得漏電流(IDS)。
而且，假設(shè)閾值電壓是在每個(gè)曲線的梯度最大點(diǎn)處，從正切線(圖12中用點(diǎn)劃線表示的)與X軸的截距，減去一半漏電壓，即0.05V獲得的值。
圖13是上述晶體管Tr47，Tr49，Tr24和Tr29的亞閾值電流特性曲線圖。而測(cè)試條件與圖15中的閾值電壓測(cè)試條件相同，漏電流是Y軸，用對(duì)數(shù)表示。
從圖12和13中可以看出，在增強(qiáng)型晶體管的情況下，本發(fā)明也允許將閾值電壓和漏電流特性容易地設(shè)在現(xiàn)有技術(shù)的晶體管之間的范圍內(nèi)。
如圖14，15和16所示，其在增強(qiáng)型晶體管的情況下，也可以適當(dāng)選擇第二雜質(zhì)濃度區(qū)域的面積比和形狀，來任意選擇規(guī)定的閾值電壓。
圖14，15和16中也用菱形塊標(biāo)記分別表示具有面積比為“1”或“0”的現(xiàn)有技術(shù)的晶體管Tr48和Tr49。
注意，圖中，表示具有第二雜質(zhì)濃度的寬度和間隙的括號(hào)內(nèi)的數(shù)值以微米(μm)為單位。
圖17的每個(gè)耗盡型晶體管中，晶體管Tr1至Tr8的飽和電流與第二雜質(zhì)濃度區(qū)與總溝道區(qū)的面積比之間的關(guān)系曲線圖，晶體管Tr1至Tr8中第二雜質(zhì)濃度區(qū)是按平行于溝道寬度方向的條形構(gòu)成的。
與閾值電壓相似，第二雜質(zhì)濃度區(qū)的面積比和飽和電流幾乎構(gòu)成正比例關(guān)系。
圖18每個(gè)耗盡型晶體管中，晶體管Tr9至Tr16的飽和電流與第二雜質(zhì)濃度區(qū)與總溝道區(qū)的面積比之間的關(guān)系曲線，晶體管Tr9至Tr16中第二雜質(zhì)濃度區(qū)是按與溝道寬度平行的條形構(gòu)成的。
在這種情況下，也與閾值電壓類似，第二雜質(zhì)濃度區(qū)的面積比與飽和電流構(gòu)成幾乎是正比例關(guān)系。
而上述實(shí)施例中已說明過的N-溝道型MOSFET的情況，用P-溝道型MOSFET也能獲得相同的特性。
而且，本實(shí)施例中，盡管假設(shè)本征態(tài)的MOSFET的閾值電壓幾乎為0V，但本發(fā)明不受此限制，即使在增強(qiáng)態(tài)或耗盡態(tài)中本征MOSFET的閾值電壓較強(qiáng)，用適當(dāng)選擇第二雜質(zhì)濃度區(qū)的形狀和面積比，不僅可以規(guī)定所要求的閾值電壓，還能用一次摻雜工藝在具有相同雜質(zhì)濃度的半導(dǎo)體基片或阱上，任意構(gòu)成從增強(qiáng)型到耗盡型的具有全部閾值電壓的MOSFET。
當(dāng)本征態(tài)中的MOSFET的閾值電壓幾乎為0V時(shí)，用一次光刻膠光學(xué)構(gòu)圖工藝，兩次摻雜工藝，例如，在N-溝道的MOSFET中，給整個(gè)溝道區(qū)表面摻入硼(B)雜質(zhì)，以確定在增強(qiáng)型的MOSFET的規(guī)定閾值電壓，然后，在只需制造耗盡型MOSFET的部分用光刻膠選擇性摻磷(P)，同時(shí)制成增強(qiáng)型PMOSFET和耗盡型NMOSFET。
此時(shí)，改變溝道中增強(qiáng)型區(qū)和耗盡型區(qū)的面積比和形狀，可制成具有規(guī)定閾值電壓的晶體管。
而且，使溝道區(qū)內(nèi)的硼和磷雜質(zhì)濃度分布的峰值基本上處于相同位置(例如在±20μm內(nèi))可使獲得的每個(gè)MOSFET的閾值電壓和驅(qū)動(dòng)能力更穩(wěn)定。
對(duì)處于本征態(tài)中MOSFET的閾值電壓更強(qiáng)的增強(qiáng)態(tài)中，不需上述的摻硼工工藝。
下列組合是那些局部閾值電壓的典型組合，例如，第一雜質(zhì)濃度區(qū)的表面反向電壓與第二雜質(zhì)濃度區(qū)的表面反向電壓的組合(1)N-溝道型MOSFET中，第一雜質(zhì)濃度區(qū)的表面反向電壓是-0.01至0.3V，和第二雜質(zhì)濃度區(qū)的表面反向是-0.01至-0.1V；(2)N-溝道型MOSFET中，第一雜質(zhì)濃度區(qū)的表面反向電壓為-0.01至0.3V，和第二雜質(zhì)濃度區(qū)的表面反向是0.3至5.0V；(3)N-溝道型MOSFET中，第一雜質(zhì)濃度區(qū)的表面反向電壓為0.3至5.0V，和第二雜質(zhì)濃度區(qū)的表面反向是-0.01至-1.0V；(4)P-溝道型MOSFET中，第一雜質(zhì)濃度區(qū)的表面反向電壓為0.01至-0.3V，和第二雜質(zhì)濃度區(qū)的表面反向?yàn)?.01至1.0V；(5)P-溝道型MOSFET中，第一雜質(zhì)濃度區(qū)的表面反向電壓是0.01至-0.3V，和第二雜質(zhì)濃度區(qū)的表面反向?yàn)?0.3至-5.0V；(6)P-溝道型MOSFET中，第一雜質(zhì)濃度區(qū)的表面反向電壓為-0.3至-5.0V，和第二雜質(zhì)濃度區(qū)的表面反向是0.01至1.0V。
作為將上述的硼和磷的雜質(zhì)分布設(shè)置在基本上是相同位置的方法。當(dāng)只構(gòu)成耗盡型MOSFET和增強(qiáng)型MOSFET中的一種時(shí)，不需要在溝道上部分形成光刻膠。雜質(zhì)分布可由全部涂層或不涂層形成。
圖19A和19H展示了第五實(shí)施例的這種情況的制造方法。
首先，如圖19A所示，在電阻率為10至20Ω的P-型硅基片2201的表面上形成熱氧化膜2202，并用CVD在全部表面上形成厚度為100至150nm的氮化硅膜2203。此后，在氮化硅膜2203上設(shè)置光刻膠圖形2204a，并將其用作掩模，用等離子刻蝕法除去氮化硅膜2203，露出部分氧化膜2202。
隨后，如圖19B所示，剝?nèi)ス饪棠z圖形2204a后，用熱氧化法形成厚度為500至1200nm的場(chǎng)氧化膜2205。然后，除去光刻膠圖形下的氮化硅膜2203和氧化膜2202，以形成厚度為40nm的熱氧化膜2206。接著，用25kev的能量在熱氧化膜2206表面深度約80nm處摻入硼離子，形成P-型區(qū)2207，它將變成增強(qiáng)型MOSFET的溝道區(qū)，其雜質(zhì)濃度高于P-型硅基片2201的雜質(zhì)濃度。
之后，如圖19C所示，形成有開口的新光刻膠圖2204C，用75kev的能量從開口注入磷離子，摻雜深度為離開熱氧化膜2206的表面約80nm處，覆蓋耗盡型MOSFET至N-型區(qū)2208的溝道區(qū)。
此時(shí)，通常在要成為耗盡型MOSFET的溝道區(qū)的所有部分設(shè)置開口，在溝道區(qū)選擇地并部分地形成光刻膠圖形2204C，并給同一溝道區(qū)部分地注入磷離子，對(duì)應(yīng)于光刻膠圖形2204C可以構(gòu)成具有所需閾值電壓的MOSFET。
隨后，如圖19D所示剝?nèi)ス饪棠z圖形2204C之后，在全部表面上用CVD形成厚度為350至400nm的多晶硅。此后，在多晶硅膜上設(shè)置光刻膠圖形2204d，并將其作作掩模，用于式刻蝕法除去多晶硅膜，以形成多晶硅電極2209a和2209b。
隨后，如圖19E所示，除去光刻膠圖形2204d之后，在全部表面上摻入雜質(zhì)劑量約為5×1015cm-2的磷離子，構(gòu)成高濃度N-型區(qū)的源區(qū)2210a和2210c和漏區(qū)2210b和2210d。
之后，如圖19F所示，用CVD在全部表面上形成厚度為500至1000nm的PSG膜2211。此后，在PSG膜上設(shè)置光刻膠圖2204e，并將其用作掩膜，用濕式或干式刻蝕法除去PSG膜，構(gòu)成連接孔。
之后，如圖19G所示，剝?nèi)ス饪棠z圖形2204e之后，用濺射法在全部表面上形成厚度為800至1200nm的鋁膜。此后，在鋁膜上設(shè)置光刻膠圖形2204F。并將其作作掩模，用干式刻蝕法除去鋁膜，以構(gòu)成鋁線2212a和2212b。
隨后，如圖19H所示，剝?nèi)ス饪棠z圖形2204f之后，用CVD在全部表面上形成氮化硅膜2213，以合護(hù)表面。之后，設(shè)置穿過氮化硅膜的開口、露出鋁線2212a和221 2b的連接焊點(diǎn)部分(未畫出)。完成電路中由具有增強(qiáng)型和耗盡型MOSFET的N-溝道型MOSFET構(gòu)成的集成電路的半導(dǎo)體器件。
用本實(shí)施例方法制成的N-溝道型MOSFET構(gòu)成的集成電路的半導(dǎo)體器件有圖21所示結(jié)構(gòu)的耗盡型MOSFET，其中，耗盡型MOSFET的溝道區(qū)2208和硅基片2201中的雜質(zhì)是以硼作為第一導(dǎo)電類雜質(zhì)，以磷作為第二導(dǎo)電類雜質(zhì)，其分布如圖20所示。第一導(dǎo)電類雜質(zhì)的峰值Rp1和第二導(dǎo)電類雜質(zhì)的峰值Rp2位于同一位置，或位于±20nm內(nèi)的位置。
用上述結(jié)構(gòu)，硼和磷的濃度不影響耗盡型溝道區(qū)的深度，可穩(wěn)定地獲得耗盡型MOSFET的閾值電壓和驅(qū)動(dòng)能力。
盡管第5實(shí)施例中只展示了N-溝道型MOSFET的情形，但用P-溝道集成電路的半導(dǎo)體器件或N-溝道型和P-溝道型晶體管的CMOS型也能獲得同樣的效果。
圖22是本發(fā)明第六實(shí)施例的集成電路的半導(dǎo)體器件的剖視圖。
在P-型硅基片2601的表面上構(gòu)成深度約1至5μm的N阱2602。在N阱2602中構(gòu)成PMOSFET，N阱內(nèi)設(shè)置有P-型源區(qū)2605a和P-型漏區(qū)2605b，在它們之間為溝道區(qū)。
在沒設(shè)置N阱2602的P-型硅基片2601的表面形成N-型MOSFET。在N-型MOSFET中，在N-型源區(qū)2604a與N-型漏區(qū)2604b之間設(shè)置溝道區(qū)，其是源區(qū)2604a與漏區(qū)2604b之間的基片2601表面的溝道區(qū)，像第1至第4實(shí)施例一樣，用分割成平面的方法，設(shè)置多個(gè)點(diǎn)狀溝道雜質(zhì)區(qū)2607。穿過柵氧化膜2606的中間層在溝道表面上設(shè)置柵電極2604c和2605c。按同樣的方式還構(gòu)成具有相反導(dǎo)電型的P-型MOSFET。
P-型MOSFET的溝道雜質(zhì)區(qū)與總溝道區(qū)之間的面積比與NMOSFET的不同，以獲得規(guī)定目標(biāo)值。
例如，當(dāng)不設(shè)置溝道雜質(zhì)區(qū)2607時(shí)，N-型MOSFET的閾值電壓為0.2V，P-型MOSFET的閾值電壓為-1.5V時(shí)，用硼作雜質(zhì)元素，在40keV和4×1011cm-2的條件下離子注入到P-型MOSFET的溝道的全部表面上，并選擇地注入到面積比為0.2的N-型MOSFET的溝道區(qū)。即用一次形成光刻膠圖形，用光刻膠圖形作掩模進(jìn)行離子摻雜，可將導(dǎo)電類型不同的MOSFET的閾值電壓控制到要求值。盡管可用離子注入到具有不同面積比的各個(gè)晶體管的溝道區(qū)，如圖25所示，通常，任何一個(gè)面積比都可規(guī)定為0或1。用0到1之間的面積比來控制其余晶體的閾值電壓。
圖22示出了第六實(shí)施例的剖視圖，其中作為各個(gè)晶體管的基片的半導(dǎo)體區(qū)的導(dǎo)電類型各不相同，當(dāng)半導(dǎo)體區(qū)具有相同的導(dǎo)電類型和不同的雜質(zhì)濃度時(shí)，也可用相同的方式控制閾值電壓。
例如，盡管未畫出，當(dāng)P-阱與P-型半導(dǎo)體基片具有相同的導(dǎo)電類型，在P-型半導(dǎo)體基片上設(shè)置較濃的雜質(zhì)濃度，并在P-型半導(dǎo)體基片和P-阱中分別構(gòu)成N-型MOSFET時(shí)，雜質(zhì)濃度較大的P-阱內(nèi)的N-型MOSFET的閾值電壓為0.3V，而P-型半導(dǎo)體基片中的N-型MOSFET的閾值電壓為0.1V。
此時(shí)，P-型半導(dǎo)體基片中的N-型MOSFET的全部溝道區(qū)域摻入硼離子，將閾值電壓控制到0.6V。
對(duì)面積比約為50％的雜質(zhì)濃度更大的P-阱內(nèi)的N-型MOSFET溝道區(qū)注入離子，可獲得同樣的閾值電壓0.6V。
由于形成的溝道雜質(zhì)區(qū)2607比源區(qū)和漏區(qū)淺，通常是用溝道摻雜形成的，所以溝道雜質(zhì)區(qū)2607的雜制裁分布淺于100nm。
當(dāng)各MOSFET的溝道區(qū)反型時(shí)，最好形成比所形成的溝道區(qū)的耗盡層深度淺的溝道摻雜2607，以便用溝道雜質(zhì)區(qū)2607的雜質(zhì)電氣有效地控制閾值電壓，還必需在溝道區(qū)中設(shè)置至少5個(gè)，或最好是10個(gè)以上的溝道雜質(zhì)區(qū)，以提高對(duì)閾值電壓的控制能力。
或者，必須在新?lián)诫s的溝道雜質(zhì)區(qū)之間規(guī)定間隙，或其寬度小于4μm，最好小于1μm。因?yàn)?，如圖14所示，當(dāng)具有局部高閾值電壓的區(qū)域?qū)挾却笥?μm時(shí)，全部MOSFET的閾值電壓很難變化。而且，盡管沒畫出，具有局部較低閾值電壓的部分的寬度大于4μm，并連續(xù)分布在源和漏之間(即以平行于溝道長度的條形)時(shí)，當(dāng)柵電壓低時(shí)，源與漏之間的漏電流增大。由于這種原因，也可規(guī)定摻雜的新溝道雜質(zhì)區(qū)之間的間隙及其寬度小于4μm。
在溝道中設(shè)置有多個(gè)溝道雜質(zhì)區(qū)的晶體體管，與全部全面注入離子或不注入離子的現(xiàn)有晶體管的閾值電壓相比，要求可控制的閾值電壓至少為4倍，或最好是10倍以上的溝道區(qū)。此外，就包括數(shù)字電路的MOSFET而言，其中的輸入/輸出電平只用“H”和“L”數(shù)字信號(hào)處理，作為本發(fā)明的半導(dǎo)體器件，用最小設(shè)計(jì)規(guī)則，用均勻雜質(zhì)區(qū)構(gòu)成溝道區(qū)。就包括模擬電路的MOSFET而言，其中的輸入/輸出電平用不同于源電壓的模擬信號(hào)處理，最好用10倍以上的晶體管構(gòu)成電路，在溝道中設(shè)置多個(gè)溝道雜質(zhì)區(qū)以控制閾值電壓。一般的集成電路包括模擬和數(shù)字電路。而然，模擬電路的面積一般是小的。此外，由于可簡(jiǎn)化生產(chǎn)工藝，即使模擬電路的區(qū)域稍有增大，成本也能降低。實(shí)際上，當(dāng)需要有多個(gè)閾值電壓，或在溝道摻雜前存在多個(gè)閾值電壓并需要對(duì)它們調(diào)節(jié)時(shí)，有明顯的效果。
然而，當(dāng)摻雜方法是不要求光學(xué)構(gòu)圖的光刻膠掩模時(shí)，例如，當(dāng)雜質(zhì)離子束直接并選擇地注入溝道區(qū)時(shí)，模擬電路的晶體管溝道區(qū)不需要比數(shù)字電路的晶體管溝道區(qū)大那么多。因?yàn)?，溝道雜質(zhì)區(qū)不由光刻膠的光學(xué)圖形的最小尺寸決定。
當(dāng)晶體管的溝道寬度和溝道長度中的任何一個(gè)充分大于最小的工藝尺寸時(shí)，并用光刻膠作摻雜掩模時(shí)，同樣通用。
圖23是按本發(fā)明的第七實(shí)施例的半導(dǎo)體器件的剖視圖。低壓MOS晶體管(LVMOSFET)和高耐壓MOS晶體管(HVMOSFET)中。設(shè)置在P-型硅基片2601上的柵絕緣膜厚度不同。低壓MOS結(jié)構(gòu)有一個(gè)N-型源區(qū)2701a、一個(gè)N-型漏區(qū)2701b，一個(gè)溝道摻雜區(qū)2701e和一個(gè)柵電極2701d。高耐壓MOS結(jié)構(gòu)有一個(gè)N-型源區(qū)2701a，一個(gè)N-型區(qū)源區(qū)2702b，一個(gè)溝道摻雜區(qū)2702e和一個(gè)柵電極2702d。由于LVMOSFET用3V源電壓工作，用約10nm的硅氧化膜形成薄柵氧化膜2701C。用厚度為100nm的硅氧化膜的厚柵氧化膜2702C構(gòu)成HVMOSFET，所以，它可以用大于源電壓的電壓(例如30V)工作。而且，在LVMOSFET中用10nm厚的氧化膜作柵絕緣膜，在溝道區(qū)的全部表面上設(shè)置溝道雜質(zhì)區(qū)2701e，可以將閾值電壓控制到0.4V。
另一方面，由于在HVMOSFET中柵絕緣膜有100nm那么厚，若以同樣的方式將離子注入到全部表面上。閾值電壓會(huì)明顯地變成大于3V。
因而，在圖23所示的HVMOSFET中只在10％的溝道區(qū)形成溝道雜質(zhì)區(qū)2702e并將其分割，結(jié)果，閾值電壓可控制到0.8V±0.1V。
圖23所示實(shí)施例中，在具有不同厚度的柵絕緣膜約MOSFET中的閾值電壓是受控的。盡管未畫出，按同樣的方式，用具有不同介電常數(shù)的材料制成的柵絕緣膜可控制閾值電壓。例如，可用硅氧化膜構(gòu)成LVMOSFET的柵絕緣膜，可用由氧化硅膜，氮化硅膜和氧化硅膜構(gòu)成的三層組合膜構(gòu)成HVMOSFET的柵絕緣膜。
如圖23所示，在這種情況下，也可以用一次離子注入，給溝道雜質(zhì)區(qū)構(gòu)圖，使每個(gè)晶體管的閾值電壓控制到要求值。
圖24A至24E是依次展示制造圖24A至24E所示半導(dǎo)體器件的工藝的剖視圖。
首先，在基片2691的表面上形成場(chǎng)氧化膜2603，使圖24A所增每晶體管電氣分開。通常，用常規(guī)光刻技術(shù)，通過氧化膜中間層在P-型硅基片上對(duì)氮化硅膜構(gòu)圖。
隨后，用氮化硅膜化掩模，用選擇氧化法，給圖24A中的場(chǎng)氧化膜構(gòu)圖。在已形成的氮化硅膜區(qū)域上沒有形成厚場(chǎng)氧化膜2603。
選擇氧化后，除去氮化硅膜和氮化硅膜下面的薄氧化膜時(shí)，只有晶體管區(qū)的硅表面露出，如圖24A所示。
隨后，如圖24B所示，在約1000℃的高溫下形成厚100nm的柵氧化膜2801。場(chǎng)氧化膜是500nm以上的厚氧化膜。為了在將成為LVMOSFET的晶體管區(qū)形成厚10nm的柵氧化膜，在HVMOSFET的區(qū)域形成光刻膠膜2802，如圖24B所示，用光刻膠膜2802作掩膜，除去柵氧化膜2801。
隨后，在約1000℃的高溫下，在短的氧化時(shí)間內(nèi)，按同樣方式，使硅基片2601氧化。由于在HVMOSFET區(qū)已存在100nm的柵氧化膜，幾乎照原樣只在LVMOSFET的區(qū)域上形成厚10nm的氧化膜2803作為柵氧化膜。
隨后，形成構(gòu)成溝道雜質(zhì)區(qū)用的光刻膠膜2804，如圖24D所示。圖24D中，在LVMOSFET區(qū)域中的全部表面上形成光刻膠膜。另一方面，在溝道區(qū)中以平面形狀把光刻膠分成多個(gè)窗口，因此，在溝道區(qū)中構(gòu)成多個(gè)溝道雜質(zhì)區(qū)2806。用光刻膠膜2804作掩模注入硼離子。
隨后，在每個(gè)柵絕緣膜上形成柵電極2805。盡管未畫出，形成柵電極2805之后，用柵電極和場(chǎng)氧化膜作掩模，用砷離子作N-型雜質(zhì)，構(gòu)成每個(gè)MOSFET的源和漏區(qū)。
隨后，整個(gè)表面上形成中間層絕緣膜，將Al線和柵電極電氣隔開。
隨后，構(gòu)成連接孔，通過中間絕緣膜，用鋁線連接每個(gè)原和柵電極。
隨后，對(duì)鋁結(jié)構(gòu)圖，以覆蓋連接孔，完成半導(dǎo)體器件的制造。
形成溝道雜質(zhì)區(qū)的離子注入工藝可以插在圖24A所示的形成場(chǎng)氧化膜2603的工藝與圖24B所示的形成厚柵氧化膜的工藝之間，或放在形成圖24B所示的厚氧柵氧化膜工藝與圖24C所示的形成薄柵氧化膜的工藝之間。若在薄氧化膜2803上形成光刻膠膜2804，由于薄的柵氧化膜2803的膜質(zhì)量變壞，所以，集成電路的半導(dǎo)體器件的合格率可能下降。此外，通常，是在形成厚柵氧化膜工藝與形成薄氧化膜的工藝之間，進(jìn)行離子注入工藝的。
圖25A至25F是按本發(fā)明第八實(shí)施例。用SOI(在絕緣體上形成硅)基片制造半導(dǎo)體器件的工藝的依次展示的剖視圖。
當(dāng)用硅薄膜形成溝道區(qū)時(shí)，如圖25A至25F所示，可提高本發(fā)明的效果。硅薄膜可用于單晶硅、多晶硅或無定形硅的任何一種情況。用薄膜形成溝道區(qū)，可以有效地控制溝道雜質(zhì)區(qū)，以控制閾值電壓。實(shí)際上，在反型過程中，形成比耗盡層薄的溝道區(qū)，可更有效地控制閾值電壓。因?yàn)殚撝惦妷褐饕軠系离s質(zhì)區(qū)影響。
當(dāng)基片是厚基片，而不是SOI基片時(shí)，當(dāng)反型時(shí)，在反型層下面形成耗盡層的電荷。在SOI基片中，上于溝道區(qū)是比耗盡層薄的膜，因而耗盡電荷量更少。盡管耗盡電荷量是基片濃度的函數(shù)，由于無基片，用溝道區(qū)的雜質(zhì)濃度分布幾乎控制了閾值電壓。
下面，結(jié)合圖25A至25F說明該制造方法。
通過厚1μm的氧化膜2901中間層在硅基片2601表面上設(shè)置厚100nm的單晶硅膜2902。用常規(guī)光刻技術(shù)形成形成溝道雜質(zhì)區(qū)的光刻膠圖形2093。在MOSFET的溝道中設(shè)置多個(gè)光刻膠窗口。用光刻膠膜2903作掩模，給單晶硅膜2902注入硼離子。
隨后，若需要，在約1000℃的高溫下，熱散硼，使雜質(zhì)均勻地平均分布，如圖25B所示。隨后，用常規(guī)光刻工藝給晶體管區(qū)中的光刻膠膜2906構(gòu)圖，以形成分隔區(qū)。
圖25C中，用光刻膠膜2906作掩模，用刻蝕法除去具有不同雜質(zhì)濃度分布的硅膜2904和2905。用選擇氧化完成分隔和形成。
隨后，在LVMOSFET上形成薄柵絕緣膜2907，并在HVMOSFET上形成厚柵氧化膜2908，如圖25D所示。
然后，在各柵絕緣膜上形成柵電極2909，如圖25E所示。
隨后，用柵電極2909作掩模，離子注入N-型雜質(zhì)，構(gòu)成LVNMOSFET和HVNMOSFET的源區(qū)和漏區(qū)2910，如圖25D所示。由此制成晶體管。在圖25A至25F中用注入離子并至少在任何一個(gè)溝道區(qū)內(nèi)分割成平面，以此構(gòu)成多個(gè)溝道雜質(zhì)區(qū)。
在SOI基片中，根據(jù)圖25B中熱擴(kuò)散的條件與圖25B中光刻膠膜的間隙之間的關(guān)系，可以構(gòu)成有不同雜質(zhì)濃度具有均勻分布的而未被分割的溝道雜質(zhì)區(qū)。
圖25A至25F中，SOI基片為100nm這樣薄的例子。和半導(dǎo)體區(qū)來說明。當(dāng)充分熱擴(kuò)散時(shí)，溝道雜質(zhì)區(qū)達(dá)到硅薄膜底部。此時(shí)，閾值電壓幾乎由溝道雜質(zhì)區(qū)控制。即，當(dāng)半導(dǎo)體區(qū)的厚度幾乎等于溝道雜質(zhì)區(qū)的深度時(shí)，由于耗盡層的影響變小，可以較大地提高了閾值電壓的可控性。而且，用作半導(dǎo)體區(qū)的硅薄膜不減薄到溝道雜質(zhì)區(qū)的深度的水平，也能有效。
形成至少比耗盡層、溝道區(qū)的深度薄的硅薄膜，可以提高閾值電壓的控制靈敏度，因?yàn)楹谋M層的影響變小。通常，在與現(xiàn)有技術(shù)中的厚半導(dǎo)體基片不同的SOI基片中使用小于10μm的硅薄膜。盡管未畫出，用同樣的方式，可以容易地控制具有其中每層膜的厚度不同的多層硅薄膜的MOSFET的閾值電壓。按同樣的方式，也可構(gòu)成CMOS型SOI集成電路。
圖26是按本發(fā)明第九實(shí)施例的MOSFET的A-A′剖面的平面示意圖。
圖27是表示如圖26所示的第九實(shí)施例的MOSFET的A-A′剖視簡(jiǎn)圖。
圖中，在第九實(shí)施例中，在MOSFET的同一溝道上形成了具有第一厚度的柵絕緣膜區(qū)3004和具有第二厚度的柵絕緣膜區(qū)3005。
第九實(shí)施例的MOSFET先在P-型半導(dǎo)體基片上形成的N-型MOSFET，具有第一厚度的柵絕緣膜區(qū)3004是MOSFET的柵絕緣膜，它通常由第一層的多晶硅(下層)構(gòu)成，厚度約為60nm。
用隧道絕緣膜代替具有第二厚度的柵絕緣膜區(qū)3005、用作注入或排出電荷到/從FLOTOX型非易失存儲(chǔ)器的浮柵，厚度約為10nm。
通常，具有較高溫度的N-型雜質(zhì)擴(kuò)散層設(shè)在FLOTOX型非易失存儲(chǔ)器的隧道絕緣膜下面，P-型半導(dǎo)體基片存在本實(shí)施例中。
由隧道絕緣膜取代的具有第二厚度的柵絕緣膜區(qū)3005是按平等于溝道寬度的條形畫出的。
本實(shí)施例中，摻雜用的薄絕緣膜是在形成正常的柵絕緣膜和隧道絕緣膜之前形成的，通過摻雜用的荷絕緣膜，用光刻膠或其它光學(xué)圖形作摻雜掩模圖形，將調(diào)節(jié)閾值電壓的雜質(zhì)離子注入所選溝道區(qū)，所以正好在柵絕緣膜下面的表面濃度是常數(shù)與柵絕緣膜厚度無關(guān)。
而且，用確定第1實(shí)施例的MOSFET中具有第二雜質(zhì)濃度的區(qū)域的面積比的同樣的方式，通過結(jié)合個(gè)有第一厚度的柵絕緣膜的寬度3006與具有第二厚度的柵絕緣膜的寬度3007，確定具有第二厚度的柵絕緣膜區(qū)的面積比為規(guī)定值。
而且，具有第一厚度的柵絕緣膜區(qū)的寬度3006的大小和具有第二厚度的柵絕緣膜區(qū)的寬度3007的大小，即使在面積比相同的情況下，也可以不同。
圖28是按本發(fā)明的第十實(shí)施例的MOSFET的平面示意圖。
而具有第二厚度的柵絕緣膜區(qū)，像第九實(shí)施例一樣，先按平行于溝道長度方向的條形描出的。在第十實(shí)施例中，也確定具有第二厚度的柵絕緣膜區(qū)的面積比為規(guī)定值。而且，具有第一厚度的柵絕緣膜區(qū)的寬度3006的大小和具有第二厚度的柵絕緣膜區(qū)的寬度3007的大小，即使面積比相同時(shí)，也可以不同。
圖29是本發(fā)明第十一實(shí)施例的MOSFET的平面示意圖。
第十一實(shí)施例中，具有第二厚度的柵絕緣膜區(qū)3005以點(diǎn)狀態(tài)存在。與第九和第十實(shí)施例相同，在第十一實(shí)施例中，也確定具有第二厚度的柵絕緣膜面積的面積比為規(guī)定值。而且，即使面積比相同，具有第一厚度的柵絕緣膜區(qū)的寬度3006的大小和具有第二厚度的柵絕緣膜區(qū)的寬度3007的大小也可以不同。
圖30是本發(fā)明第十二實(shí)施例的MOSFET的平面示意圖。
第十二實(shí)施例是九實(shí)施例的改型，而且，排列成具有第二厚度的柵絕緣膜區(qū)是與場(chǎng)絕緣膜的邊緣隔開的。
按這種排列，即使具有第二厚度的柵絕緣膜非常薄，當(dāng)柵電極上加高電場(chǎng)時(shí)，也可減小在場(chǎng)絕緣膜邊緣處流向基片的漏電流。
圖31是本發(fā)明第十三實(shí)施例的MOSFET的平面示意圖。
第十三實(shí)施例是第十實(shí)施例的改型，而且，排列成具有第二厚度的柵絕緣膜3005與源和漏的邊緣分開。
用這種排列，即使具有第二厚度的柵絕緣膜區(qū)3005非常薄，也能提高源和漏的耐壓。
圖32是按本發(fā)明第十四實(shí)施例的增壓電路(電荷激勵(lì)電路)的電路圖。
有多個(gè)MOS二極管，其中，在同一節(jié)點(diǎn)連接的MOSFET的漏電極與柵電極串聯(lián)連接，電容器連接到連接MOS二極管的各節(jié)上。構(gòu)成相互移相，如Φ和Φx的每個(gè)其它信號(hào)總是交替地加到電容器的一個(gè)電極上。由于傳輸電荷順序地從電容器C1輸?shù)紺n，因此，從MOS二極管Mn輸出一個(gè)高于源電壓VDD的增壓電壓VPP。若MOS二極管M1到Mn均有相同的閾值電壓，因?yàn)楹竺娴牟襟E，源電壓至漏電壓的電壓降逐漸變大，由于體效應(yīng)的影響。變成較高的真正的閾值電壓。即，在后面的步驟中，電荷激勵(lì)電路的效率變得更糟。
然后，本實(shí)施例中，MOS二極管M1至Mn中溝道區(qū)中具有第二雜質(zhì)濃度的區(qū)域的面積比在后面的步驟中相互變化，以降低閾值電壓。實(shí)際上，在前面步驟中，使用溝道雜質(zhì)濃度處于本征態(tài)的晶體管(本實(shí)施體中閾值電壓給為0.00V)，在后面的步驟中深化到耗盡態(tài)，即增強(qiáng)了正常的on態(tài)(導(dǎo)通態(tài))。然而，由于在后面的MOS二極管中體準(zhǔn)備應(yīng)的影響，閾值電壓更增大了。結(jié)果任何MOS二極管中真正的閾值電壓接近于0V，并且，每一步驟中從源電壓到漏電壓的電壓降被抑制到最低，大大提高了增壓電路的效率。將所有的MOS二極管分成閾值電壓沒有差別的幾塊，每幾個(gè)步驟MOS二極管的閾值電壓可有變化。
而且，改變第二柵絕緣膜區(qū)的面積比來改變閾值電壓時(shí)，可獲得同樣的效果。
圖33是本發(fā)明第十五實(shí)施例，設(shè)有增壓電路的非易失半導(dǎo)體存儲(chǔ)器裝置的簡(jiǎn)易方框圖。
用裝有高效增壓電路的非易失半導(dǎo)體存儲(chǔ)器器件，甚在0.7V至1.0V的極低電壓范圍內(nèi)、它也允許寫出和擦去電的數(shù)據(jù)。
圖34是按本發(fā)明的具有微分放大電路的恒壓輸出電路的電路圖。其中各晶體管的尺寸為M1，2、M3，4、M5-M8的W/L分別為20μm/10μm、100μm/10μm、15μm/8μm、33740μm/8μm、22μm/10μm、22μm/18μm；R1＝3～6×106Ω，R2＝1～106Ω；VtM8＞VtM3、VtM4、VtM5＞0＞VtM7。
用基準(zhǔn)電壓發(fā)生電路部分3802產(chǎn)生的標(biāo)準(zhǔn)恒壓與輸出電路部分3803輸出到外邊的輸出電壓比較，比較電壓，其電阻由微分放大器電路部分3801的電阻器R1和R2所分配甚至在輸出負(fù)載改變時(shí)，也可以總是從輸出端VOUT輸出恒定電壓。
本實(shí)施例中，在微分放大器電路部分3801中用具有較低閾值電壓(約0.34V)的增強(qiáng)型NMOS晶體管M3、M4和M5，防止在低壓工作中，由于晶體管M3的基片的影響引起閾值電壓增大。而使NMOS晶體管M3關(guān)斷。
而且，具有較高閾值電壓(約0.50V)的增強(qiáng)型NMOS晶體管M8用在基準(zhǔn)電壓發(fā)生電路部分3802中，用抑制高溫下的晶體管M8的漏電流，使基準(zhǔn)電壓值穩(wěn)定。
耗盡型NMOS晶體管(Vth＝-0.40V)也用于基準(zhǔn)電壓發(fā)生電路部分3802中，即，在本實(shí)供中共存在三種NMOS晶體管的閾值電壓。
盡管，在現(xiàn)有技術(shù)中，制造具有這三種閾值電壓的晶體管必須有三種不同的摻雜工藝。將具有第二雜質(zhì)濃度的區(qū)域調(diào)節(jié)到具有適當(dāng)?shù)男螤詈兔娣e比，只需用兩次或一次摻雜工藝，可以制成這種晶體管。
本發(fā)明還有以下的效果，可簡(jiǎn)化半導(dǎo)體器件的制造工藝，其方法是，在同一MOSFET的溝道區(qū)內(nèi)，設(shè)置多個(gè)表面反向電壓區(qū)，設(shè)置多個(gè)雜質(zhì)濃度區(qū)，或以平面形式設(shè)置的有多個(gè)厚度的柵絕緣膜區(qū)，并在第一表面反向電壓區(qū)的平面與第二表面反向電壓區(qū)的平面之間確定多個(gè)面積比，然后，即使在面積比相同時(shí)，也規(guī)定多個(gè)第一表面反向電壓區(qū)的多個(gè)平面尺寸或多個(gè)形狀，例如(1)可以低成本在同一基片上構(gòu)成具有多種閾值電壓的MOSFET；(2)在低成本下，可形成具有幾乎同樣大的閾值電壓的高耐壓MOSFET和低耐MOSFET；(3)在低成本下，可構(gòu)成具有幾乎同樣大的閾值電壓的N-型MOSFET和P-型MOSFET；和(4)裝置上述的(1)至(3)中的MOSFET，可在低成本下制成高性能半導(dǎo)體集成電路器件。
權(quán)利要求
1.一種制造半導(dǎo)體器件的方法，其特征在于包括下列步驟在基片表面上的第一導(dǎo)電類半導(dǎo)體區(qū)表面上形成場(chǎng)絕緣膜；在半導(dǎo)體區(qū)的第一和第二晶體管區(qū)的表面上，形成光刻膠，用于選擇形成具有不同厚度的柵絕緣膜的區(qū)域；對(duì)應(yīng)光刻膠形狀形成具有不同厚度的柵絕緣膜；在第一和第二晶體管區(qū)的表面上形成溝道雜質(zhì)區(qū)；在柵絕緣膜上構(gòu)成柵電極圖形；在第一晶體管區(qū)表面上形成第二導(dǎo)電類的源區(qū)和漏區(qū)，因而，用柵電極將它們分開；在柵電極上形成中間層絕緣膜；形成穿過中間絕緣膜的連接孔；和構(gòu)成金屬化布線圖形，并覆蓋在連接孔上；分割柵絕緣膜，在同一溝道上的源區(qū)與漏區(qū)之間，構(gòu)成平面形的至少多個(gè)具有第一和第二厚度的柵絕緣膜區(qū)。
2.按權(quán)利要求1的制造半導(dǎo)體器件的方法，其特征是，用選擇形成具有不同厚度的絕緣膜，用在要構(gòu)成溝道的區(qū)域上按規(guī)定形狀構(gòu)成光刻膠，構(gòu)成具有第一厚度的柵絕緣膜區(qū)和具有第二厚度的柵絕緣膜區(qū)。
全文摘要
一種制造半導(dǎo)體器件的方法，其特征在于包括下列步驟在基片表面上的第一導(dǎo)電類半導(dǎo)體區(qū)表面上形成場(chǎng)絕緣膜；在半導(dǎo)體區(qū)的第一和第二晶體管區(qū)的表面上，形成光刻膠，用于選擇形成具有不同厚度的柵絕緣膜的區(qū)域；對(duì)應(yīng)光刻膠形狀形成具有不同厚度的柵絕緣膜；在第一和第二晶體管區(qū)的表面上形成溝道雜質(zhì)區(qū)；在柵絕緣膜上構(gòu)成柵電極圖形；在第一晶體管區(qū)表面上形成第二導(dǎo)電類的源區(qū)和漏區(qū)，因而，用柵電極將它們分開；在柵電極上形成中間層絕緣膜；形成穿過中間絕緣膜的連接孔；和構(gòu)成金屬化布線圖形，并覆蓋在連接孔上；分割柵絕緣膜，在同一溝道上的源區(qū)與漏區(qū)之間，構(gòu)成平面形的至少多個(gè)具有第一和第二厚度的柵絕緣膜區(qū)。
文檔編號(hào)H01L29/786GK1607652SQ20041003514
公開日2005年4月20日 申請(qǐng)日期1995年6月3日 優(yōu)先權(quán)日1994年6月3日
發(fā)明者宮城雅記, 小西春男, 久保和昭, 小島芳和, 清水亭, 齊藤豐, 町田透, 金子哲也 申請(qǐng)人:精工電子工業(yè)株式會(huì)社