專利名稱：制造半導體集成電路器件的方法
技術(shù)領域：
本發(fā)明涉及一種半導體集成電路器件制造技術(shù)。特別是本發(fā)明涉及一種在應用于采用濺射形成的Co(鈷)膜的“Salicide”(自對準硅化物)工藝時有效的技術(shù)。
背景技術(shù)：
過去主要采用多晶硅和Al(鋁)作為形成于Si(硅)襯底上的半導體集成電路的電極和布線材料。然而，近年來隨著半導體器件按比例縮小，試圖引入例如W(鎢)、Ti(鈦)、鈷等難熔金屬和它們的硅化物作為新電極和布線材料，因為這些金屬和金屬化合物的電阻比硅低，抗電遷移性比Al高。
通過在氬中濺射燒結(jié)難熔金屬(硅化物)粉末制備的靶，在半導體晶片上形成用作電極和布線材料的難熔金屬(硅化物)膜。
日本專利特許公開192974/1994、192979/1994、3486/1995公開了利用電解提純工藝制造高鈍Co的技術(shù)，降低了其雜質(zhì)含量特別是Ni(鎳)和Fe(鐵)含量，使Co具有超過99.999％(5N)的純度。這種高純Co應用于制造形成用作半導體器件的電極和布線(電極、柵、布線器件、保護膜等)的Co膜的Co靶。
日本專利特許公開1370/1993介紹了一種制造用于濺射的難熔金屬硅化物靶的方法，能夠限制在其它情況下會導致電極和布線漏電和短路的顆粒形成。該文獻中例示了W、Mo(鉬)、Ta(鉭)、Ti、Co和Cr(鉻)作為難熔金屬。
除采用難熔金屬硅化物靶的上述方法外，難熔金屬硅化物膜可以通過難熔金屬與硅反應形成。
日本專利特許公開321069/1995介紹了一種所謂的“Salicide工藝”，包括以下步驟采用由20原子％的例如Co等鐵磁材料和80原子％的例如Ti等永磁材料構(gòu)成的復合金屬靶，利用磁控濺射工藝，在其上形成有MOSFET(金屬氧化物半導體場效應晶體管)的半導體襯底整個表面上形成Co-Ti膜；然后，進行熱處理，以在多晶硅柵及源和漏上形成Co硅化物-Ti硅化物混合層；通過腐蝕去掉混合層的未反應部分；再進行熱處理，從而減小混合層的電阻。

發(fā)明內(nèi)容
為了實現(xiàn)根據(jù)例如不大于0.25微米的深亞微米設計規(guī)則制造的大規(guī)模半導體器件的高工作速度、高性能和低功耗，除減少布線中的延遲外，還必須實現(xiàn)分立MOSFET的高速工作。例如，在MOSFET按比例縮小時，MOSFET的源/漏電阻增大，電阻的這種增大是影響晶體管高工作速度的重要因素。具體說，在以2V或更低的低電壓驅(qū)動晶體管的低功耗器件的情況下，分立MOSFET的工作速度的提高是關(guān)鍵問題。
在以2V或更低的低電壓驅(qū)動MOSFET時，變得難以控制掩埋溝道型結(jié)構(gòu)中閾值電壓(Vth)，這種結(jié)構(gòu)中柵極由n型多晶硅構(gòu)成，與現(xiàn)有技術(shù)的p溝道MOSFET的情況一樣。因此，如何控制閾值電壓成為另一個問題。
本發(fā)明的發(fā)明人驗證了為解決MOSFET的高工作速度問題而引入在多晶硅柵及源和漏上形成低阻高熔點硅化層的Salicide工藝的問題。本發(fā)明人選擇了可以提供約15微Ωcm的低阻硅化物的Co作為難熔金屬材料。另一方面，為了控制MOSFET的閾值電壓，本發(fā)明人嘗試了引入雙柵CMOS結(jié)構(gòu)，其中由p型多晶硅將p溝道MOSFET的柵極構(gòu)成為表面溝道型，由n型多晶硅將n溝道MOSFET的柵極構(gòu)成為表面溝道型。為了引入這種雙柵CMOS結(jié)構(gòu)，p型多晶硅柵和n型多晶硅柵的連接方法成了問題，但這個問題可以通過將這種結(jié)構(gòu)與在多晶硅柵上形成硅化物層的Salicide工藝結(jié)合而得以解決。
下面是在MOSFET的多晶硅柵上及源和漏上形成Co硅化物層的工藝。
首先，采用Co靶，利用濺射工藝，在其上形成有MOSFET的半導體襯底上淀積Co膜，然后進行熱處理，以使Co與Si彼此反應，從而在柵、源和漏的表面上形成Co硅化物層(第一熱處理)。此時得到的Co硅化物是具有50-60微Ωcm的較高電阻的單硅化物(CoSi)，濕法腐蝕去掉未反應的Co膜后，再進行一次熱處理，從而進行單硅化物到具有低阻的二硅化物(CoSi2)的相變(第二熱處理)。
然而，在本發(fā)明人對利用純度為99.9％的Co靶形成的Co膜進行第一熱處理時，所得Co單硅化物(CoSi)的膜厚表現(xiàn)出對熱處理溫度變化的高度依賴性。更具體說，觀察到越高的熱處理溫度導致越大的膜厚，越低的熱處理溫度導致越小的膜厚的現(xiàn)象。因而，不可能穩(wěn)定地控制膜厚?；蛟S，膜厚的這種改變主要是由于Co靶中所含的例如Fe和Ni等一部分雜質(zhì)過渡金屬的硅化造成的。
上述研究成果建議，為了得到具有低阻的Co硅化物層，必須通過將第一熱處理的溫度設定到很高，制備相當大膜厚的單硅化物層。然而，在單硅化物層的膜厚變大時，源-漏p-n結(jié)淺于0.30微米的0.25微米MOS器件中的結(jié)漏電流增大。假定進入襯底中的Co與Si反應形成的過量內(nèi)晶格硅聚集并生長，因而導致了結(jié)漏電流的這種增大。
如果第一熱處理的溫度升高，源-漏端部易發(fā)生所不希望的硅化反應，并且易導致所謂的“蠕升”，或硅化物層向上延伸到場絕緣膜和柵側(cè)壁絕緣膜。結(jié)果，在很小尺寸的MOSFET中，相鄰MOSFET的柵和源間、柵和漏間及源和源間會發(fā)生短路。特別是，在對雙柵CMOS進行第一熱處理時，作為構(gòu)成p溝道MOSFET的柵極的p型多晶硅中的雜質(zhì)的B(硼)易擴散到柵氧化膜中，結(jié)果晶體管的電特性易發(fā)生波動。
另一方面，在通過將第一熱處理溫度設定得很低，減小單硅化物層的膜厚，從而避免結(jié)漏電流增大時，硅化物層的電阻變大。在熱處理溫度低時，硅化反應進展也變慢，以致于硅化物層的電阻進一步增大。另外，在其膜厚變小時，Co硅化物層的熱阻下降。因而，在形成MOSFET后的熱處理工藝(例如，在MOSFET上淀積含摻雜的p(磷)的氧化硅膜，然后在高溫下進行燒結(jié)，從而吸收例如Na(鈉)等金屬的工藝)期間，Co硅化物晶粒會發(fā)生凝聚，因而，會發(fā)生電阻不正常地增大。
因此，根據(jù)本發(fā)明制造半導體集成電路器件的方法包括以下步驟(a)-(d)(a)在晶片的主平面上形成MOSFET；(b)采用高純度Co靶，利用濺射，在至少包括MOSFET的柵極及源和漏的上部的晶片主平面的各區(qū)域中淀積Co膜；(c)對晶片進行第一熱處理，使Co和Si彼此反應，從而在每個MOSFET的柵極及源和漏的表面上形成Co硅化物層；及(d)去掉Co膜的未反應部分，然后對晶片進行第二熱處理，從而減小Co硅化物層的電阻。
通過Co與Si反應在硅表面上形成CoSi2層時，本發(fā)明半導體集成電路器件的制造方法通過采用能夠提供至少對第一熱處理溫度具有低溫度依賴性并具有提高的膜厚可控性的高純Co靶，將CoSi2層的薄層電阻減小到10Ω/□或更低。
本發(fā)明所用的高純Co靶的Co純度至少為99.99％，F(xiàn)e或Ni的含量不大于10ppm，或Fe和Ni的總含量不大于50ppm。較好是，Co純度至少為99.99％，F(xiàn)e和Ni的含量不大于10ppm，更好是Co純度為99.999％。
本說明書中所用術(shù)語“晶片”是指片狀工件，至少在主要在其主表面區(qū)域上形成半導體集成電路器件的上述工藝后，至少其一部分包括一個單晶或多個單晶區(qū)(本發(fā)明中主要是硅)。這里所用術(shù)語“半導體集成電路器件”不僅是指形成于普通單晶片的那些，而且還指形成于例如TFT液晶等其它襯底上的那些。
可以將這里所公開的本發(fā)明概括如下。
(1)一種制造半導體集成電路器件的方法包括以下步驟(a)在晶片的主平面上形成MOSFET；(b)采用高純度Co靶，利用濺射，在至少包括MOSFET的柵極及源和漏的晶片的主平面的各區(qū)域中淀積Co膜；(c)對晶片進行第一熱處理，使Co和Si彼此反應，從而在每個MOSFET的柵極及源和漏的表面上形成Co硅化物層；及(d)去掉Co膜的未反應部分，然后對晶片進行第二熱處理，從而減小Co硅化物層的電阻。
(2)根據(jù)上述制造半導體集成電路器件的方法，Co靶的Co純度至少為99.99％，F(xiàn)e或Ni的含量不大于10ppm。
(3)根據(jù)上述制造半導體集成電路器件的方法，Co靶的Co純度至少為99.99％，F(xiàn)e和Ni的含量不大于50ppm。
(4)根據(jù)上述制造半導體集成電路器件的方法，Co靶的Co純度至少為99.99％，F(xiàn)e和Ni的含量不大于10ppm。
(5)根據(jù)上述制造半導體集成電路器件的方法，Co靶的Co純度至少為99.999％。
(6)根據(jù)上述制造半導體集成電路器件的方法，第一熱處理的溫度為475～525℃。
(7)根據(jù)上述制造半導體集成電路器件的方法，第二熱處理的溫度為650～800℃。
(8)根據(jù)上述制造半導體集成電路器件的方法，Co膜的膜厚為18-60nm，
(9)根據(jù)上述制造半導體集成電路器件的方法，進行了第二熱處理后，Co硅化物層的薄層電阻不大于10Ω/□。
(10)根據(jù)上述制造半導體集成電路器件的方法，源和漏結(jié)深不大于0.3微米。
(11)本發(fā)明制造半導體集成電路器件的方法包括以下步驟(a)在其上形成有柵絕緣膜的晶片主平面上，淀積多晶硅膜和第一絕緣膜，構(gòu)圖第一絕緣膜和多晶硅膜，從而在晶片的第一區(qū)中形成第一柵極圖形，在第二區(qū)中形成第二柵極圖形；(b)向晶片的第一區(qū)中離子注入第一導電類型的雜質(zhì)，在第一柵極圖形的兩側(cè)上晶片中形成雜質(zhì)濃度低的第一導電類型半導體區(qū)，向晶片的第二區(qū)中離子注入第二導電類型的雜質(zhì)，在第二柵極圖形的兩側(cè)上晶片中形成第二導電類型的半導體區(qū)；(c)構(gòu)圖淀積在晶片主平面上的第二絕緣膜，分別在第一和第二柵極圖形的側(cè)壁上形成側(cè)壁間隔層，去掉構(gòu)成第一和第二柵極圖形的第一絕緣膜，露出多晶硅膜的表面；(d)向晶片的第一區(qū)中離子注入第一導電類型的雜質(zhì)，由第一柵極圖形的多晶硅膜形成第一導電類型的第一柵極，并在第一柵極的兩側(cè)上晶片中形成具有高雜質(zhì)濃度的第一導電類型的半導體區(qū)，向晶片的第二區(qū)中離子注入第二導電類型的雜質(zhì)，由第二柵極圖形的多晶硅膜形成第二導電類型的第二柵極，并在第二柵極的兩側(cè)上晶片中形成具有高雜質(zhì)濃度的第二導電類型的半導體區(qū)；(e)利用高純度的Co靶，用濺射法，在晶片主平面上淀積Co膜；(f)對晶片進行第一熱處理，使Co和Si彼此反應，從而在第一和第二柵極的表面上及具有高雜質(zhì)濃度的第一和第二導電類型的半導體區(qū)的表面上，形成Co硅化物層；(g)去掉Co膜的未反應部分，然后對晶片進行第二熱處理，以降低Co硅化物層的電阻。
(12)根據(jù)上述本發(fā)明制造半導體集成電路器件的方法，MOSFET的工作電源電壓不高于2V。
(13)根據(jù)上述制造半導體集成電路器件的方法，Co靶的Co純度至少為99.99％，F(xiàn)e或Ni的含量不大于10ppm。
(14)根據(jù)上述制造半導體集成電路器件的方法，Co靶的Co純度至少為99.99％，F(xiàn)e和Ni的含量不大于50ppm。
(15)根據(jù)上述制造半導體集成電路器件的方法，Co靶的Co純度至少為99.99％，F(xiàn)e和Ni的含量不大于10ppm。
(16)根據(jù)上述制造半導體集成電路器件的方法，Co靶的Co純度為99.999％。
(17)本發(fā)明制造半導體集成電路器件的方法包括以下步驟(a)在晶片主平面上形成MOSFET，然后露出每個MOSFET的柵極及源和漏的表面；(b)采用高純度Co靶，用濺射法，在包括MOSFET的柵極及源和漏表面的晶片主平面上淀積Co膜；(c)對晶片進行第一熱處理，使Co和Si彼此反應，從而在MOSFET的柵極及源和漏的表面上形成主要由Co單硅化物構(gòu)成的Co硅化物層；(d)去掉Co膜的未反應部分，然后對晶片進行第二熱處理，從而進行Co硅化物層到主要由Co二硅化物構(gòu)成的Co二硅化物層的相變；及(e)在MOSFET的上部淀積含摻雜的雜質(zhì)的氧化硅膜，以吸收金屬雜質(zhì)，然后對氧化硅膜進行第三熱處理。
(18)根據(jù)上述本發(fā)明制造半導體集成電路器件的方法，含摻雜的雜質(zhì)的氧化硅膜是PSG膜。
(19)根據(jù)上述制造半導體集成電路器件的方法，第三熱處理的溫度為700-800℃。
本發(fā)明的目的是提供一種Salicide工藝，能夠形成具有低電阻和小結(jié)漏電流的Co硅化層。


從以下說明書的介紹及附圖中，本發(fā)明的這些和其它目的及新特點將變得更清楚。
圖1-7、9、12、13和16-20分別是半導體襯底的主要部分的剖面圖，展示了制造本發(fā)明各實施例的半導體集成電路器件的方法。
圖8是展示為激活雜質(zhì)在750℃進行30分鐘的熱處理與由該雜質(zhì)形成的源和漏的漏電流間的關(guān)系的曲線圖。
圖10是用于淀積Co膜的濺射設備的處理室的示意圖。
圖11是Co靶的透視圖。
圖14是都具有形成于柵極、源和漏的表面上的Co硅化物層的n和p溝道MOSFET的放大示圖。
圖15是展示Co硅化物層的薄層電阻和第一熱處理溫度間關(guān)系的曲線圖。
具體實施例方式
下面結(jié)合附圖詳細介紹本發(fā)明。在以下的說明中，相同的參考數(shù)字用于表示具有相同功能的構(gòu)件，所以將省略對它們的重復介紹。
該實施例表示本發(fā)明應用于根據(jù)0.25微米設計規(guī)則的雙柵CMOS工藝的例子，其中工作電源電壓為2V。然而，無需說，本發(fā)明不限于該實施例。
按以下方式制造具有雙柵結(jié)構(gòu)的CMOSFET。首先，熱氧化由p-單晶硅構(gòu)成且具有約10Ωcm電阻率的半導體襯底1的表面，形成10nm厚的氧化硅膜2。然后在該氧化硅膜2上CVD工藝淀積的100nm厚的氮化硅膜3，如圖1所示，然后，用光刻膠作掩模，干法腐蝕構(gòu)圖該氮化硅膜3，以去掉器件隔離區(qū)的氮化硅膜3。
然后，如圖2所示，用氮化硅膜3作掩模，腐蝕氧化硅膜2和半導體襯底1，從而在器件隔離區(qū)的半導體襯底1中形成350nm深的溝槽4a。
如圖3所示，CVD工藝在半導體襯底1上淀積二氧化硅膜5后，利用CMP工藝拋光該氧化硅膜5的表面，使之平坦光滑，以在溝槽4a內(nèi)保留氧化硅膜5，于是形成器件隔離溝槽4。然后，在1000℃進行熱處理，使器件隔離溝槽4內(nèi)的氧化硅膜5致密化，然后利用熱磷酸，濕法腐蝕去掉氮化硅膜3。
然后，在半導體襯底1中形成n阱6n和p阱6p，如圖4所示。首先，用具有與p溝道MOSFET形成區(qū)對應的開口的光刻膠作掩模，離子注入在半導體襯底1中形成n阱的雜質(zhì)，然后，離子注入調(diào)節(jié)p溝道MOSFET的閾值電壓的雜質(zhì)。形成n阱的雜質(zhì)例如是P(磷)，離子注入在360keV的能量和1.5×1013/cm2的劑量下進行。調(diào)節(jié)閾值電壓的雜質(zhì)例如是P，該離子注入在40keV的能量和2×1012/cm2的劑量下進行。去掉光刻膠后，用具有對應于n溝道MOSFET的開口的光刻膠作掩模，離子注入在半導體襯底1中形成p阱的雜質(zhì)，再離子注入調(diào)節(jié)n溝道MOSFET的閾值電壓的雜質(zhì)。形成p阱的雜質(zhì)例如是B(硼)，離子注入在200keV的能量和1.0×1013/cm2的劑量下進行。調(diào)節(jié)閾值電壓的雜質(zhì)是氟化硼(BF2)，該離子注入在40keV的能量和2×1012/cm2的劑量下進行。此后，在950℃對半導體襯底1進行1分鐘熱處理，激活雜質(zhì)，從而形成n阱6n和p阱6p。
接著，熱氧化半導體襯底1，在n阱和p阱6n和6p的有源區(qū)表面上形成4nm厚的柵氧化膜7，如圖5所示，并在半導體襯底1上CVD淀積250nm厚的多晶硅8。另外，在多晶硅膜8上CVD淀積氧化硅膜9。沒有n型和p型雜質(zhì)摻雜到多晶硅膜8中。
如圖6所示，用光刻膠作掩模，腐蝕氧化硅膜9和多晶硅膜8，以便在p阱6p上形成n溝道MOSFET的柵極8n，在n阱6n上形成p溝道MOSFET的柵極8p。這些柵極8n和8p加工成0.25微米的柵長。
接著，用光刻膠和柵極8p作掩模，以20keV的能量和7.0×1013/cm2的劑量，在n阱6n中離子注入p型雜質(zhì)(BF2)，用光刻膠和柵極8n作掩模，以20keV的能量和3.0×1014/cm2的劑量，在p阱6p中離子注入n型雜質(zhì)(砷(As))。然后，在1000℃下對半導體襯底1進行10秒熱處理，激活雜質(zhì)，并在柵極8p兩側(cè)上的n阱6n中形成p-半導體區(qū)10，在柵極8n兩側(cè)上的p阱6p中形成n-半導體區(qū)11。
如圖7所示，在柵極8n和8p的側(cè)壁上形成在柵長方向上膜厚為0.1微米的側(cè)壁間隔層12。側(cè)壁間隔層12是通過反應腐蝕將CVD淀積的氧化硅膜各向異性腐蝕到半導體襯底1形成的。在進行這種腐蝕時，同時也腐蝕柵極8n和8p上的氧化硅膜9，露出柵極8n和8p的表面。
然后，用光刻膠作掩模，以20keV的能量和1.0×1014/cm2的劑量，在n阱6n和柵極7p中注入p型雜質(zhì)(B)，以5keV的能量和2.0×1015/cm2的劑量，再離子注入p型雜質(zhì)(B)。接著，用該光刻膠作掩模，以40keV的能量和2.0×1014/cm2的劑量，向p阱6p和柵極8n中離子注入n型雜質(zhì)(P)，此后，以60keV的能量和3.0×1015/cm2的劑量注入n型雜質(zhì)(As)。然后，在1000℃下對半導體襯底1進行10秒熱處理，激活雜質(zhì)，從而在n阱6n中形成p+半導體區(qū)13，并將柵極8p的導電類型轉(zhuǎn)變成p型。另外，在p阱6p中形成n+半導體區(qū)14，并將柵極8n的導電類型轉(zhuǎn)為成n型。p+半導體區(qū)13和n+半導體區(qū)14形成的結(jié)深為0.2-0.1微米。
順便提及，在激活上述n型和p型雜質(zhì)的熱處理(1000℃，10秒)前，在750℃對半導體襯底1進行30分鐘熱處理，n+型半導體區(qū)14的(n+/p)結(jié)漏電可以減小，如圖8所示。這是因為離子注入時引入到半導體襯底1中的點缺陷被該熱處理修復的緣故。盡管預計p+半導體區(qū)13這種情況下也具有類似的效果，但p+半導體區(qū)13的雜質(zhì)(B)有高擴散率，這種溫度的熱處理會發(fā)生一定程度的擴散。為了防止這種擴散，可以在形成n+半導體區(qū)14的離子注入后，首先立即在750℃進行30分鐘的熱處理，然后在形成p+半導體區(qū)13的離子注入后，在1000℃進行10秒熱處理。
用氫氟酸(HF)濕法腐蝕去掉了p+半導體區(qū)13和n+半導體區(qū)14表面上的柵氧化膜7后，用Co靶濺射，在半導體襯底1上淀積15nm厚的Co膜16，另外，在Co膜16上淀積10-15nm厚的防氧化膜17。例如濺射淀積的TiN膜用作防氧化膜17，如圖9所示。Co膜16的膜厚較好為18-60nm。如果膜厚不大于18nm，則會變得難以將Co硅化物層的薄層電阻降低到10Ωcm/□或更低，如果膜厚超過60nm，則源-漏結(jié)漏電流將會增大。
圖10是用于淀積上述Co膜16的濺射設備的處理室的示意圖。處理室100可以被抽空，并將Ar氣引入該室，在膜形成時保持幾毫乇。由濺射電極102支撐的Co靶103設置在用于支撐半導體襯底1(晶片)的支架101之上，與半導體襯底1相對。在與Co靶103相連的電源104工作時，開始恒定的放電，由于高的負壓加到Co靶103和半導體襯底1之間的間隙中的Co靶上，產(chǎn)生等離子體105。在從該等離子體105向Co靶103加速的Ar離子打到Co靶103的表面上時，靶的構(gòu)成材料(Co)以分子(原子)散射，在半導體襯底1的表面上淀積Co膜16。
圖11是上述Co靶103示意圖。該實施例所用Co靶103的Co純度至少為99.99％，F(xiàn)e或Ni含量不超過10ppm，或Fe和Ni的含量不大于50ppm，較好是Co純度至少為99.99％，F(xiàn)e和Ni的含量不大于10ppm，更好是，Co純度為99.999％。這種高純度靶103是這樣制造的，用電解工藝等提純Co原材料粉末，直到可以得到上述Co純度，將這樣得到的Co原材料粉末熱壓成燒結(jié)物，并將該燒結(jié)物加工成盤形。
接著，進行第一熱處理，使Co和Si彼此反應，如圖12所示，以便在p+半導體13和n+半導體區(qū)14及柵極8n和8p的表面上形成CoSi層16a。第一熱處理采用RTA(快速熱退火)設備，在氮氣氛中進行約30秒，同時襯底的溫度保持在525℃或以下。然而，如果熱處理溫度太低，硅化反應的進程會受影響；因此，襯底溫度最好至少設定在475℃。
用NH4OH+H2O2水溶液然后是HCI+H2O2水溶液進行濕法腐蝕，去掉了防氧化膜17和未反應的Co膜16后，進行第二熱處理，使CoSi層16a相變到CoSi2層16b，如圖13所示。第二熱處理采用RTA設備，在氮氣氛中進行約1分鐘，同時襯底溫度設定在650-800℃。
圖14是包括形成于柵極及源和漏表面上的CoSi2層16b的n溝道MOSFET和p溝道MOSFET的放大示圖。圖15是展示CoSi2層16b的薄層電阻與第一熱處理溫度間關(guān)系的曲線圖。用Co純度為99.998％的高純產(chǎn)品(靶B)和Co純度為99.9％的低純度產(chǎn)品(靶A)作Co靶。表1示出了靶A和B中所含雜質(zhì)的種類及它們的含量。
表1(單位wt ppm)

如圖所示，由純度為99.998％的高純靶B得到的CoSi2層16b對CoSi層16b的第一熱處理溫度依賴性低，在500-600℃范圍內(nèi)的溫度下該層實際上已成為均勻。因此，在這個溫度范圍內(nèi)可以得到約4Ω/□的低薄層電阻。
因此，甚至在第一熱處理溫度設定為低溫時，也可以得到具有低薄層電阻的CoSi2層16b。隨著熱處理溫度的降低，硅化反應的速率變低，可以提高熱處理時間對膜厚的可控性。因此，可以更容易地將CoSi2層16b的膜厚設定在不增大結(jié)漏電流的范圍內(nèi)。另外，由于熱處理溫度降低，可以防止CoSi2層16b蠕升(creep-up)。
另一方面，關(guān)于由純度為99.9％的靶A得到的CoSi2層16b，在熱處理溫度變低時，由于Co膜厚度變小，所以薄層電阻顯著變大。為得到等于由高純度靶B所得到的CoSi2層的薄層電阻，第一熱處理的溫度必須升高到600℃。
在通過硅化按上述方式濺射淀積的Co膜，在MOSFET的柵極及源和漏表面上形成CoSi2層時，本發(fā)明的該實施例采用Co純度至少為99.99％且Fe和Ni含量不大于10ppm的高純Co靶，較好是采用Co純度為99.999％的高純Co靶，可以提供具有低電阻和低結(jié)漏電流的Co硅化物層16b。因此，該實施例可以提高柵長為0.25微米的很小MOSFET的工作速度，改善其工作性能、降低其功耗。
接著，利用常壓CVD工藝，在半導體襯底1上淀積100mm厚的氧化硅膜18，再利用等離子CVD淀積300-500nm厚的氧化硅膜19。然后，利用化學機械拋光(CMP)拋光氧化硅膜19，使其表面平坦光滑。用甲硅烷+氧+磷化氫作源氣，用CVD工藝，在氧化硅膜19上淀積200nm厚的PSG膜20，此后，在700-800℃的范圍內(nèi)的溫度下，進行熱處理(燒結(jié))，去掉PSG膜20中的濕汽。由于該實施例可以充分確保CoSi2層16b的膜厚，甚至在高溫下進行燒結(jié)時，也可以限制CoSi2層16b的凝結(jié)。因而，可以防止CoSi2層16b的薄層電阻增大，可以提高工藝裕度。
如圖17所示，用光刻膠作掩模，腐蝕PSG膜20和氧化硅膜18和19，從而在p+和n+半導體區(qū)13和14上形成連接孔21，然后在PSG膜20上形成第一層布線22。為形成該第一層布線22，利用CVD，在PSG膜20上薄薄地淀積一層第一TiN膜，并在該TiN膜上淀積厚W膜后，深腐蝕W膜，使之留在連接孔21內(nèi)。在第一TiN膜上濺射淀積Al膜和第二TiN膜后，用光刻膠作掩模，構(gòu)圖第二TiN膜、Al膜和第一TiN膜。
接著，如圖18所示，在第一層布線22上形成第一層間絕緣膜23。利用化學機械拋光使該層間絕緣膜23的表面平坦和光滑，在第一層間絕緣膜23中形成連接孔24。然后，在第一層間絕緣膜23上形成第二層布線25，并電連接到第一層布線22。第一層間絕緣膜23包括等離子CVD淀積的氧化硅膜，第二層布線25由與第一層布線22相同的材料構(gòu)成。
然后，以與上述相同的方式，在第二層布線25上形成第二層間絕緣膜26，如圖19所示。使該膜26的表面平坦和光滑，并形成連接孔27后，在第二層間絕緣膜26上形成第三層布線28。
然后，如圖20所示，在第三層布線25上形成第三層間絕緣膜29。使該膜29的表面平坦和光滑并形成連接孔30后，在第三層間絕緣膜29上形成第四層布線31，然后在第四層布線31上形成第四層間絕緣膜32。使該膜32的表面平坦和光滑并形成連接孔33后，在第四層間絕緣膜32上形成第五層布線34。以此方式實際上完成了該實施例的半導體集成電路器件。
盡管這樣結(jié)合各實施例分別介紹了本發(fā)明人完成的發(fā)明，但本發(fā)明并不具體限于這些實施例，而是在不脫離本發(fā)明范圍的情況下可以以各種方式進行改變或改形。
例如，采用高純Co靶的本發(fā)明制造可以應用于只將MOSFET的源和漏表面轉(zhuǎn)變成Co硅化物的情況。
如上所述，本發(fā)明制造集成電路器件的方法可以提高Co硅化物層的膜厚可控性，可以得到低電阻和低結(jié)漏電流的Co硅化物層。因此，該制造方法可應用于采用Co靶的Salicide工藝。
權(quán)利要求
1.一種制造半導體集成電路器件的方法，包括以下步驟(a)在其上形成有柵絕緣膜的晶片的主平面上淀積硅膜和第一絕緣膜，并對所述第一絕緣膜和所述硅膜構(gòu)圖，以在所述晶片的第一區(qū)形成第一柵電極圖形，在所述晶片的第二區(qū)形成第二柵電極圖形；(b)將第一導電類型的雜質(zhì)離子注入所述晶片的所述第一區(qū)以在所述晶片的所述第一柵電極圖形的兩側(cè)形成第一導電類型的半導體區(qū)，并將第二導電類型的雜質(zhì)離子注入所述晶片的所述第二區(qū)以在所述第二柵電極圖形的兩側(cè)形成第二導電類型的半導體區(qū)；(c)對在所述晶片的所述主平面上淀積的第二絕緣膜構(gòu)圖，從而分別在所述第一和第二柵電極圖形的側(cè)壁上形成側(cè)壁間隔層，并除去所述第一和第二柵電極圖形的所述第一絕緣膜，從而使所述硅膜的所述表面露出；(d)將第一導電類型的雜質(zhì)離子注入所述晶片的所述第一區(qū)以由所述第一柵電極圖形的所述硅膜形成所述第一導電類型的第一柵電極，并在所述晶片的所述第一柵電極的兩側(cè)形成第一導電類型的半導體區(qū)，并將所述第二導電類型的雜質(zhì)離子注入所述晶片的所述第二區(qū)以由所述第二柵電極圖形的所述硅膜形成所述第二導電類型的第二柵電極，并在所述晶片的所述第二柵電極的兩側(cè)形成具有高雜質(zhì)濃度的所述第二導電類型的半導體區(qū)；(e)使用Co靶，用濺射法在所述晶片的所述主平面上淀積Co膜；(f)對所述晶片進行第一熱處理以使Co和Si互相反應以在所述第一和第二柵電極的所述表面和在具有高雜質(zhì)濃度的所述第一和第二導電類型的半導體區(qū)的表面上形成Co硅化物層；并且(g)去除所述Co膜的未反應部分并且對所述晶片進行第二熱處理以便降低所述Co硅化物層的電阻。
2.根據(jù)權(quán)利要求1的制造半導體集成電路器件的方法，其中所述MOSFET的工作電源電壓不高于2V。
全文摘要
一種制造半導體集成電路器件的方法，包括在晶片的第一和第二區(qū)分別形成第一和第二柵電極圖形；在該第一和第二柵電極圖形的兩側(cè)分別形成第一和第二導電類型的半導體區(qū)；分別在第一和第二柵電極圖形的側(cè)壁上形成側(cè)壁間隔層，并使硅膜的表面露出；由第一柵電極圖形的硅膜形成第一導電類型的第一柵電極，并在其兩側(cè)形成第一導電類型的半導體區(qū)，由第二柵電極圖形的硅膜形成第二導電類型的第二柵電極，在其兩側(cè)形成具有高雜質(zhì)濃度的第二導電類型的半導體區(qū)；在晶片的主平面上淀積Co膜；對晶片進行熱處理以在第一和第二柵電極的表面和在具有高雜質(zhì)濃度的第一和第二導電類型的半導體區(qū)的表面上形成Co硅化物層；去除Co膜的未反應部分并對晶片進行熱處理，以降低Co硅化物層的電阻。
文檔編號H01L21/8234GK1516266SQ20041000312
公開日2004年7月28日 申請日期1997年3月14日 優(yōu)先權(quán)日1997年3月14日
發(fā)明者西原晉治, 池田修二, 橋本直孝, 楓弘志, 阿部宏美, 深田晉一, 鈴樹正恭, 一, 二, 孝, 恭, 美 申請人:株式會社日立制作所