專利名稱：降低pFETS中的硼擴(kuò)散性的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般性地涉及高密度的集成電路，并且更具體地說涉及在非常小尺寸規(guī)格(regimes)下場效應(yīng)晶體管(FETs)的制造。
背景技術(shù)：
集成電路設(shè)計(jì)和制造的性能和經(jīng)濟(jì)因素已經(jīng)引起芯片上集成電路的元件(例如晶體管、電容器等)規(guī)模的尺寸劇烈降低和鄰近作用增加。即，增加的集成密度和元件的接近降低了信號傳播的路徑長度并且降低了信號傳播的時間和對噪音的敏感性，并且通過降低整個設(shè)備中所需的芯片間和電路板間連接的數(shù)量，增加集成密度所需的可能的時鐘速率的增加而元件尺寸的降低增加了芯片上可以提供的功能性(如果沒有實(shí)現(xiàn)，接近“芯片上系統(tǒng)”)與每個芯片的生產(chǎn)成本(例如晶片/芯片面積和加工材料)，以及潛在地，包含所述芯片的器件的成本的比例。
由于極低的電流驅(qū)動需求(因?yàn)橛奢斎氡硎镜呢?fù)載基本上是電容性的，所以在小尺寸區(qū)域下消失了)及其它方便的和可取的性質(zhì)，有時稱作CMOS的互補(bǔ)場效應(yīng)晶體管已經(jīng)成為除了高密度集成電路的最高頻率設(shè)計(jì)以外的所有開關(guān)器件技術(shù)的選擇。在該技術(shù)中，成對使用(例如具有共用輸入的pFET和nFET的串聯(lián))互補(bǔ)導(dǎo)電型的場效應(yīng)晶體管(FETs)，以獲得互補(bǔ)，并且優(yōu)選基本上對稱的開關(guān)功能。盡管其中有不同的半導(dǎo)體導(dǎo)電類型和多數(shù)電荷載流子，但是為了獲得合理的對稱程度，一般必須在形成每對晶體管的互補(bǔ)晶體管中產(chǎn)生相似的電學(xué)性質(zhì)。
在當(dāng)前和可預(yù)見的關(guān)注下的極小尺寸區(qū)域下(例如大約60納米和更小的溝道長度)，除非使用例如擴(kuò)展區(qū)和/或暈圈(halo)注入?yún)^(qū)的特殊結(jié)構(gòu)來維持可接受水平的性能，F(xiàn)ETs的性能通常被所謂的短溝道效應(yīng)降低。但是，用來產(chǎn)生不同導(dǎo)電類型的晶體管的半導(dǎo)體摻雜劑物理行為上的差異給FETs的制造帶來了巨大的困難，特別包括在可接受的制造產(chǎn)率下具有可接受的電學(xué)性能的這種結(jié)構(gòu)。具體地說，通常硼被用于pFETs中的擴(kuò)展區(qū)和源/漏極注入?yún)^(qū)以及nFETs中的暈圈注入?yún)^(qū)(有時與銦一起)，而砷(和/或磷)被用于nFETs中的擴(kuò)展區(qū)和源/漏極注入?yún)^(qū)結(jié)構(gòu)和pFETs中的暈圈注入?yún)^(qū)。當(dāng)在退火溫度下砷在硅中足夠慢地?cái)U(kuò)散，以允許在nFETs的源極和漏極處維持淺和突變的結(jié)時，硼在同一溫度下以快得多速率擴(kuò)散。更快的硼擴(kuò)散速率引起擴(kuò)展注入?yún)^(qū)的雜質(zhì)區(qū)的尖部在晶體管的柵極下傳播，進(jìn)一步縮短了溝道并且增加了硅中結(jié)的深度，危害允許在低的柵極閾值電壓下適當(dāng)被控制溝道導(dǎo)電性的淺的溝道幾何結(jié)構(gòu)。因此，在需要高溫激活退火處理的低電阻擴(kuò)展區(qū)和源/漏區(qū)與用來維持適當(dāng)?shù)拈_關(guān)閾值并且避免不可取的在短的溝道長度下可能導(dǎo)致不可接受的低開關(guān)閾值的躍落(rolloff)效應(yīng)(例如隨著溝道長度的降低開關(guān)閾值降低)的淺結(jié)之間存在折衷。
提供暈圈注入?yún)^(qū)(例如在源/漏和擴(kuò)展注入?yún)^(qū)下方，相反雜質(zhì)類型的相反摻雜)以部分抵消不好的躍落特性在本領(lǐng)域是公知的。但是暈圈注入?yún)^(qū)需要很大的工藝復(fù)雜性，同時降低載流子遷移率和晶體管的可靠性。此外，硼的高擴(kuò)散性阻止將極窄的隔離物用于對維持晶體管低的外部電阻重要的自動對準(zhǔn)的源/漏注入?yún)^(qū)，而更大的隔離物也趨向于增加晶體管的總體尺寸。
更具體地說，當(dāng)前的微處理器和“芯片上系統(tǒng)”設(shè)計(jì)需要在源、漏或柵區(qū)上無硅化物地制造器件。適當(dāng)?shù)墓に囉袝r被稱作OP工藝，其中圖案化例如氮化硅的硬掩模并且用于阻擋(block)硅化物或自對準(zhǔn)硅化物(salicide)的形成。高性能的電路也需要高溫退火來激活結(jié)。在這種退火期間，硼將在足以巨大降低晶體管性能的很大的距離上擴(kuò)散。
還公知硼在硅中的擴(kuò)散性可以通過對其施加高的壓力來降低。但是，足以明顯影響硼在硅中擴(kuò)散性的應(yīng)力水平的力學(xué)應(yīng)用難以實(shí)現(xiàn)或者調(diào)節(jié)，并且可能引起對晶片的傷害，例如斷裂。此外，nFET溝道區(qū)中的壓力公知會降低電子遷移率并且當(dāng)晶體管完成時，如果不除去這種壓力會危害器件的性能。至于pFETs中的空穴遷移率，拉力(可能源于在芯片或晶片上別處施加的壓力)的情況是相同的。
如同在授予本發(fā)明受讓人并且全部引入本文作參考的美國專利6,069,049和6,399,976號中描述的一樣，公知通過在表面上或者在器件周圍的溝槽中沉積材料，然后減少沉積材料的體積可以向硅晶片上的單個器件施加壓力。但是，根據(jù)該技術(shù)產(chǎn)生的力是持續(xù)的，并且該結(jié)構(gòu)被打算保留在完成的芯片中以避免晶格缺陷的傳播。如此產(chǎn)生的力在數(shù)量或位置上不適合于硼擴(kuò)散性的降低。具體地說，因?yàn)楦咝阅艿腃MOS在存儲元件或隨機(jī)邏輯電路中不使用電容器，所以如此產(chǎn)生的力的位置與高性能邏輯晶體管的制造是不兼容的。
另外，結(jié)電容(Cj)是由于源/漏注入?yún)^(qū)和相反摻雜的襯底之間的耗盡電荷引起的主要寄生元件并且有助于轉(zhuǎn)換CMOS電路中的開關(guān)延遲，而且是體CMOS電路中輸出電容的主要部分。通過使用結(jié)電容本身低于體FETs的昂貴的絕緣體上硅結(jié)構(gòu)，已經(jīng)接近結(jié)電容的極限。在體FETs中，通過使用注入?yún)^(qū)發(fā)展?jié)u變結(jié)來降低結(jié)電容。但是，在特別小的尺寸區(qū)域下，水平方向上硼的擴(kuò)散性增加了硼用于暈圈注入?yún)^(qū)(有時用銦)的nFETs中的工藝參數(shù)的臨界性。在pFETs中，源/漏注入?yún)^(qū)的橫向擴(kuò)散通過補(bǔ)償暈圈注入?yún)^(qū)，從而消除了源/漏極和降低總體結(jié)電容的暈圈之間的p-n結(jié)而可能減少結(jié)電容的周邊部分(perimeter component)。但是，垂直方向上過量的硼擴(kuò)散會導(dǎo)致結(jié)電容面積部分的增加。因此，如果可以增加硼在源/漏區(qū)的橫向擴(kuò)散而不引起增加的疊加電容，同時可以使硼在源/漏區(qū)的垂直擴(kuò)散最小，那么可以顯著地降低結(jié)電容。在“Stress-Induced Increase in Reverse BiasJunction Capacitance”，V.P.Gopinath等，IEEE Electron DeviceLetters，第23卷，第6期，2002年6月中，已經(jīng)報(bào)道了結(jié)電容隨著來自淺溝槽隔離(STI)結(jié)構(gòu)的壓力的增加而增加，并且歸因于帶隙的變化。這種效應(yīng)并不能被完全理解，但是可以被解釋為如該文獻(xiàn)作者所建議的由于壓力導(dǎo)致的應(yīng)力誘導(dǎo)的雜質(zhì)垂直擴(kuò)散的改變或者應(yīng)力誘導(dǎo)的帶隙的變化，或者它們的組合。在任何情況下，為了降低硼的擴(kuò)散性而使用在晶體管兩側(cè)提供壓力的STI或其它結(jié)構(gòu)通過增加結(jié)電容而危害晶體管的性能。
可能降低FET開關(guān)速率的寄生電容的另一部分被稱為疊加電容(Cov)，其基本上是前者覆蓋后者的區(qū)域中柵電極和擴(kuò)展注入?yún)^(qū)之間的電容。從上面的討論可以容易地領(lǐng)會pFETs中硼擴(kuò)散的距離增加會增加疊加電容。

發(fā)明內(nèi)容
因此，本發(fā)明的目的是提供一種用于局部施加壓應(yīng)力的技術(shù)和結(jié)構(gòu)，所述壓應(yīng)力足以顯著改變小尺寸區(qū)域晶體管中的硼擴(kuò)散性以避免pFETs中有害的溝道縮短和疊加電容增加。
本發(fā)明另一個目的是提供一種便于與高性能邏輯和芯片上系統(tǒng)制造集成并且與硼和砷的擴(kuò)散性的改變相一致地降低nFETs和pFETs中的結(jié)電容的結(jié)構(gòu)。
為了實(shí)現(xiàn)本發(fā)明的這些和其它目的，改變半導(dǎo)體材料中注入雜質(zhì)的擴(kuò)散速率的方法包括如下步驟在半導(dǎo)體材料表面上采用結(jié)構(gòu)限定邊界、在該邊界處的結(jié)構(gòu)和表面的上方施加受應(yīng)力的膜，并且退火該半導(dǎo)體材料以激活所述的雜質(zhì)。
根據(jù)本發(fā)明的另一個方面，在半導(dǎo)體器件(其包括在半導(dǎo)體材料本體(例如襯底或?qū)?的表面上限定了邊界的結(jié)構(gòu))制造中使用的中間產(chǎn)品在邊界處半導(dǎo)體材料的結(jié)構(gòu)和本體的上方具有注入的雜質(zhì)和受應(yīng)力的膜。
根據(jù)本發(fā)明的再一個方面，提供具有不同硼濃度分布的晶體管和/或集成電路，其反映了橫向和垂直方向中和/或pFETs的擴(kuò)展注入?yún)^(qū)與nFETs暈圈注入?yún)^(qū)之間不同的硼擴(kuò)散速率。


參考附圖，從下面本發(fā)明優(yōu)選實(shí)施方案的詳細(xì)說明中將更好理解前面和其它的目的、方面和優(yōu)點(diǎn)，附圖中圖1是表示所需注入?yún)^(qū)結(jié)構(gòu)的示例晶體管結(jié)構(gòu)的剖視圖，圖2是根據(jù)其基本原理實(shí)現(xiàn)本發(fā)明的結(jié)構(gòu)的剖視圖，圖3A和3B是圖2相應(yīng)結(jié)構(gòu)的剖面的模擬，其表示了在雜質(zhì)激活退火期間該結(jié)構(gòu)對硼擴(kuò)散的影響，圖4、5、6、7、8、9、10、11、12和13是顯示了根據(jù)本發(fā)明優(yōu)選實(shí)施方案的一對互補(bǔ)晶體管的形成的一序列剖視圖，并且圖14、15、16和17顯示了本發(fā)明的優(yōu)選實(shí)施方案對結(jié)電容的比較有益的影響。
具體實(shí)施例方式
現(xiàn)在參照附圖，并且更具體地說參照圖1，其以剖視圖表示了適于在目前小尺寸區(qū)域下制造的場效應(yīng)晶體管10的示例形式。包括源/漏極、擴(kuò)展區(qū)和暈圈注入?yún)^(qū)的晶體管結(jié)構(gòu)被理想化，并且在更大的尺寸區(qū)域下這種理想結(jié)構(gòu)可能是非常接近的，在當(dāng)前所關(guān)心的尺寸區(qū)域下應(yīng)該被看作本發(fā)明的目標(biāo)。為此并且因?yàn)閳D1也被安排來闡述本發(fā)明要解決的問題，并且通過根據(jù)本發(fā)明的過程實(shí)際上可以非常接近所述結(jié)構(gòu)，至于本發(fā)明，圖1沒有哪部分被現(xiàn)有技術(shù)公認(rèn)。
通過形成包括薄的柵氧化物16的柵結(jié)構(gòu)14并且在其反面形成源和漏區(qū)18而在襯底12上形成晶體管10。為了提高性能，當(dāng)在小尺寸下形成時，在柵結(jié)構(gòu)14和據(jù)此制造的擴(kuò)展注入?yún)^(qū)26’側(cè)上形成偏移隔離物(offset spacer)20。然后施加有時稱作源/漏(S/D)隔離物的更厚的隔離物22以控制源/漏(S/D)注入?yún)^(qū)24’的布局。當(dāng)進(jìn)行雜質(zhì)激活退火時，如果擴(kuò)散性較低，擴(kuò)展注入?yún)^(qū)26、S/D注入?yún)^(qū)24和暈圈注入?yún)^(qū)28大約呈現(xiàn)出所示形式，好像對砷一樣。但是，可以領(lǐng)會較大的硼的擴(kuò)散性將不成比例地膨脹這些區(qū)域，引起pFETs中的擴(kuò)展注入?yún)^(qū)和nFETs中的暈圈注入?yún)^(qū)非常接近，如果它們在柵極14下彼此不接觸。
圖2表示根據(jù)最基本的原理實(shí)現(xiàn)本發(fā)明的簡化結(jié)構(gòu)。在圖2中以剖視圖表示的結(jié)構(gòu)大約相應(yīng)于圖1中虛線30所標(biāo)出的區(qū)域，并且包括襯底12的一部分、柵極14的一部分(因?yàn)閷τ诒景l(fā)明或其實(shí)踐是不重要的，為了清晰省略了柵氧化物16)以及受應(yīng)力(拉伸)的膜100。盡管其它材料對于形成適于本發(fā)明實(shí)踐的受應(yīng)力的膜是合適的，但是受應(yīng)力的膜100優(yōu)選由氮化硅或氧氮化硅形成。膜100的厚度通常盡可能大地與膜和下層材料之間的粘附力的水平一致。但是，氮化硅或氧氮化硅與下層硅之間的粘附力通常足以成功地實(shí)踐本發(fā)明以實(shí)現(xiàn)其有價值的作用而不需要任何粘附力的增強(qiáng)。但是，如果需要可以按照本領(lǐng)域良好理解的方式使用薄的中間粘附力增強(qiáng)層。在這種限制下，可以隨意改變膜100的厚度和內(nèi)部應(yīng)力以調(diào)節(jié)硼和砷的擴(kuò)散速率。在這方面，可以通過等離子體增強(qiáng)的化學(xué)氣相沉積(PECVD)，在較低的溫度(例如400℃至500℃)下沉積氮化硅，其應(yīng)力水平主要受等離子體功率控制，一般而言功率越高，產(chǎn)生更大的壓應(yīng)力。另一方面，用熱CVD在600℃以上的溫度下沉積氮化硅，并且通常是可拉長的，其應(yīng)力容易通過包括溫度和前體流速的沉積參數(shù)的組合來控制，對于這些參數(shù)經(jīng)驗(yàn)數(shù)據(jù)是公知的。膜100的厚度介于300埃至2000埃之間一般是優(yōu)選的并且對于本發(fā)明的實(shí)踐是足夠的。厚度在該范圍上限附近的氮化物膜表現(xiàn)出大約+1.5GPa至+2.0GPa的應(yīng)力并且本發(fā)明人已經(jīng)發(fā)現(xiàn)該應(yīng)力在退火溫度下增加兩至三倍以上。
還應(yīng)該理解向本體的表面施加受應(yīng)力的膜將在膜與該本體接觸的區(qū)域中在該本體中引起相反符號的應(yīng)力。也就是說，拉伸的膜將在直接位于該膜下方的本體中產(chǎn)生壓力。但是，當(dāng)這種力是如此局部化時，相鄰區(qū)域中應(yīng)力的符號將是相反的符號。因此，材料本體區(qū)域中的壓應(yīng)力將伴隨著拉伸應(yīng)力的相鄰區(qū)域(如圖2的區(qū)域110和120所示)以及相反情況。因此，在圖2所示的結(jié)構(gòu)中沉積的拉伸膜將引起高的壓應(yīng)力，其被施加到在柵極14下方輕微延伸的襯底或者例如側(cè)壁隔離物或可能施加的絕緣體層的其它結(jié)構(gòu)上。還應(yīng)當(dāng)指出這種附加結(jié)構(gòu)在上述的各種注入期間通常被用來控制雜質(zhì)離子的布局。
受應(yīng)力的膜100對硼擴(kuò)散速率的影響(作為模擬)在圖3B中表示。該模擬圖描述了在大約1000℃下退火足以激活注入的雜質(zhì)的時間后硼的濃度。為了比較，圖3A的模擬圖假定無應(yīng)力的膜100’在其它方面與圖3B的受應(yīng)力的膜100等同。如圖2所示，可以容易地看出與圖3A的擴(kuò)散40相比，柵極14下方的擴(kuò)散50減少很多，并且基本上維持在在柵極下方延伸的壓縮區(qū)。此外，當(dāng)在圖3A中硼濃度一般擴(kuò)散并在膜100’的下方導(dǎo)致雜質(zhì)濃度的角度漸變和較大的垂直擴(kuò)散距離60時，受應(yīng)力的膜100下方的硼擴(kuò)散具有幾乎垂直得多的梯度和更均勻的注入?yún)^(qū)和擴(kuò)散區(qū)的厚度，垂直擴(kuò)散距離(例如70)小得多。因此，足以阻止的對硼如此實(shí)現(xiàn)的擴(kuò)散性的降低通過過量的硼擴(kuò)散而會危害pFET的電學(xué)特性。
因此，看出使用在于襯底中壓應(yīng)力和拉應(yīng)力之間提供邊界轉(zhuǎn)變的結(jié)構(gòu)的上方的膜提供局部應(yīng)力可以在FET中雜質(zhì)足以激活的退火(例如快速熱退火(RTA))條件下，劇烈地降低并密切控制硼的擴(kuò)散速率。還應(yīng)當(dāng)領(lǐng)會這種效應(yīng)主要是各向同性的(例如大體上全方向地降低硼的擴(kuò)散性)并且很好地延伸到100埃至500埃的襯底深度內(nèi)。
還應(yīng)當(dāng)領(lǐng)會在具有與圖1相似結(jié)構(gòu)的晶體管生產(chǎn)通常所需的步驟之外，只通過兩個附加的工藝步驟就可以實(shí)現(xiàn)這種作用。即，在形成隔離結(jié)構(gòu)(例如STI)、形成柵氧化物層、形成圖案化的柵電極、reox(對柵氧化物圓形下角形成的氧化物)、單獨(dú)的nFET和pFET擴(kuò)展區(qū)和暈圈注入?yún)^(qū)、隔離物形成和單獨(dú)的nFET和pFET S/D注入?yún)^(qū)的基本步驟之后，但是在雜質(zhì)激活退火之前，形成拉伸層100。然后，進(jìn)行退火過程，而pFET S/D區(qū)位于來自拉伸膜100的壓應(yīng)力的下方(如上所述，在退火期間應(yīng)力增加很大)。然后，在完成退火后，除去拉伸膜100并且按照公知的方式完成晶體管，所述方式包括施加其它的受應(yīng)力的膜或者其它的應(yīng)力結(jié)構(gòu)以提高載流子遷移率，如同申請日為2003年10月30的美國專利申請10/，、10/，、或10/，、(IBM摘要號FIS920030190、FIS920030191和FIS920030264US1)所公開那樣，因此這些專利全部引入本文作參考。因此，通過包括添加并除去受應(yīng)力的膜的步驟可以實(shí)現(xiàn)本發(fā)明有價值的作用，其中可以在受應(yīng)力的膜100的形成期間不會引起甚至是硼的顯著擴(kuò)散的大約600℃的溫度下實(shí)現(xiàn)充分的應(yīng)力。
現(xiàn)在參考圖4-13，將結(jié)合CMOS晶體管對的制造說明本發(fā)明優(yōu)選的實(shí)施方案。為了方便和簡潔，該過程假定使用上面已經(jīng)通過本領(lǐng)域熟知的工藝形成兩個互補(bǔ)的晶體管并且也已經(jīng)在上面主要列舉的襯底來開始。也就是說，如圖4所示，在不同導(dǎo)電類型的襯底區(qū)中已經(jīng)形成柵氧化物和各自的柵結(jié)構(gòu)并且通過STI結(jié)構(gòu)隔開。另外，優(yōu)選地已經(jīng)在該柵結(jié)構(gòu)的側(cè)部形成偏移隔離物以從柵電極倒退或撤退擴(kuò)展注入?yún)^(qū)作為雜質(zhì)擴(kuò)散的預(yù)偏移。這些擴(kuò)展注入?yún)^(qū)由圖5中的箭頭表示并且對于pFET和nFET分別在單獨(dú)的工藝中進(jìn)行。
然后，如圖6所示，通過各向同性的沉積和各向異性蝕刻絕緣材料，例如氧化物或(優(yōu)選無應(yīng)力的)氮化物，施加其它的通常的厚隔離物。應(yīng)當(dāng)理解這些隔離物的厚度主要由退火期間雜質(zhì)的擴(kuò)散距離決定并且導(dǎo)致S/D區(qū)從柵極倒退或撤退，較高電阻的擴(kuò)展區(qū)在溝道和源極或漏極之間延伸，增加外部電阻，這是不可取的。此外，如果因?yàn)樗鼈兘橛谂鸷蜕橹g而擴(kuò)散速率顯著不同，可能需要隔離物的厚度或?qū)挾炔煌⑶冶砻鞅仨毷褂酶郊庸に?，從而不可取地增加了工藝的?fù)雜性。相反，根據(jù)本發(fā)明隨著隔離物尺寸的最優(yōu)化，控制硼在橫向和垂直方向中的擴(kuò)散能夠顯著地改善結(jié)電容。
在這些隔離物的形成之后，對各種晶體管導(dǎo)電類型進(jìn)行更高能量和濃度的S/D注入過程(圖6)和暈圈注入過程(圖7)。如同擴(kuò)展注入過程一樣，使用本領(lǐng)域良好理解的遮蔽掩模對各種導(dǎo)電類型將該過程分開。擴(kuò)展區(qū)、S/D和暈圈注入?yún)^(qū)(退火前)的最終形狀和位置表示在圖7中。
現(xiàn)在參考圖8，施加優(yōu)選包含無應(yīng)力氧化物210層的膜疊層200，接著施加拉伸氮化物或氧氮化物層220。第一層應(yīng)該盡可能地薄并且大約50埃的厚度是優(yōu)選的而且對于本發(fā)明的實(shí)踐是足夠的。提供該層主要是用來便于隨后去除下面的應(yīng)力層，并且為此該層應(yīng)該是能抵抗適于去除所述應(yīng)力層的蝕刻劑的蝕刻并且還可以選擇性地蝕刻去下面的材料的材料。從下面將要討論的實(shí)驗(yàn)結(jié)果還可以明顯看到當(dāng)層210與高應(yīng)力的拉伸膜220組合使用時，它可以稍微改變來自圖2的應(yīng)力分布，從而產(chǎn)生在一些情況下可能有利的有點(diǎn)不同的硼的分布。拉伸層220的厚度應(yīng)該如上所述來確定。
然后，如圖9所示，用遮蔽掩模掩蔽pFET晶體管并且如圖10所示去除拉伸層。然后，優(yōu)選通過快速熱退火(RTA)過程退火晶片，導(dǎo)致形成如圖11所示的擴(kuò)展區(qū)、S/D和暈圈注入?yún)^(qū)雜質(zhì)分布。應(yīng)當(dāng)指出如上所述，當(dāng)按照圖2的方式向pFET施加壓力時，退火控制從擴(kuò)展區(qū)和S/D注入?yún)^(qū)的硼擴(kuò)散。這種稍大的擴(kuò)散增加了nFET中漸變結(jié)的寬度，其通過壓應(yīng)力降低結(jié)電容同時降低硼擴(kuò)散的有利的作用降低了pFET中的結(jié)電容，這將在下面更詳細(xì)地討論。
本發(fā)明的一個獨(dú)特的方面是通過在工藝中在這里施加受應(yīng)力的膜，直接在高劑量的硼在2×1015至6×1015原子/cm3的范圍內(nèi)的薄的SiO2層和/或Si的上面形成包含受應(yīng)力的膜的結(jié)構(gòu)。與高劑量硼的區(qū)域直接相鄰的是直接位于源/漏極隔離物下方的大約從1.5×1014到大約3至5×1014原子/cm2的不太高摻雜硼的區(qū)域。暈圈注入?yún)^(qū)的最高區(qū)域，典型地是砷位于輕摻雜的擴(kuò)展區(qū)的下面。退火前的幾何形狀表示在圖7中。
當(dāng)不愿意受任何特定的雜質(zhì)由于退火擴(kuò)散的理論束縛時，相信在退火后，源/漏區(qū)下面的硼摻雜區(qū)域橫向擴(kuò)散，而源/漏區(qū)中的硼沒有明顯的擴(kuò)散。這些效應(yīng)的原因可能是由于拉伸膜在硅中產(chǎn)生受壓區(qū)的事實(shí)，在該受壓區(qū)的下面降低了源/漏區(qū)中的硼擴(kuò)散。另外，直接與硅中受壓區(qū)相鄰的區(qū)域(在隔離物的下面)是包含用于擴(kuò)展區(qū)的硼的在硅中的拉伸應(yīng)變區(qū)。相信在這種拉伸區(qū)域中，硼擴(kuò)散更快，因此消除了會顯著降低結(jié)電容的擴(kuò)展區(qū)暈圈結(jié)的部分。如同已經(jīng)說明的一樣，在這種特殊的幾何形狀中使用本發(fā)明的方法能夠降低硼在垂直方向上從S/D和/或擴(kuò)展注入?yún)^(qū)的擴(kuò)散，但是增加在橫向上從擴(kuò)展注入?yún)^(qū)的擴(kuò)散(其與來自拉伸膜的受壓區(qū)域相鄰，并且處于拉應(yīng)力下)。通過嚴(yán)格地優(yōu)化隔離物尺寸，不會顯著改變疊加電容，這將從下面討論的數(shù)據(jù)中證明。
在施加拉伸膜前去除隔離物的另一個實(shí)施方案被用來降低擴(kuò)展區(qū)中的硼擴(kuò)散。在此情況下，通過本領(lǐng)域公知的干蝕刻去除所述隔離物，干蝕刻能夠去除氮化硅隔離物，但是不能去除硅。接著，施加拉伸膜，再進(jìn)行退火。在通過拉伸膜誘導(dǎo)的壓力影響下退火硼導(dǎo)致具有相似激活的淺的結(jié)(無論是否提供暈圈注入?yún)^(qū))。
圖14-17圖示地顯示了本發(fā)明關(guān)于通過如圖4-13所示的方法和結(jié)構(gòu)降低結(jié)電容的功效，并且進(jìn)一步表明nFETs和pFETs中有價值的作用可以直接歸因于該方法和其中受應(yīng)力的膜的使用。應(yīng)當(dāng)指出圖14-17描繪了在下面的情況下通過退火晶體管結(jié)構(gòu)而實(shí)現(xiàn)的電容值的統(tǒng)計(jì)分布1.)沒有膜疊層200、2.)在晶體管的上方只有無應(yīng)力的層210、以及3.)具有在適當(dāng)?shù)奈恢冒▽?10和220的膜疊層200。
具體地說，圖14表示了根據(jù)本發(fā)明制造的pFETs的結(jié)電容。結(jié)電容的不改變源于在適當(dāng)位置只具有層210的情況下的退火，但是使用層210和220劇烈降低了結(jié)電容。因此，pFETs中結(jié)電容的降低直接歸因于在退火期間使用高度拉伸的膜。
圖15表明對nFETs大體上相反的效果，如果在退火期間施加高度拉伸的膜，結(jié)電容增加。為此，就圖10而言，如上所述，這對于從nFETs中去除受應(yīng)力的氮化物是特別有利的。這還表明通過施加受壓的膜代替去除的拉伸膜可以實(shí)現(xiàn)nFETs結(jié)電容的進(jìn)一步降低。當(dāng)可以用相同的遮蔽掩模230實(shí)現(xiàn)這一點(diǎn)時，工藝復(fù)雜性的顯著增加將是必然的，同時甚至在沒有受壓膜的情況下，根據(jù)本發(fā)明在顯著程度上也增加了nFETs的結(jié)電容，這將在下面討論。
圖16和17表明nFET和pFET疊加電容分別不受使用層210或者層210和220兩者的影響。這就表明在延伸疊加區(qū)附近水平方向上的擴(kuò)散不受通過層210從膜220施加剪切應(yīng)力的影響，而根據(jù)本發(fā)明容易控制垂直方向上的擴(kuò)散。在這方面，通過在退火期間施加應(yīng)力來控制pFET垂直方向上的擴(kuò)散，同時讓nFETs大體上不受應(yīng)力(由于去除了nFETs上面的拉伸膜)使nFETs中的硼暈圈注入?yún)^(qū)擴(kuò)散較多，通過不同的機(jī)理(例如降低結(jié)面積)增強(qiáng)了nFET結(jié)的梯度并且降低了nFET的結(jié)電容并且在pFET和nFET中導(dǎo)致如圖11所示的有點(diǎn)不同的雜質(zhì)分布；從而即使涉及不同的機(jī)理，也能通過相同的過程同時在相同襯底上的pFETs和nFETs中提供了結(jié)電容的降低。此外，在通過在具有拉伸膜的柵結(jié)構(gòu)上使用側(cè)壁，覆蓋該側(cè)壁和柵極的硅中應(yīng)力符號改變的位置(從而使其上面的暈圈注入?yún)^(qū)和擴(kuò)展注入?yún)^(qū)處于拉伸中)處，通過在適當(dāng)?shù)奈恢昧粝略摾炷?或者不同的拉伸膜，產(chǎn)生不同的應(yīng)力水平)，如圖10中的虛線220’所示，可以進(jìn)一步增加硼從nFETs中暈圈注入?yún)^(qū)的擴(kuò)散，并且這將趨向于進(jìn)一步降低nFET結(jié)的面積和深度。適當(dāng)?shù)卣{(diào)節(jié)這些技術(shù)可以在nFETs和pFETs中分別提供大量有利的濃度分布或者不同雜質(zhì)梯度的結(jié)構(gòu)，包括基本上對稱的硼和砷的分布或梯度。
從前面來看，可以看出本發(fā)明提供了一種半導(dǎo)體器件的制造方法，其中與砷相比，硼的擴(kuò)散容易控制和進(jìn)行，從而舉例來說在pFETs中阻止了可能危害制造產(chǎn)率和電學(xué)性能的晶體管溝道的縮短和其它效應(yīng)，并且按照消除了對疊加電容的影響的方式，降低了相同襯底上nFETs和pFETs中的結(jié)電容。
當(dāng)已經(jīng)以一個優(yōu)選的實(shí)施方案說明了本發(fā)明時，本領(lǐng)域技術(shù)人員將認(rèn)識到在附加權(quán)利要求的精神和范圍內(nèi)可以修改地實(shí)踐本發(fā)明。
權(quán)利要求
1.一種改變半導(dǎo)體材料中注入的雜質(zhì)的擴(kuò)散速率的方法，其包括如下步驟在所述半導(dǎo)體材料表面上采用結(jié)構(gòu)限定邊界，在所述邊界處的所述結(jié)構(gòu)和所述表面的上方施加受應(yīng)力的膜，并且對所述半導(dǎo)體材料退火以激活所述雜質(zhì)。
2.根據(jù)權(quán)利要求1中所述的方法，其中所述半導(dǎo)體材料的所述表面上的所述結(jié)構(gòu)是場效應(yīng)晶體管的柵結(jié)構(gòu)。
3.根據(jù)權(quán)利要求2中所述的方法，其中所述邊界由所述柵結(jié)構(gòu)的側(cè)壁限定。
4.根據(jù)權(quán)利要求3中所述的方法，其中所述側(cè)壁是偏移隔離物。
5.根據(jù)權(quán)利要求3中所述的方法，其中所述側(cè)壁是源/漏隔離物。
6.根據(jù)權(quán)利要求2中所述的方法，其中所述邊界由所述柵結(jié)構(gòu)的柵電極限定。
7.根據(jù)權(quán)利要求1中所述的方法，其進(jìn)一步包括如下步驟注入擴(kuò)展區(qū)雜質(zhì)，注入源/漏雜質(zhì)，及注入暈圈雜質(zhì)。
8.根據(jù)權(quán)利要求1中所述的方法，其中在所述半導(dǎo)體材料的所述表面上提供多個所述結(jié)構(gòu)，該方法進(jìn)一步包括在所述退火步驟前從選擇的所述結(jié)構(gòu)中去除所述受應(yīng)力的膜的步驟。
9.根據(jù)權(quán)利要求8中所述的方法，其中所述多個結(jié)構(gòu)包括pFETs和nFETs的柵結(jié)構(gòu)。
10.根據(jù)權(quán)利要求9中所述的方法，其中所述邊界由所述柵結(jié)構(gòu)的側(cè)壁限定。
11.根據(jù)權(quán)利要求10中所述的方法，其中所述側(cè)壁是偏移隔離物。
12.根據(jù)權(quán)利要求10中所述的方法，其中所述側(cè)壁是源/漏隔離物。
13.根據(jù)權(quán)利要求1中所述的方法，其中所述受應(yīng)力的膜是拉伸膜。
14.一種用于形成半導(dǎo)體器件的中間結(jié)構(gòu)，所述中間結(jié)構(gòu)包括包括用硼和砷雜質(zhì)注入的各自區(qū)域的半導(dǎo)體材料本體，在所述半導(dǎo)體材料本體表面上并形成邊界的結(jié)構(gòu)，及在所述結(jié)構(gòu)和所述邊界上方延伸的受應(yīng)力的膜，其中當(dāng)所述中間結(jié)構(gòu)被退火以激活所述硼和砷雜質(zhì)時，所述硼雜質(zhì)的擴(kuò)散速率被改變。
15.根據(jù)權(quán)利要求14中所述的中間結(jié)構(gòu)，其中所述結(jié)構(gòu)是場效應(yīng)晶體管的柵結(jié)構(gòu)。
16.根據(jù)權(quán)利要求15中所述的中間結(jié)構(gòu)，其中所述柵結(jié)構(gòu)包括側(cè)壁。
17.根據(jù)權(quán)利要求16中所述的中間結(jié)構(gòu)，其中所述側(cè)壁是偏移隔離物。
18.根據(jù)權(quán)利要求16中所述的中間結(jié)構(gòu)，其中所述側(cè)壁是源/漏隔離物。
19.一種集成電路，其包括pFET，及nFET，其中所述pFET中擴(kuò)展注入的硼擴(kuò)散濃度分布對應(yīng)于比與所述nFET中硼暈圈注入的硼擴(kuò)散濃度分布對應(yīng)的硼擴(kuò)散速率更低的硼擴(kuò)散速率。
20.一種pFET，其包括通過用硼注入形成的源/漏區(qū)，及通過用硼注入形成的擴(kuò)展區(qū)，其中所述擴(kuò)展區(qū)沿橫向上的硼濃度分布與沿垂直方向的硼濃度分布不同。
全文摘要
穿過由半導(dǎo)體材料的結(jié)構(gòu)或本體(例如襯底或?qū)?定義的邊界而應(yīng)用受應(yīng)力的膜，在邊界附近的半導(dǎo)體材料中提供了從拉應(yīng)力到壓應(yīng)力的變化，并且用來在退火期間改變硼的擴(kuò)散速率，從而改變最終的硼濃度和/或分布/梯度。在場效應(yīng)晶體管的情況中，可以形成有或沒有側(cè)壁的柵結(jié)構(gòu)，以調(diào)節(jié)所述邊界相對于源/漏極、擴(kuò)展區(qū)和/或暈圈注入?yún)^(qū)的位置?？梢栽跈M向和垂直方向中產(chǎn)生不同的硼擴(kuò)散速率，并且可以實(shí)現(xiàn)與砷可比的擴(kuò)散速率。可以用同一個工藝步驟同時實(shí)現(xiàn)nFETs和pFETs兩者的結(jié)電容的降低。
文檔編號H01L27/01GK1879207SQ200380110798
公開日2006年12月13日 申請日期2003年12月8日 優(yōu)先權(quán)日2003年12月8日
發(fā)明者弗雷德里克·威廉·布埃雷爾, 杜雷塞蒂·奇達(dá)姆巴拉奧, 布魯斯·B·多里斯, 黃圣杰(音譯), 楊海寧 申請人:國際商業(yè)機(jī)器公司