專利名稱：包含電容器及較佳平面式晶體管的集成電路裝置及制造方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于一種集成電路裝置，該集成電路裝置具有一電絕緣性絕緣區(qū)域及至少一電容器；該電容器是由一系列的區(qū)域形成，該區(qū)域依序包含-靠近該絕緣區(qū)域的一電極區(qū)域，-一介電區(qū)域，以及-遠(yuǎn)離該絕緣區(qū)域的一電極區(qū)域。
舉例而言，該電絕緣性絕緣區(qū)域包含一電絕緣材料，在室溫20℃時，該電絕緣材料的電阻大于1012Ωcm(歐姆-公分)，例如氧化物，特別是二氧化硅。舉例而言，該電極區(qū)域包含一金屬，在室溫20℃時，該金屬的電阻較小10-4Ωcm。在另一替代方案中，該等電極區(qū)域包含多晶硅(例如經(jīng)高度摻雜的多晶硅)；該介電區(qū)域亦包含一電絕緣材料，例如氧化物，特別是二氧化硅，其具有的介電常數(shù)約為3.9。然而，在該介電區(qū)域中亦可使用具有明顯較大的介電常數(shù)的介電材料。
本發(fā)明的目的之一在于說明一種易制造的具電容器的集成電路裝置，此目的特別是為了利用較少的步驟與較少的光刻屏蔽來制造該集成電路裝置。此外，本發(fā)明的目的亦在于說明一種具有電容器的集成電路的簡單制造方法。
關(guān)于該電路裝置的構(gòu)想可藉由具有如權(quán)利要求1所說明的特征的集成電路裝置而達(dá)成，其發(fā)展則于權(quán)利要求依附項中加以說明。
在本發(fā)明的電路裝置中，該絕緣區(qū)域是排列在一平面中的一絕緣層的一部份，該集成電路裝置的電容器與至少一主動組件(或最好是所有的主動組件)是位于該絕緣層的同一側(cè)；此外，靠近該絕緣區(qū)域的電極區(qū)域與該組件的主動區(qū)域則是排列在平行于含有該絕緣層的平面的一平面。
本發(fā)明的電路裝置是以一種簡單的方式建構(gòu)而成，且由于靠近該絕緣區(qū)域的電極區(qū)域與該主動區(qū)域是位于同一平面，因此可以利用一種簡單的方式加以制造。此外，靠近該絕緣區(qū)域的電極區(qū)域與該主動區(qū)域亦藉由該絕緣區(qū)域而彼此絕緣，因此可對該電容器的兩電極區(qū)域施加一可自由選擇的電位。
另外，該電容器具有優(yōu)越的電特性-關(guān)于有效電容的寄生電容與電阻之間的比例小，-泄漏電流小，-該電容的差分非線性(differential nonlinearity)程度低，不同的差分電容(differential capacitance)是由空間電荷區(qū)域所致，在模擬電容中，該差分電容是只在操作點上的有效電容，-電容在大操作點范圍中維持不變，-可獲得較大的電容/面積比，例如每平方微米大于10千萬億分之一法拉第(femtofarad)、甚至是每平方微米大于20千萬億分之一法拉第。
此外，在該等主動組件與該電容器之間并不需要其它的膜層或是其它的膜層序列，可減少必須的膜層數(shù)量并增加該集成電路裝置的平坦程度。
在一項發(fā)展中，該主動組件是一場效晶體管-該場效晶體管的信道區(qū)域即為該主動區(qū)域；-該場效晶體管的控制電極是一已圖案化電極層(patternedelectrode layer)的一部份，該電容器中遠(yuǎn)離該絕緣區(qū)域的電極區(qū)域亦排列在其中，該控制電極與遠(yuǎn)離該絕緣區(qū)域的電極區(qū)域包含相同的材料，該等區(qū)域的厚度與其摻雜物濃度亦彼此一致；-在一配置中，該場效晶體管的一控制電極絕緣區(qū)域所包含的材料與該電容器的介電區(qū)域相同，該等區(qū)域的厚度亦一致。
這樣的方式代表在制造該電容器與該場效晶體管時，僅需要三膜層形成程序，在同一膜層中的該場效晶體管與該電容器區(qū)域可共同圖案化。只有在該電容器的底部電極區(qū)域與該場效晶體管的信道區(qū)域摻雜不同時，才需要在制造電容器時使用一額外的屏蔽；而只有在材料不同、及/或該控制電極絕緣區(qū)域與該電容器介電區(qū)域的絕緣區(qū)域不同時，才需要另一額外屏蔽；然而，即使在這樣的情形中，制造該電路裝置所須的屏蔽數(shù)量仍然是很少的。
在另一發(fā)展中，該場效晶體管是一平面式的場效晶體管，亦即閘極電極的控制有效平面是與該絕緣層平行。除了HDD終端區(qū)域(高度摻雜汲極)之外，如果適當(dāng)?shù)脑?，該場效晶體管亦包含LDD終端區(qū)域(低摻雜汲極)或輔助終端區(qū)域、及/或所謂的囊形(pockets)或環(huán)形(halos)摻雜，即設(shè)計為此處的輔助摻雜區(qū)域。
在另一配置方式中，該控制電極與一硅化物區(qū)域相鄰，此方式使得與該控制電極接觸較為容易，并可額外降低接觸電阻(contactresistance)與片狀電阻(sheet resistance)。
在本發(fā)明之電路裝置的接續(xù)發(fā)展中，該場效晶體管的終端區(qū)域與該絕緣層相鄰；在一配置方式中，該等終端區(qū)域同樣與硅化物區(qū)域相鄰，當(dāng)該等終端區(qū)域中的半導(dǎo)體層厚度在硅化物形成前后皆大于靠近該絕緣區(qū)域的電極區(qū)域時，則具有足夠的材料以形成該硅化物。
在一接續(xù)發(fā)展中，間隔物是排列在該控制電極的兩側(cè)，該等間隔物同樣含有與該電極層不同的材料、或是包含與該電極層不同的材料，特別是一種在利用磊晶方法來形成半導(dǎo)體磊晶層的過程中不適合作為一磊晶層成長起始點的材料，例如硅氮化物；間隔物的使用表示該控制電極的側(cè)區(qū)域已被覆蓋，因而無法在該處繼續(xù)磊晶，且可避免短路。
在一配置方式中，同樣將一間隔物排列在遠(yuǎn)離該該絕緣區(qū)域的該電極區(qū)域的至少一側(cè)，該等間隔物與排列在該控制電極的間隔物實現(xiàn)了相同的任務(wù)；舉例而言，當(dāng)排列在閘極上的間隔物與排列在電容器電極上的間隔物彼此接觸時，則將產(chǎn)生一掩膜，而在掩膜遮蔽的區(qū)域可避免摻雜或硅化的產(chǎn)生。
在一發(fā)展中，在靠近與該晶體管的一終端區(qū)域相鄰的該絕緣區(qū)域的電極區(qū)域的一側(cè)比靠近該絕緣區(qū)域的該電極區(qū)域橫向于該側(cè)的一側(cè)長，較佳為至少兩倍或至少五倍長；在此例中，該晶體管具有一晶體管寬度，其為最小特征尺寸的一倍數(shù)，較佳為大于三倍或大于五倍。藉由這些方式可在晶體管與電容器之間產(chǎn)生特別低阻抗連接，增進(jìn)了其電性特性，特別是增進(jìn)了所謂的模擬電路中的模擬電容。關(guān)于此類模擬電路的例子是模擬-數(shù)字轉(zhuǎn)換器，模擬電容的另一例子是所謂的分流電容，其可用于平緩一操作電壓線或一信號線上的電壓尖峰脈沖(voltage spike)。
相形之下，在一替代發(fā)展中，靠近該絕緣區(qū)域的該電極區(qū)域橫向于靠近該絕緣區(qū)域的該電極區(qū)域與該終端區(qū)域相鄰一側(cè)的一側(cè)比與該終端區(qū)域相鄰的該側(cè)長，較佳為至少為兩倍長或至少為五倍長；在此例中，該晶體管具有一晶體管寬度，其較小最小特征尺寸的三倍，較佳為較小最小特征尺寸的兩倍。特別是在內(nèi)存單元的例子中，上述方式可增加電容器底部電極的非反應(yīng)性電容，因而能夠抵銷儲存電容的快速放電。
在一接續(xù)發(fā)展中，該場效晶體管的一終端區(qū)域與該電容器中靠近該絕緣區(qū)域的電極區(qū)域彼此相鄰，而形成一電傳導(dǎo)性連接，這產(chǎn)生了一種動態(tài)隨機存取內(nèi)存(DRAM，dynamic random access memory)的內(nèi)存單元簡單架構(gòu)，無須使用另外的方式來與靠近絕緣區(qū)域的底部電極產(chǎn)生接觸。此一發(fā)展特別適合與彼此接觸的閘極間隔物及電容器覆蓋電極間隔物的情形結(jié)合使用。
在一發(fā)展中，靠近該絕緣區(qū)域的電極區(qū)域與主動區(qū)域是含有半導(dǎo)體材料的半導(dǎo)體區(qū)域，亦即電阻在10-6至10+12Ωcm之間的一種半導(dǎo)體材料，特別是電阻在10-5至10+10Ωcm之間的一種半導(dǎo)體材料，例如鍺、硅或鍺砷化物；在一配置中，該電容器中靠近該絕緣區(qū)域的電極的電阻率可藉由摻雜而降低。
在該電路裝置的一項發(fā)展中，靠近該絕緣區(qū)域的電極區(qū)域與主動區(qū)域是經(jīng)摻雜或未摻雜的單晶區(qū)域，在單晶層中的主動組件的電性特性會特別良好；此外，可藉由摻雜而特別降低該電容器的單晶電極的電阻。在一種配置中，靠近該絕緣區(qū)域的電極區(qū)域與該主動區(qū)域具有的厚度較小100納米，或甚至是較小50納米。
在一接續(xù)發(fā)展中，該絕緣層與一載體基板相鄰，就如同一所謂的SOI(絕緣層上覆硅)基板，此類型基板可以藉由一種簡單的方式制得；此外，排列在該等基板上的電子電路更具有特別良好的電性特性。
在另一發(fā)展中，該電路裝置含有至少一處理器，該處理器包含多種邏輯切換功能；在一種配置中，若除了該處理器之外，該電路裝置另包含多種DRAM(動態(tài)隨機存取內(nèi)存)內(nèi)存單元，則亦可稱其為內(nèi)埋式內(nèi)存。為了制造此一電路裝置，除了在產(chǎn)生邏輯時所必須的制造步驟與掩膜(mask)之外，僅需要少量的額外步驟與掩膜來制造與該電路裝置電性連接的電容器與晶體管。
此外，本發(fā)明的另一構(gòu)想在于提供一種制造集成電路裝置的方法，特別是一種用以制造本發(fā)明的電路裝置及其發(fā)展例的方法。在本發(fā)明方法中，下列方法步驟可以不受所述次序的限制而加以實施-提供一基板，該基板含有一絕緣層與一半導(dǎo)體層，該絕緣層是由一電性絕緣材料所制成，例如一SOI基板，-圖案化該半導(dǎo)體層以形成一電容器的至少一電極區(qū)域以及以形成一晶體管的至少一主動區(qū)域，-在該半導(dǎo)體層圖案化之后，產(chǎn)生至少一介電層，-在該介電層產(chǎn)生之后，產(chǎn)生一電極層，以及-在該電極層中形成遠(yuǎn)離該絕緣區(qū)域的電容器的一電極。
本發(fā)明方法特別適用于同時制造一平面式晶體管與一電容器，上述關(guān)于本發(fā)明電路裝置及其發(fā)展例的技術(shù)特征同樣適用于本發(fā)明方法及其發(fā)展例。
本發(fā)明的較佳實施例將參考下列伴隨圖式而加以說明，其中

圖1至圖12說明集成晶體管-電容器裝置的制造方法步驟，圖13為該晶體管-電容器裝置的平面圖，圖14表示具有一晶體管的DRAM內(nèi)存單元的截面示意圖，圖15表示該DRAM內(nèi)存單元的平面圖，以及圖16表示具有三晶體管的DRAM內(nèi)存單元的電路圖。
圖1至圖12說明了集成晶體管-電容器裝置的制造方法步驟，圖1至圖12表示沿一截面I的截面示意圖，該截面I是相對于一場效晶體管的信道而呈縱向配置，特別是相對于信道中的電流而呈縱向配置。該截面I的位置可由圖13清楚得知。
該晶體管-電容器裝置的制造即由一SOI基板10開始，該SOI基板10含有由單晶硅制成的一載體基板12、例如由二氧化硅制成的一所謂的埋葬絕緣層14、以及由單晶硅制成的一薄半導(dǎo)體層16；在一實施例中，該載體基板12的厚度是550微米，該絕緣層14的厚度是100納米，而該半導(dǎo)體層的厚度是50納米。一薄二氧化硅層18則形成于該半導(dǎo)體層16上，舉例而言，該二氧化硅層18的厚度為5納米。
如圖1所示，在該SOI基板10上沉積了一硅氮化物層20，舉例而言，其是藉由CVD(化學(xué)氣相沉積)方式的輔助沉積而成；在一實施例中，該硅氮化物層20的厚度為50納米。
如圖1所示，接著施行一光刻(lithography)方式；為此，于整體區(qū)域上涂布一光學(xué)抗蝕劑22，并以一預(yù)定的布局圖形(layout)加以曝光及成長。接著，該氮化物層20即作為一硬掩膜(hard mask)，并藉由例如一干式蝕刻方式而將該二氧化硅層18與該半導(dǎo)體層16加以圖案化(patterned)；其產(chǎn)生了一幾乎為方形基底區(qū)域的層堆棧24，該層堆棧24亦稱為一平臺(mesa)，欲制造的晶體管的幾何形狀與電容器的幾何形狀可以預(yù)先決定，因此能夠彼此獨立地被最佳化。
在另一實施例中，是以電子束微影方式或其它的適當(dāng)方式來作為可替代光刻方式的另一種方法；在另一實施例中，則使用較厚的光學(xué)抗蝕劑22，而不使用硬掩膜。
如圖2所示，接著移除該光學(xué)抗蝕劑22的剩余部分，并在移除該光學(xué)抗蝕劑22之后施行一熱氧化處理，在此過程中，可于該半導(dǎo)體層16的側(cè)區(qū)域形成圓氧化物區(qū)域26、28，其將在后續(xù)制程中避免在邊緣處形成不需要的信道。為達(dá)絕緣目的的另一種替代方式是執(zhí)行一LOCOS(硅局部氧化)方式或是一STI(淺溝渠絕緣)方式，并與一CMP(化學(xué)機械拋光)方式結(jié)合而施行。
接著移除該氮化物層20與該二氧化硅層18的剩余區(qū)域，舉例而言，可利用干式蝕刻的方式加以移除；可針對后續(xù)的注入步驟而涂布一薄窗氧化物(screen oxide)，然不在圖式中說明此部份。
之后，如圖3所示，為制造一nMOSFET而涂布另一光學(xué)抗蝕劑30，并對其加以曝光及使其成長，使得只有該晶體管終端區(qū)域所需的區(qū)域與信道區(qū)域未被遮蔽，見該半導(dǎo)體層16的晶體管部分16a；相較之下，該電容器所需的區(qū)域則被遮蔽，見該半導(dǎo)體層16的電容器部分16b。在該光學(xué)抗蝕劑30成長之后，便施行一離子注入31，該晶體管部分因而成為p型摻雜，例如p型或p+型。
如圖4所示，接著執(zhí)行另一光刻方式，其中為制造電容器則必須使用一額外的掩膜；涂布一光學(xué)抗蝕劑32，并使用該掩膜加以曝光、成長，使得該晶體管部分16a被遮蔽而該電容器部分16b則未被遮蔽。
然后，利用圖案化的光學(xué)抗蝕劑32來施行一離子注入33，該電容器部分16b是重度n型摻雜，亦即n++型摻雜，而產(chǎn)生了一底部電極區(qū)域34；在離子注入33期間，遮蔽的晶體管部分16a中的摻雜仍維持不變。由于離子注入的原因，使得底部電極區(qū)域34具有低阻抗。舉例而言，其摻雜密度為每立方公分1020個摻雜原子，摻雜密度最好是在每立方公分1019至1021個摻雜原子的范圍內(nèi)。隨著摻雜密度的增加，摻雜區(qū)域的介電性會比未摻雜或僅中-重度摻雜的區(qū)域更快速成長；然而，隨著摻雜密度的增加，所形成的空間電荷區(qū)會變小，使得寄生效應(yīng)亦同樣變小。
如圖5所示，接著移除該光學(xué)抗蝕劑32，接著在該半導(dǎo)體層16的晶體管區(qū)域16a的未覆蓋區(qū)域上與底部電極區(qū)域34的未覆蓋區(qū)域上形成一薄二氧化硅層40，該二氧化硅層會在晶體管區(qū)域中形成一閘極氧化物42以及在電容器區(qū)域中形成一介電質(zhì)46。舉例而言，該二氧化硅層40是以熱成長而形成；在一實施例中，該二氧化硅層40的未摻雜硅厚度為2納米。
在另一替代實施例中則使用了另一種光刻方式，由與該半導(dǎo)體層16的晶體管部分16a不同的材料所制成的介電質(zhì)及/或具有與該半導(dǎo)體層16的晶體管部分16a不同厚度的介電質(zhì)則形成于該電容器的底部電極區(qū)域34上。
如圖5所進(jìn)一步說明者，接著沉積原處或隨后摻雜多晶硅而形成一多晶硅層41；舉例而言，該多晶硅層41的厚度是100納米而其摻雜濃度為每立方公分1021個摻雜原子，在此再次以n++表示n型傳導(dǎo)類型的重度摻雜；舉例而言，使用磷原子作為摻雜原子。在另一實施例中，可直接使用傳導(dǎo)性材料來作為替代該多晶硅層41的適當(dāng)材料。
如圖6所示，隨后施行另一光刻方式，尤其是用以圖案化一閘極電極54；為此，需涂布一光學(xué)抗蝕劑，并將其加以曝光、成長，而產(chǎn)生光學(xué)抗蝕劑區(qū)域50a與50b。之后，圖案化該多晶硅層41與該二氧化硅層40，例如加以蝕刻；此方式會在該光學(xué)抗蝕劑區(qū)域50a下方產(chǎn)生一閘極電極54，以及在該光學(xué)抗蝕劑區(qū)域50b下方產(chǎn)生一覆蓋電極56。蝕刻會分別在該半導(dǎo)體層16的晶體管部分16a以及底部電極區(qū)域34終止。
如圖7所示，在蝕刻之后移除該等光學(xué)抗蝕劑區(qū)域50a與50b，然后施行一離子注入57，以在該半導(dǎo)體層16的晶體管部分16a的上部區(qū)域產(chǎn)生弱摻雜LDD(lightly doped drain)區(qū)域58與59(輕微摻雜之汲極)。
如圖8所示，接著在整體區(qū)域上沉積一薄TEOS層或硅氮化物層，例如藉由CVD(化學(xué)氣相沉積)方式的輔助而實施；在一實施例中，該氮化硅層60的厚度為50納米。如圖8所進(jìn)一步說明者，接著以一各向異性蝕刻處理回蝕該TEOS層，以于該閘極電極54的側(cè)壁形成間隔物60與62，以及于該覆蓋電極56的側(cè)壁形成間隔物64與66；在此方式中，該閘極電極54與該覆蓋電極56皆絕緣于所有側(cè)，因而隨后的磊晶成長并不會發(fā)生在該閘極電極54與該覆蓋電極56的側(cè)區(qū)域，因此可避免短路。
如圖9所示，接著施行一選擇性磊晶方式，而在該等LDD區(qū)域58、59以及該底部電極區(qū)域54的未覆蓋區(qū)域上成長一單晶磊晶層；磊晶區(qū)域70與74是產(chǎn)生在該半導(dǎo)體層16的單晶硅上，該等磊晶區(qū)域70與74幾乎分別延伸到該閘極電極54與該覆蓋電極56的高度的一半；該等磊晶區(qū)域70與74亦稱為“高層(elevated)”源極/汲極區(qū)域，該等磊晶區(qū)域70與74的磊晶層厚度基本上是與該半導(dǎo)體層16與下述的硅化作用有關(guān)。硅化作用將消耗已存在的硅，因而需要為此反應(yīng)提供相對大量的硅；此方式可避免在該源極-汲極區(qū)域的區(qū)域中的信道終端產(chǎn)生“撕裂(tearing away)”。磊晶層72與76則分別位于該閘極電極54上與該覆蓋電極56上，當(dāng)使用替代的閘極材料時，該等磊晶層72與76則不存在。
如圖10所示，在磊晶處理之后，即施行一離子注入78(例如n++型注入，亦即重度n型摻雜)以制造高度摻雜與低阻抗源極/汲極區(qū)域80與82，亦在此過程中摻雜該等磊晶區(qū)域70至76；在此僅需要一掩膜以于CMOS(互補型金屬氧化物半導(dǎo)體)過程中隔離具有互補型晶體管的區(qū)域。在該源即/汲極區(qū)域82與該電容器的底部電極區(qū)域34之間則產(chǎn)生一連接，位于該半導(dǎo)體層16的晶體管部分16a中的源極/汲極區(qū)域80與82之間的信道區(qū)域84仍保持為p型摻雜；在注入期間，該等間隔物60與62以及該閘極堆棧則作為一注入掩膜。
如圖11所示，在HDD(高密度汲極)注入之后即施行一自排列硅化(salicide，self-aligned silicide)處理方式；為此，舉例而言，須于整體區(qū)域上沉積一鎳層。例如在溫度為500℃時，鎳硅化物會形成于該等磊晶區(qū)域70至76中，并因而形成在該等源極/汲極區(qū)域80、82上、該閘極電極54上以及該覆蓋電極56上，見硅化物區(qū)域90至96。除了鎳之外，亦可使用熔點高于1400℃的其它材料，特別是耐火性材料，以制造鈦硅化物或鈷硅化物。在圖11所示的實施例中，該等磊晶區(qū)域70至76完全被硅化，相形之下，該半導(dǎo)體層16與該覆蓋電極56則未被硅化；在另一實施例中，該半導(dǎo)體層16與該覆蓋電極56的區(qū)域亦同樣被硅化。
如圖12所示，接著涂布一層保護(hù)層100，例如一TEOS(三乙烷基氧氟硅甲烷)層、一BPSG(硼磷硅玻璃)層、或由其它合適材料所制成的材料層。舉例而言，利用一光刻方法于該保護(hù)層100中蝕刻出接觸孔，并以鎢加以填滿，因而產(chǎn)生連接面102、104與106，其分別通達(dá)硅化物區(qū)域90、94與96。該等連接面102至106隨后亦連接至一金屬化層的互連或是復(fù)數(shù)金屬化層(圖中未示)，在此情形中即執(zhí)行一傳統(tǒng)的CMOS制程，亦稱為末端(back end)制程。
在該等接觸孔中逐漸產(chǎn)生其它的中間層，以提供較佳的黏合性或作為一擴散阻障；為使圖式清晰，該等中間層并未圖標(biāo)于圖12中，舉例而言，該等層包含鈦氮化物。
舉例而言，該等金屬互連是藉由所謂的雙紋刻(dual damascene)方式加以制造，其將銅填入溝渠之中；接著藉由一化學(xué)機械拋光方法(CMP)將其光。然而亦可使用其它的方式，例如將鋁層蝕刻。
圖13說明了該晶體管-電容器裝置140的平面圖，其包含一平面式SOI-FET 142與一電容器144。
該晶體管142具有一晶體管寬度W1，其寬度約為最小特征尺寸F的10倍；基于此一晶體管寬度的考量，除了該連接面102之外，另有四個通達(dá)該硅化物區(qū)域90的連接面110至116；同樣的，除了該連接面104之外，另有四個通達(dá)該硅化物區(qū)域94的連接面120至126；而除了該連接面106之外，另有四個通達(dá)該硅化物區(qū)域96與該覆蓋電極56的連接面130至136。
該電容器144的長度L1較其寬度B1短；在一實施例中，該寬度B1幾乎與該晶體管寬度一致；而該長度L1約為該寬度B1的三分之一。由于尺寸以及該等連接面102至136的多樣性之故，該電容器144能夠承受非?？斓碾姾煞崔D(zhuǎn)。
晶體管-電容器裝置的較佳應(yīng)用之一是動態(tài)內(nèi)存單元，特別是所謂的內(nèi)埋式DRAM內(nèi)存單元150，如圖14與圖15所示；該內(nèi)存單元150僅包含一存取晶體管152與一電容器154。上述關(guān)于圖1至圖12的方法步驟亦可用于該內(nèi)存單元150的制造，因此，在圖14與圖15中，相同的組件是以相同的組件符號表示，然另以一小寫字母a加以標(biāo)注。
因此，該平面式場效晶體管152尤其包含-一控制電極54a，-一閘極氧化物42a，-LDD區(qū)域58a、59a，-終端區(qū)域80a、82，以及-間隔物60a、62a。
該電容器154包含-一底部電極區(qū)域34a，-一介電質(zhì)46a，-一覆蓋電極66a，以及-間隔物64a。
分別位于該終端區(qū)域80a上、該控制電極54a上與該覆蓋電極56a上的磊晶區(qū)域70a、72a與76a未完全被硅化，因此硅化區(qū)域90a至96a是排列在所述的磊晶區(qū)域70a、72a與76a上。
圖14以截面II說明該內(nèi)存單元150，其描述于圖15中并位于該晶體管152信道中的電流縱向方向。該覆蓋電極56a與該閘極電極54a之間的距離以減少至該最小特征尺寸1F；排列在該閘極電極54a上的間隔物62a與排列在該覆蓋電極56a上的間隔物64a彼此接觸，因此該汲極并未被硅化，此外，這也表示在該汲極側(cè)上僅存在一LDD區(qū)域59a，而沒有其它的終端區(qū)域，也沒有連接面通達(dá)該汲極。該LDD區(qū)域59a直接通達(dá)該底部電極區(qū)域34a，因此該底部電極區(qū)域34a具有的較大接觸電阻即可抵銷該電容器154的放電現(xiàn)象，而該電容器寬度B2較其長度L2短亦可抵銷電容器154的放電現(xiàn)象。該平面式SOI晶體管152的低泄漏電流亦避免了儲存電容的快速放電。
為了獲得最小泄漏電流的最高可能堆棧密度，該晶體管152具有一小的晶體管寬度W2，舉例而言，該晶體管寬度W2為1.5F至3F；該電容器154具有水平線段的形式，其長度L2是由該內(nèi)存單元150所需的最小儲存電容所決定，而該晶體管寬度W2與該電容器的寬度B2幾乎一致，舉例而言，其偏差較小50％。在圖13與圖14中所示的電容器154即較該晶體管152短。
當(dāng)以一快速內(nèi)埋式DRAM來取代中型SRAM(靜態(tài)隨機存取)內(nèi)存單元時，例如在一微處理器內(nèi)存等級中第二與第三存取等級中，亦即在第二與第三等級快速緩沖貯存區(qū)(cache)，則產(chǎn)生下述計算結(jié)果；舉例而言，迄今一SRAM內(nèi)存單元具有的面積為134F2，其中F為最小特征尺寸，若使用介電系數(shù)εr為3.9的介電質(zhì)，根據(jù)下列計算則可達(dá)成一典型內(nèi)埋式DRAM電容CHEM為每內(nèi)存單元10千萬億分之一法拉第；該氧化物電容為COX＝εrε0/tphys＝34.5fF/μm2，其中tphys為氧化物厚度，在此實施例中即1納米；其使得該儲存電容所需面積AMEM為AMEM＝CHEM/COX＝0.29μm2。
對最小特征尺寸為65納米而言，該電容等于69F2，或是包含存取晶體管的整體內(nèi)存為90F2；因此該內(nèi)埋式DRAM內(nèi)存單元所需要的面積即遠(yuǎn)較小SRAM單元所需的134F2。
假設(shè)有效氧化物厚度為1納米，閘極與頂部硅消耗校正值為0.8納米，由于量子機構(gòu)效應(yīng)的原因每單位面積所產(chǎn)生的電容為cox＝3.9ε0/tox＝19fF/μm2，其中tox等于1.8納米，其表示電性有效氧化物厚度，而ε0表示自由空間的電容率；假設(shè)使用一金屬閘極，則由于閘極消耗并不存在，因而其電性有效氧化物厚度將減少約0.4納米，因此其每單位面積的電容將增加為cox＝3.9ε0/tox＝24fF/μm2。
根據(jù)本發(fā)明，該等電容亦可作為所謂的分流電容，以減少該集成電路裝置的電壓供應(yīng)中所謂的尖峰脈沖(spike)以及減少串音(crosstalk)；其亦非常適合作為模擬電容，特別是用于震蕩器或模擬-數(shù)字轉(zhuǎn)換器中。該等電容亦可作為所謂的混信電路(mixed-signalcircuit)，亦即在內(nèi)存單元中具有模擬電容與例如儲存電容的電路。
在其它的實施例中，則利用一獨立的高K值DRAM介電質(zhì)來取代該閘極氧化物，其中該介電質(zhì)的εr高于100，且其有效氧化物厚度較小teff而為0.1納米，例如可使用含有鈦酸鍶鋇(BST)的介電質(zhì)或是鈦酸鍶鋇磊晶；一DRAM內(nèi)存單元所需的面積可因此而降低至約22F2。在此需使用一第二掩膜以于該SOI堆棧上定義該高K值介電質(zhì)的區(qū)域。
在本發(fā)明中，將一電容整合至該FET平面中，換言之，即將電容整合至一SOI基板的所謂頂部硅層中；在使用晶體管的高品質(zhì)閘極介電質(zhì)作為該電容器的介電質(zhì)時，該SOI電容的制造僅需要一額外的步驟。
相較于先前的技術(shù)概念而言，本發(fā)明的其它優(yōu)勢在于，在純邏輯區(qū)塊與內(nèi)埋式DRAM區(qū)塊之間為一平面式轉(zhuǎn)換，此外，亦不需要深信道與接觸。
在圖1至圖15所說明的實施例中，皆執(zhí)行了LDD(輕度摻雜之汲極)摻雜與HDD(高度摻雜之汲極)摻雜；相較之下，在其它的實施例中，亦可僅實施HDD摻雜而不施行LDD摻雜。
在另一實施例中，一晶體管與該電容器彼此則呈間隔排列，并分別具有專用的連接面。
圖16說明了一DRAM(動態(tài)隨機存取內(nèi)存)內(nèi)存單元200的電路圖，該DRAM內(nèi)存單元200具有三晶體管M1至M2與一電容器Cs，其是由圖1至圖12所述的方法步驟加以制造而成。舉例而言，圖14所述的晶體管152是一第一情形中的晶體管M1，該電容器154則為電容器Cs；在該第一情形中，一電傳導(dǎo)性連接是從與該半導(dǎo)體層16底部電極區(qū)域34a相鄰的另一襯墊連通至該晶體管M2的閘極。
在一替代方式中，選擇一種第二情形的布局，使得該晶體管152對應(yīng)至該晶體管M2，而該電容器154對應(yīng)至該電容器Cs；在此第二情形中，該覆蓋電極56a電傳導(dǎo)連接至該晶體管M1的一終端區(qū)域，以及連接至該晶體管M2的閘極區(qū)域。
該內(nèi)存單元200的電路包含了一用于寫入的次要電路以及一用于讀取的次要電路，在讀取期間，該電容器Cs的充電情形不會改變，因此不需在一讀取操作之后重置此充電。
用于寫入的該次要電路包含了寫入晶體管M1與電容器CS，該晶體管M1的閘極終端連接至一寫入字符線WWL，該晶體管M1的源極終端連接至一寫入位線BL1；因此在根據(jù)上述的第一情形中，電路裝置具有特別好的電性特性，該晶體管M1的汲極終端通達(dá)一儲存節(jié)點X，其由該電容器154的底部電極34a所形成；該電容器Cs或154的覆蓋電極56a則具有一接地電位VSS。在根據(jù)第二情形的例子中，該晶體管M1的汲極終端通達(dá)一由該電容器154的覆蓋電極56a所形成的儲存節(jié)點X，而該電容器Cs的底部電極34a則具有一接地電位VSS。
用于讀取的該次要電路包含了晶體管M2與M3，該晶體管M3的閘極終端連接至一讀取字符線RWL，該晶體管M3的汲極終端連接至一讀取位線BL2，舉例而言，其于讀取操作的一開始即充電至一操作電位VDD；該晶體管M3的源極終端連接至晶體管M2的一汲極終端，該晶體管M2的閘極終端連接至儲存節(jié)點X，該晶體管M2的源極終端則位于接地電位VSS。
該晶體管M2執(zhí)行一放大器的任務(wù)，使得即使在儲存節(jié)點X電荷損失的情形下亦可可靠讀取；若在該儲存節(jié)點X具有一正電荷，則該晶體管M2處于切換開啟狀態(tài)，且預(yù)充電的讀取位線BL2將在讀取操作期間進(jìn)行放電。
由于該晶體管M2的閘極-源極電容是與該電容器Cs并聯(lián)連接，因此該有效儲存電容Ceff增加為Ceff＝Cs+CGS(M2)，其中Cs是該電容器Cs的電容，而CGS是該晶體管M2的閘極-源極電容；由于制造方式的原因，若該閘極氧化物與該電容器介電質(zhì)是以相同介電層所制造，且在所有點上該層具有相同的層厚度，則該儲存電容器Cs與例如該晶體管M2的每單位面積的電容是相同的。
該內(nèi)存單元200所需的面積是由有效儲存電容Ceff所決定，給定低泄漏電流與高晶體管增益(其可產(chǎn)生高讀取電流)，便可減少該儲存電容器Cs的尺寸，該儲存電容器Cs所需的面積與其電性特性是在制造一具有多種內(nèi)存單元200的內(nèi)存單元時的主要經(jīng)濟考量準(zhǔn)則，具有多種內(nèi)存單元200的該內(nèi)存單元亦適合在一處理器內(nèi)存等級中用以取代一SRAM。
組件代表符號I、II 截面10 SOI 基板12 載體基板14 絕緣層16 半導(dǎo)體層16a晶體管部分16b電容器部分
18二氧化硅層20硅氮化物層22光學(xué)抗蝕劑24層堆棧26，28氧化物圓截面30，32光學(xué)抗蝕劑33注入34底部電極區(qū)域40二氧化硅層41多晶硅層42閘極氧化物46介電質(zhì)50a，50b 光學(xué)抗蝕劑區(qū)域54閘極電極56覆蓋電極57注入58，59LDD區(qū)域60至66間隔物70至76磊晶區(qū)域78注入80，82源極/汲極區(qū)域84信道區(qū)域90至96硅化物區(qū)域100 保護(hù)層102至136 連接面140 晶體管-電容器裝置142 場效晶體管144 電容器W1，W2晶體管寬度L1，L2長度B1，B2寬度A 面積
F 最小特征尺寸150內(nèi)存單元152場效晶體管154電容器200內(nèi)存單元M1至M3 晶體管Cs 電容器BL1寫入位線BL2讀取位線RWL讀取字符線WWL寫入字符線X 儲存節(jié)點VDD操作電位VSS接地電位
權(quán)利要求
1.一種集成電路裝置(140)，其具有一電性絕緣絕緣區(qū)域及至少一組區(qū)域，該組區(qū)域形成一電容器(144)且該電容器(144)依下列順序包含一靠近該絕緣區(qū)域的電極區(qū)域(34)，一介電區(qū)域(46)，以及一遠(yuǎn)離該絕緣區(qū)域的電極區(qū)域(56)，該絕緣區(qū)域是排列在一平面中的一絕緣層(14)的一部份，該集成電路裝置(140)的該電容器(144)與至少一主動組件(142)是排列在該絕緣層(14)的同一側(cè)，而靠近該絕緣區(qū)域的該電極區(qū)域(34)與該組件(142)的主動區(qū)域(84)是排列在一平行于該絕緣層(14)所在平面的平面中。
2.如權(quán)利要求1所述的電路裝置(140)，其特征在于至少一場效晶體管(142)的信道區(qū)域(84)是該主動區(qū)域，該信道區(qū)域(84)較佳為摻雜或未摻雜，及/或該場效晶體管(142)的控制電極(54)包含與遠(yuǎn)離該絕緣區(qū)域的該電極區(qū)域(56)相同的材料及/或相同摻雜濃度的材料，及/或該場效晶體管(142)的控制電極絕緣區(qū)域(42)包含與該介電區(qū)域(46)相同的材料及/或包含一種具有與該介電區(qū)域(46)相同厚度的材料，及/或該場效晶體管(142)的控制電極絕緣區(qū)域(42)包含與該介電區(qū)域(46)不同的材料及/或包含一種具有與該介電區(qū)域(46)不同厚度的材料。
3.如權(quán)利要求2所述的電路裝置(140)，其中該場效晶體管(122)是一平面式場效晶體管，及/或其中該晶體管包含輔助終端區(qū)域(58，59)，其具有與該等終端區(qū)域(80，82)傳導(dǎo)類型相同的一摻雜，而其摻雜濃度至少較小一數(shù)量級，及/或其中該晶體管包含輔助摻雜區(qū)域，其排列在靠近該等終端區(qū)域(80，82)及/或靠近該等輔助終端區(qū)域(58，59)，并具有與該等終端區(qū)域(80，82)及/或該等輔助終端區(qū)域(58，59)傳導(dǎo)類型不同的一摻雜，及/或其中該控制電極(54)與含有一金屬半導(dǎo)體化合物的一區(qū)域相鄰，特別是與一硅化物區(qū)域(92)相鄰。
4.如權(quán)利要求2或3所述的電路裝置(140)，其中該晶體管(142)的一終端區(qū)域或該晶體管(142)的兩終端區(qū)域(80，82)皆與該絕緣層(14)相鄰，及/或其中至少一終端區(qū)域(80，82)與含有一金屬半導(dǎo)體化合物的一區(qū)域相鄰，較佳為與一硅化物區(qū)域(90，96)相鄰，及/或其中遠(yuǎn)離該絕緣區(qū)域的至少一終端區(qū)域(80，82)的一邊界區(qū)域比該主動區(qū)域(84)更遠(yuǎn)離該絕緣層(14)，或其中遠(yuǎn)離該絕緣區(qū)域的至少一終端區(qū)域(80，82)的一邊界區(qū)域比遠(yuǎn)離該絕緣區(qū)域的該主動區(qū)域(84)的一邊界區(qū)域更近于該絕緣層(14)。
5.如權(quán)利要求2至4中任一項所述的電路裝置(140)，其中間隔物(60，62)是排列在該控制電極(54)的兩側(cè)，該等間隔物含有與該控制電極不同的材料，較佳為二氧化硅或硅氮化物，或該等間隔物包含與該控制電極不同的材料，較佳為二氧化硅或硅氮化物，及/或其中一間隔物(64，66)是排列在遠(yuǎn)離該絕緣區(qū)域的該電極區(qū)域(56)的至少一側(cè)，該間隔物含有與遠(yuǎn)離該絕緣區(qū)域的該電極區(qū)域(56)不同的材料，較佳為二氧化硅或硅氮化物，或該間隔物包含與遠(yuǎn)離該絕緣區(qū)域的該電極區(qū)域(56)不同的材料，較佳為二氧化硅或硅氮化物，及/或其中一間隔物(62a)是排列在該控制電極(54)上，且一間隔物(64a)是排列在遠(yuǎn)離該絕緣區(qū)域的該電極區(qū)域(56)上，而相間隔物則彼此接觸。
6.如權(quán)利要求2至5中任一項所述的電路裝置(140)，其中該場效晶體管(142)的一終端區(qū)域(82)與該電容器(144)中靠近該絕緣區(qū)域的該電極區(qū)域(34)彼此相鄰且在邊界具有一電傳導(dǎo)性連接，及/或其中與靠近該絕緣區(qū)域的電極區(qū)域(34)相鄰的該晶體管(152)的該終端區(qū)域(59a)不與包含一金屬半導(dǎo)體化合物的一區(qū)域相鄰，特別是不與一硅化物區(qū)域相鄰，及/或其中另一終端區(qū)域(80a)與包含一金屬半導(dǎo)體化合物的一區(qū)域(70a)相鄰。
7.如權(quán)利要求6所述的電路裝置(140)，其中靠近該絕緣區(qū)域的該電極區(qū)域(34)與該終端區(qū)域(82)相鄰的一側(cè)比靠近該絕緣區(qū)域的該電極區(qū)域(34)橫向于該側(cè)的一側(cè)長，較佳為至少兩倍或至少五倍長，該晶體管(142)較佳為具有一晶體管寬度(W1)，其為最小特征尺寸(F)的一倍數(shù)，較佳為大于三倍或大于五倍，或其中靠近該絕緣區(qū)域的該電極區(qū)域(34)橫向于靠近該絕緣區(qū)域的該電極區(qū)域(34)與該終端區(qū)域(82)相鄰一側(cè)的一側(cè)比與該終端區(qū)域(82)相鄰的該側(cè)長，較佳為至少為兩倍長或至少為五倍長，該晶體管(152)較佳為具有一晶體管寬度(W2)，其較小最小特征尺寸(F)的三倍，較佳為較小最小特征尺寸(F)的兩倍。
8.如前述各項權(quán)利要求中任一項所述的電路裝置(140)，其中靠近該絕緣區(qū)域的該電極區(qū)域(34)是一單晶區(qū)域，較佳為一摻雜半導(dǎo)體區(qū)域，及/或其中靠近該絕緣區(qū)域的該電極區(qū)域(34)及/或該主動區(qū)域(84)具有一較小100納米或較小50納米的厚度，及/或其中該主動區(qū)域(34)是一單晶區(qū)域，較佳為一摻雜或未摻雜的半導(dǎo)體區(qū)域，及/或其中該絕緣層(14)與一載體基板(12)相鄰于一側(cè)，較佳為一含有一半導(dǎo)體材料或包含一半導(dǎo)體材料，特別是硅或單晶硅，的載體基板及/或其中該絕緣層(14)與靠近該絕緣區(qū)域的該電極區(qū)域(34)相鄰于另一側(cè)，及/或其中該等邊界區(qū)域較佳為完全位于兩個互相平行的平面，及/或其中該絕緣層(14)含有一電性絕緣材料，較佳為一氧化物，特別是二氧化硅，或包含一電性絕緣材料，較佳為一氧化物，特別是二氧化硅，及/或其中該主動組件(142)是一晶體管，較佳為一場效晶體管，特別是一平面式場效晶體管。
9.如前述各項權(quán)利要求中任一項所述的電路裝置(140)，其中該介電區(qū)域(46)含有二氧化硅或包含二氧化硅，及/或其中該介電區(qū)域(46)包含一種介電系數(shù)大于4、或大于10、或大于50的材料，及/或其中遠(yuǎn)離該絕緣區(qū)域的該電極區(qū)域(56)含有硅，較佳為多晶硅，或包含硅，較佳為多晶硅，及/或其中遠(yuǎn)離該絕緣區(qū)域的該電極區(qū)域(56)含有一金屬、或包含一金屬，及/或其中遠(yuǎn)離該絕緣區(qū)域的該電極區(qū)域(56)含有一低阻抗材料，較佳為鈦氮化物、鉭氮化物、銣或高度摻雜的硅鍺化物，及/或其中遠(yuǎn)離該絕緣區(qū)域的該電極區(qū)域(56)與含有一金屬半導(dǎo)體化合物的一區(qū)域相鄰，特別是與一硅化物區(qū)域(96)相鄰。
10.如前述各項權(quán)利要求中任一項所述的電路裝置(140)，其中該電路裝置含有至少一處理器，較佳為一微處理器，及/或其中該電容器(154)與該主動組件(152)形成一內(nèi)存單元(150)，特別是一動態(tài)隨機存取內(nèi)存單元，及/或其中一內(nèi)存單元含有一電容器(152)與僅一晶體管(152)、或含有一電容器(Cs)與一以上的晶體管(M1至M3)，較佳為三晶體管(M1至M3)。
11.一種用于制造具有一電容器(144)的集成電路裝置(140)的方法，特別是用于制造如前述各項權(quán)利要求中任一項所述的電路裝置(140)，其中，下述的方法步驟可不受限于下列順序而執(zhí)行提供一基板(10)，該基板(10)含有一絕緣層(14)與一半導(dǎo)體層(16)，該絕緣層(14)是由一電性絕緣材料所制成，圖案化該半導(dǎo)體層(16)以形成一電容器的至少一電極區(qū)域(34)以及以形成一晶體管(142)的至少一主動區(qū)域(84)，在該半導(dǎo)體層(16)圖案化之后，產(chǎn)生至少一介電層(42，46)，在該介電層(42，46)產(chǎn)生之后，產(chǎn)生一電極層(41)，在該電極層(41)中形成遠(yuǎn)離該絕緣區(qū)域的電容器(144)的一電極(56)。
12.如權(quán)利要求11所述的方法，其特征在于下列步驟在圖案化之前涂布至少一輔助層(18，20)至該半導(dǎo)體層(16)上，較佳為涂布一硅氮化物層(20)及/或一氧化物層(18)，較佳為在該半導(dǎo)體層(16)圖案化期間，該輔助層(20)作為一硬掩膜，及/或摻雜該晶體管(142)的一信道區(qū)域(84)，較佳為在產(chǎn)生該介電層(42，46)之前摻雜該晶體管(142)的該信道區(qū)域(84)，較佳為在形成該電極層(41)之前，施行一熱氧化處理以形成一圓氧化物(26，28)，及/或較佳為在產(chǎn)生該介電層(42，44，46)之前，摻雜靠近該絕緣區(qū)域的該電極(34)，及/或在該晶體管(122)的該主動區(qū)域(84)上產(chǎn)生一介電層時，同時產(chǎn)生該介電層(42，46)，及/或在遠(yuǎn)離該絕緣區(qū)域的電極區(qū)域(56)形成時，同時形成該晶體管(142)的一控制電極(54)。
13.如權(quán)利要求11或12所述的方法，其特征在于下列步驟較佳為在該晶體管(142)的一控制電極(54)圖案化后，形成該等輔助終端區(qū)域(58，59)，該等輔助終端區(qū)域(58，59)具有的摻雜濃度低于該晶體管(142)的終端區(qū)域(80，82)，及/或較佳為在該控制電極(54)圖案化之前，形成該等輔助摻雜區(qū)域，在該晶體管(142)的一控制電極(54)圖案化之后，涂布另一輔助層(60至66)，較佳為涂布一硅氮化物層或一二氧化硅層，特別是一TEOS層，及/或各向異性蝕刻該另一輔助層(60至66)。
14.如權(quán)利要求11至13中任一項所述的方法，其特征在于下列步驟在遠(yuǎn)離該絕緣區(qū)域的該電極區(qū)域(56)形成之后、及/或在該晶體管(142)的一控制電極(54)圖案化之后，在半導(dǎo)體材料所制成的未覆蓋區(qū)域(16)上施行一選擇性磊晶處理，及/或在遠(yuǎn)離該絕緣區(qū)域的該電極區(qū)域(56)形成之后、及/或在該控制電極(54)圖案化之后，較佳為在該磊晶處理之后，摻雜該晶體管(122)的終端區(qū)域(70，72)。
15.如權(quán)利要求11至14中任一項所述的方法，其特征在于下列步驟及/或在該電極層(54)上及/或在未覆蓋的半導(dǎo)體區(qū)域(16)上選擇性形成一金屬半導(dǎo)體化合物，特別是選擇性形成硅化物。
全文摘要
本發(fā)明說明了一種集成電路裝置(140)，尤其是一種含有一較佳平面式晶體管(142)與一電容器(144)的集成電路裝置(140)，該電容器(144)的底部電極與該晶體管(142)的一信道區(qū)域共同排列在一SOI基板中，該電路裝置(140)易于制造且具有絕佳的電子特性。
文檔編號H01L21/84GK1706045SQ200380101668
公開日2005年12月7日 申請日期2003年10月10日 優(yōu)先權(quán)日2002年10月18日
發(fā)明者R·布雷德洛, J·哈特維奇, C·帕查, W·雷斯納, T·舒爾滋 申請人:因芬尼昂技術(shù)股份公司