專利名稱：集成電路芯片的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種集成電路(integrated circuit，IC)芯片(chip)，且特別是涉及一種具有固定封環(huán)(seal ring)、接地環(huán)(ground ring)及防護(hù)環(huán)(guardring)的集成電路芯片。
背景技術(shù)：
半導(dǎo)體晶片(wafer)經(jīng)由集成電路制造工藝而形成數(shù)個(gè)集成電路芯片，每一顆集成電路芯片上包含多個(gè)電路，如數(shù)字(digital)電路、模擬(analog)電路及射頻(radio frequency，RF)電路。任意相鄰之二集成電路芯片之間具有一切割線(scribe)，以利于集成電路芯片被切開(kāi)。在切割集成電路芯片的過(guò)程中，所產(chǎn)生之切割應(yīng)力會(huì)造成集成電路芯片中的電路遭到破壞。因此，在集成電路芯片與切割線之間通常設(shè)計(jì)有一固定封環(huán)(seal ring)，以保護(hù)集成電路芯片之結(jié)構(gòu)，免于集成電路芯片在被切割的過(guò)程中受到破壞。
請(qǐng)參照?qǐng)D1A及圖1B所示，圖1A表示傳統(tǒng)的集成電路芯片的俯視圖，圖1B表示沿著圖1A的剖面線1B-1B’所視的集成電路芯片的部分放大剖面圖。在圖1A及圖1B中，集成電路芯片10包括硅基板14、數(shù)字電路12、射頻電路13、固定封環(huán)11和輸出/輸入墊(input/output pad，I/O pad)12a及13a，數(shù)字電路12、射頻電路13、固定封環(huán)11和輸出/輸入墊12a及13a皆形成硅基板14上。其中，輸出/輸入墊12a及13a分別和數(shù)字電路12及射頻電路13電連接。固定封環(huán)11圍繞在集成電路芯片10之周圍，并包圍數(shù)字電路12、射頻電路13和輸出/輸入墊12a及13a。如圖1B所示，固定封環(huán)11包括P型阱(pwell)15、P型重?fù)诫s層(P+)16、金屬層17a、17b及17c、介電層18a、18b及18c、貫孔19a、19b及19c、護(hù)層18d及氮化物18e，P型阱15形成于硅基板14上。P型重?fù)诫s層(P+)16形成于P型阱15中，且P型重?fù)诫s層(P+)16的表面與P型阱15的表面共平面。介電層18a～18c、護(hù)層18d及氮化物層18e由下而上依序形成于P型阱15及P型重?fù)诫s層(P+)16的表面上，金屬層17a～17c分別形成于介電層18a～18c上，并分別被介電層18b、18c及護(hù)層18d覆蓋。貫孔19a～19c分別形成于介電層18a～18c中，貫孔19a～19c分別用以電連接P型重?fù)诫s層(P+)16及金屬層17a、金屬層17a及17b和金屬層17b及17c。
由于固定封環(huán)11為連續(xù)的環(huán)狀結(jié)構(gòu)，數(shù)字電路12是一容易產(chǎn)生噪聲之電路，且射頻電路13是一容易被噪聲干擾之電路，導(dǎo)致數(shù)字電路12或輸出/輸入墊12a所產(chǎn)生的噪聲將會(huì)非常容易經(jīng)由固定封環(huán)11傳給射頻電路13或輸出/輸入墊13a，造成所謂的噪聲耦合(noise coupling)現(xiàn)象，而影響射頻電路13的正常操作。
為了解決上述的噪聲耦合之現(xiàn)象，傳統(tǒng)已有多種解決方式提出。請(qǐng)參照?qǐng)D2A及圖2B，圖2A表示美國(guó)專利公開(kāi)案號(hào)US 2003/0122235 A1所揭露的集成電路芯片的部分俯視圖，圖2B表示沿著圖2A的剖面線2B-2B’所視的集成電路芯片的部分放大剖面圖。在圖2A及圖2B中，集成電路芯片20包括硅基板25、數(shù)字電路的輸出/輸入墊22、接地墊24、射頻電路23和固定封環(huán)21a及21b。數(shù)字電路的輸出/輸入墊22、接地墊24、射頻電路23和固定封環(huán)21a及21b皆形成于硅基板25上，固定封環(huán)21a及21b圍繞在集成電路芯片20之周圍，并包圍數(shù)字電路的輸出/輸入墊22、接地墊24及射頻電路23。其中，固定封環(huán)21a及21b為非連續(xù)的環(huán)狀結(jié)構(gòu)，固定封環(huán)21b比固定封環(huán)21a更靠近數(shù)字電路的輸出/輸入墊22、接地墊24及射頻電路23。為了使數(shù)字電路的輸出/輸入墊22所產(chǎn)生的噪聲無(wú)法經(jīng)由固定封環(huán)21a及21b傳給射頻電路23，固定封環(huán)21a及21b之缺口交錯(cuò)排列，數(shù)字電路的輸出/輸入墊22及射頻電路23經(jīng)由固定封環(huán)21a之二缺口對(duì)應(yīng)于固定封環(huán)21a，接地墊24鄰近于固定封環(huán)21b。
固定封環(huán)21a及21b的剖面結(jié)構(gòu)相同，在此以固定封環(huán)21b的剖面結(jié)構(gòu)為例作說(shuō)明。如圖2B所示，固定封環(huán)21b包括N型阱26、P型重?fù)诫s層(P+)27、硅化金屬層(salicide)28、淺溝槽隔離層(shallow trench isolation，STI)29、介電層30a～30f、金屬層34a～34f、接觸層35a～35f、護(hù)層31、氮化物層32及聚亞酰胺層(polyimide，PI)33。N型阱26形成于硅基板25上，P型重?fù)诫s層(P+)27及淺溝槽隔離層29形成于N型阱26中，P型重?fù)诫s層(P+)27及淺溝槽隔離層29的表面與N型阱26的表面共平面。其中，淺溝槽隔離層29用以使得固定封環(huán)21b與數(shù)字電路的輸出/輸入墊22、接地墊24及射頻電路23電隔離。硅化金屬層28形成于P型重?fù)诫s層(P+)27中，硅化金屬層28的表面與P型重?fù)诫s層(P+)27的表面共平面。介電層30a～30f、護(hù)層31、氮化物層32及聚亞酰胺層33是由下而上依序形成于N型阱26、硅化金屬層28及淺溝槽隔離層29的表面上，金屬層34a～34f分別形成于介電層30a～30f上，并分別被介電層30b～30f及護(hù)層31覆蓋。接觸層35a～35f分別形成于介電層30a～30f中，接觸層35a用以電連接金屬層30a及硅化金屬層28，接觸層35b～35f由下而上依序用以電連接金屬層30b～30f之相鄰二金屬層。
需要注意的是，由于N型阱26與硅基板25之間形成一PN結(jié)(PNjunction)，導(dǎo)致在以等離子蝕刻法制造固定封環(huán)21a及21b的過(guò)程中所產(chǎn)生之電荷無(wú)法經(jīng)由硅基板25導(dǎo)出，電荷將會(huì)累積于固定封環(huán)21a及21b上，嚴(yán)重影響集成電路芯片20的電品質(zhì)。此外，由于固定封環(huán)21a及21b之缺口之下方的N型阱26并沒(méi)有被切開(kāi)，導(dǎo)致數(shù)字電路的輸出/輸入墊22所產(chǎn)生的噪聲仍然可能經(jīng)由N型阱26傳給射頻電路23，產(chǎn)生噪聲耦合的現(xiàn)象。另外，固定封環(huán)21a及21b之雙環(huán)設(shè)計(jì)將會(huì)增加集成電路芯片20之尺寸。
請(qǐng)參照?qǐng)D3A及圖3B，圖3A表示美國(guó)專利案號(hào)6,492,716所揭露的集成電路芯片的部分俯視圖，圖3B表示沿著圖3A的剖面線3B-3B’所視的集成電路芯片的部分放大剖面圖。在圖3A及圖3B中，集成電路芯片40包括P型硅基板44、數(shù)字電路42、射頻電路43和固定封環(huán)41。數(shù)字電路42、射頻電路43和固定封環(huán)41皆形成于P型硅基板45上，固定封環(huán)41圍繞在集成電路芯片40之周圍，并包圍數(shù)字電路42及射頻電路43。其中，固定封環(huán)41為非連續(xù)的環(huán)狀結(jié)構(gòu)，并具有數(shù)個(gè)缺口，如2個(gè)缺口，使得部分之固定封環(huán)41鄰近于數(shù)字電路42、且另一部分的固定封環(huán)41鄰近于射頻電路43。
如圖4B所示，固定封環(huán)41包括N型阱45、硅化金屬層46、柵氧化層(gate oxide)47、淺溝槽隔離層48、多晶硅層(polysilicon)49、介電層50a～50f、金屬層53a～53f、貫孔54a～54f、氧化物層51及氮化物層52。N型阱45及淺溝槽隔離層48形成于P型硅基板44中，硅化金屬層46形成于N型阱45中，柵氧化層47形成于硅化金屬層46中。其中，柵氧化層47的表面與淺溝槽隔離層48的表面共平面。介電層50a～50f、氧化物層51及氮化物層52是由下而上依序形成于柵氧化層47及淺溝槽隔離層48的表面上，多晶硅層49、金屬層53a～53f分別形成于介電層50a～50f上，并分別被介電層50b～50f及氧化物層51覆蓋。接觸層54a～54f分別形成于介電層50a～50f中，接觸層54a用以電連接金屬層53a及多晶硅層49，接觸層54b～54f由下而上依序用以電連接金屬層53b～53f之相鄰二金屬層。
雖然多晶硅層49與柵氧化層47可以降低集成電路芯片40的噪聲耦合現(xiàn)象，但卻導(dǎo)致在以等離子蝕刻法制造固定封環(huán)41的過(guò)程中所產(chǎn)生之電荷無(wú)法傳遞至P型硅基板44，電荷將會(huì)累積于固定封環(huán)41上的問(wèn)題，而嚴(yán)重影響集成電路芯片40的電品質(zhì)。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明的目的就是在提供一種集成電路芯片。其固定封環(huán)、接地環(huán)及防護(hù)環(huán)相互電連接的設(shè)計(jì)，可以降低電路及其輸出/輸入墊與外界的噪聲耦合程度，且可避免于等離子蝕刻制程中產(chǎn)生電荷累積的現(xiàn)象，以提升集成電路芯片的電品質(zhì)。
根據(jù)本發(fā)明的目的，提出一種集成電路芯片，包括一硅基板、至少一電路、一固定封環(huán)、一接地環(huán)及至少一防護(hù)環(huán)。電路形成于硅基板上，電路具有至少一輸出/輸入墊。固定封環(huán)形成于硅基板上，并圍繞電路及輸出/輸入墊。接地環(huán)形成于硅基板及輸出/輸入墊之間，并與固定封環(huán)電連接。防護(hù)環(huán)設(shè)置于硅基板之上，并圍繞輸出/輸入墊，用以與固定封環(huán)電連接。
根據(jù)本發(fā)明的目的，提出一種固定封環(huán)，圍繞在一集成電路芯片之周圍，集成電路芯片具有一硅基板。固定封環(huán)包括一P型阱、一N型摻雜物、一P型重?fù)诫s層(P+)、一隔離層、數(shù)個(gè)介電層及數(shù)個(gè)金屬層。P型阱形成于硅基板上，并具有一第一開(kāi)口。N型摻雜層形成于第一開(kāi)口中，并位于硅基板上。P型重?fù)诫s層(P+)形成于P型阱上，并具有一第二開(kāi)口，第二開(kāi)口對(duì)應(yīng)于N型摻雜層。隔離層形成第二開(kāi)口中，并位于N型摻雜層上。此些介電層形成于P型重?fù)诫s層(P+)上，各金屬層形成于對(duì)應(yīng)的各介電層上，并與P型重?fù)诫s層(P+)電連接。此些金屬層具有一缺口，此缺口暴露部分之隔離層的表面。
為使本發(fā)明的上述目的、特征、和優(yōu)點(diǎn)能更明顯易懂，下文特舉一優(yōu)選實(shí)施例，并配合附圖作詳細(xì)說(shuō)明。


圖1A表示傳統(tǒng)的集成電路芯片的俯視圖。
圖1B表示沿著圖1A的剖面線1B-1B’所視的集成電路芯片的部分放大剖面圖。
圖2A表示美國(guó)專利公開(kāi)案號(hào)US 2003/0122235 A1所揭露的集成電路芯片的部分俯視圖。
圖2B表示沿著圖2A的剖面線2B-2B’所視的集成電路芯片的部分放大剖面圖。
圖3A表示美國(guó)專利案號(hào)6,492,716所揭露的集成電路芯片的部分俯視圖。
圖3B表示沿著圖3A的剖面線3B-3B’所視的集成電路芯片的部分放大剖面圖。
圖4表示依照本發(fā)明之優(yōu)選實(shí)施例的集成電路芯片的俯視圖。
圖5A表示沿著圖4的剖面線5A-5A’所視的集成電路芯片的部分放大剖面圖。
圖5B表示沿著圖4的剖面線5B-5B’所視的集成電路芯片的部分放大剖面圖。
圖6表示沿著圖4的剖面線6-6’所視的集成電路芯片的部分放大剖面圖。
圖7表示沿著圖4之缺口附近的集成電路芯片的部分放大俯視圖。
圖8A表示沿著圖4的剖面線8A-8A’所視的集成電路芯片的部分放大剖面圖。
圖8B表示沿著圖4的剖面線8B-8B’所視的集成電路芯片的部分放大剖面圖。
圖9表示圖4之部分的集成電路芯片的放大俯視圖。
附圖標(biāo)號(hào)說(shuō)明10、20、40、70集成電路芯片11、21a、21b、41、71固定封環(huán)12、42、73數(shù)字電路12a、13a、73a、74a輸出/輸入墊13、24、43、74射頻電路
14、25、57硅基板15、58P型阱16、27P型重?fù)诫s層(P+)17a、17b、17c、34a、34b、34c、34d、34e、34f、53a、53b、53c、53d、53e、53f、61a、61b、61c、61d、61e、61f金屬層18a、18b、18c、30a、30b、30c、30d、30e、30f、50a、50b、50c、50d、50e、50f、60a、60b、60c介電層18d、31護(hù)層18e、32、52、60d氮化物層19a、19b、19c、54a、54b、54c、54d、54e、54f貫孔22數(shù)字電路的輸出/輸入墊23接地墊26、45N型阱28、46硅化金屬層29、48淺溝槽隔離層33聚亞酰胺層35a、35b、35c、35d、35e、35f、62a、62b、62c、62d、62e、62f接觸層44P型硅基板47柵氧化層49多晶硅層51、60d氧化物層55、56防護(hù)環(huán)55a第一基本封閉區(qū)域56a第二基本封閉區(qū)域58a第一P型阱58b第二P型阱58c、59c開(kāi)口59a第一P型重?fù)诫s層(P+)59b第二P型重?fù)诫s層(P+)71a、71b缺口
71c第一固定封環(huán)71d第二固定封環(huán)72接地環(huán)72a第一接地環(huán)72b第二接地環(huán)63N型摻雜層64隔離層65a、65b有源區(qū)域90電源環(huán)具體實(shí)施方式
請(qǐng)同時(shí)參照第4～6圖，圖4表示依照本發(fā)明之優(yōu)選實(shí)施例的集成電路芯片的俯視圖，第5圖表示沿著圖4的剖面線5-5’所視的集成電路芯片的部分放大剖面圖，圖6表示沿著圖4的剖面線6-6’所視的集成電路芯片的部分放大剖面圖。在第4～6圖中，集成電路芯片70包括一硅基板57、固定封環(huán)(seal ring)71、接地環(huán)(ground ring)72、至少一電路及其一輸出/輸入墊(input/output pad，I/O pad)和至少一防護(hù)環(huán)(guard ring)，例如是數(shù)字電路73、射頻電路74和防護(hù)環(huán)55及56。其中，數(shù)字電路73及射頻電路74分別具有一輸出/輸入墊73a及74a。固定封環(huán)71、接地環(huán)72、數(shù)字電路73、射頻電路74、輸出/輸入墊73a及74a和防護(hù)環(huán)55及56皆形成于硅基板57上。固定封環(huán)71用以圍繞在集成電路芯片70之周圍，并包圍數(shù)字電路73、射頻電路74和輸出/輸入墊73a及74a。接地環(huán)72被固定封環(huán)71包圍、并與固定封環(huán)71電連接。固定封環(huán)71及接地環(huán)72皆為非連續(xù)的環(huán)狀結(jié)構(gòu)，皆具有至少一缺口，如缺口71a及71b，使得固定封環(huán)71被區(qū)分為第一固定封環(huán)71c及第二固定封環(huán)71d，接地環(huán)72亦被區(qū)分為第一接地環(huán)72a及第二接地環(huán)72b。其中，第二固定封環(huán)71d及第二接地環(huán)72b儼然如同一U型結(jié)構(gòu)，且第一固定封環(huán)71c及第一接地環(huán)72a儼然如同一倒立之U型結(jié)構(gòu)。此外，數(shù)字電路73及輸出/輸入墊73a鄰近于第一固定封環(huán)71c及第一接地環(huán)72a，且射頻電路74及輸出/輸入墊74a鄰近于第二固定封環(huán)71d及第二接地環(huán)72b。防護(hù)環(huán)55設(shè)置于鄰近第一固定封環(huán)71c處，并與第一固定封環(huán)71c電連接。防護(hù)環(huán)55基本上為U型結(jié)構(gòu)，并與第一固定封環(huán)71c圍繞形成一第一基本封閉區(qū)域55a。同理，防護(hù)環(huán)56設(shè)置于鄰近第二固定封環(huán)71d處，并與第二固定封環(huán)71d電連接。防護(hù)環(huán)56基本上亦為U型結(jié)構(gòu)，并與第二固定封環(huán)71d圍繞形成一第二基本封閉區(qū)域56a。輸出/輸入墊73a形成于第一基本封閉區(qū)域55a內(nèi)，且輸出/輸入墊74a形成于第二基本封閉區(qū)域56a內(nèi)。
請(qǐng)參照?qǐng)D5A，其表示沿著圖4的剖面線5A-5A’所視的集成電路芯片的部分放大剖面圖。在圖5A中，第一固定封環(huán)71c以沿著硅基板57之部分周緣延伸之方式圍繞在圖4之部分的集成電路芯片70的周圍，第一固定封環(huán)71c包括第一P型阱(pwell)58a、第一P型重?fù)诫s層(P+)59a、數(shù)個(gè)介電層、數(shù)個(gè)金屬層及數(shù)個(gè)接觸層，例如是介電層60a～60c、金屬層61a～61c及接觸層62a～62c。第一P型阱58a形成于硅基板57上，第一P型重?fù)诫s層(P+)59a形成于第一P型阱58a中，第一P型重?fù)诫s層(P+)59a的表面與第一P型阱58a的表面共平面。介電層60a～60c由下而上依序形成于第一P型阱58a及第一P型重?fù)诫s層(P+)59a的表面上，金屬層61a～61c分別形成于介電層60a及60b上，且金屬層61a及61b分別被介電層60b及60c覆蓋。其中，第一接地環(huán)72a可與第一固定封環(huán)71a之金屬層61b電連接。接觸層62a～62c用以分別電連接第一P型重?fù)诫s層(P+)59a及金屬層61a、金屬層61a及61b和金屬層61b及61c。其中，接觸層62a～62c可以是貫孔(via)或插塞(plug)。需要注意的是，集成電路芯片70還包括一氧化物層60d及一氮化物層60e，氧化物層60d形成于介電層60c上，并覆蓋金屬層61c。氮化物層60e形成于氧化物層60d上，氧化物層60d及氮化物層60e即所謂之護(hù)層。此外，金屬層61a及第一P型重?fù)诫s層(P+)59a由第一固定封環(huán)71c處往圖4的輸出/輸入墊73a的兩側(cè)延伸，以形成圖4之防護(hù)環(huán)55。
請(qǐng)參照?qǐng)D5B，其表示沿著圖4的剖面線5B-5B’所視的集成電路芯片的部分放大剖面圖。在圖5B中，第二固定封環(huán)71d以沿著硅基板57之周緣延伸之方式圍繞在圖4之部分的集成電路芯片70的周圍，第二固定封環(huán)71d包括第二P型阱58b、第二P型重?fù)诫s層(P+)59b、介電層60a～60c、金屬層61d～61f及接觸層62d～62f。第二P型阱58b形成于硅基板57上，第二P型重?fù)诫s層(P+)59b形成于第二P型阱58b中，第二P型重?fù)诫s層(P+)59b的表面與第二P型阱58b的表面共平面。介電層60a～60c、氧化物層60d及氮化物層60e由下而上依序形成于第二P型阱58b及第二P型重?fù)诫s層(P+)59b的表面上，金屬層61d～61f分別形成于介電層60a～60c上，并被介電層60b、60c及氧化物層60d覆蓋。其中，第二接地環(huán)72b可與第二固定封環(huán)71d之金屬層61e電連接。接觸層62d～62f用以分別電連接第二P型重?fù)诫s層(P+)59b及金屬層61d、金屬層61d及61e和金屬層61e及61f。其中，接觸層62d～62f可以是貫孔或插塞。需要注意的是，金屬層61d及第二P型重?fù)诫s層(P+)59b由第二固定封環(huán)71d處往圖4的輸出/輸入墊74a的兩側(cè)延伸，以形成圖4之防護(hù)環(huán)56。
請(qǐng)同時(shí)參照?qǐng)D6及圖7，圖6表示沿著圖4的剖面線6-6’所視的集成電路芯片的部分放大剖面圖，圖7表示沿著圖4之缺口附近的集成電路芯片的部分放大俯視圖。在圖6及圖7中，固定封環(huán)71還包括一N型摻雜層63及隔離層64，且第一P型阱58a及第二P型阱58b之間具有具有一開(kāi)口58c。N型摻雜層63形成于開(kāi)口58c中，并位于硅基板57上，N型摻雜層63電隔絕第一P型阱58a及第二P型阱58b。第一P型重?fù)诫s層(P+)59a及第二P型重?fù)诫s層(P+)59b之間具有一開(kāi)口59c，以對(duì)應(yīng)于N型摻雜層63。隔離層64形成開(kāi)口59c中，并位于N型摻雜層63上，隔離層64電隔絕第一P型重?fù)诫s層(P+)59a及第二P型重?fù)诫s層(P+)59b。金屬層61a～61c及接觸層62a～62c和金屬層61d～61f及接觸層62d～62f之間具有缺口71a，缺口71a暴露部分之隔離層64的表面。其中，介電層60a～60c由下而上依序形成位于缺口63中隔離層64的上方，使得金屬層61a～61c及接觸層62a～62c和金屬層61d～61f及接觸層62d～62f電隔絕。缺口71a旁之第一固定封環(huán)71c之下方的有源區(qū)域(active region)65a及第二固定封環(huán)71d之下方的有源區(qū)域65b被N型摻雜層63隔開(kāi)。N型摻雜層63可以為N型阱(N well)或N型外延層(N-epi)，而隔離層64可以為淺溝槽隔離層(shallowtrench isolation，STI)或場(chǎng)氧化層(field oxide)。
由圖6之說(shuō)明可以明了本發(fā)明之固定封環(huán)71至少包括第一P型阱58a、第二P型阱58b、N型摻雜層63、第一P型重?fù)诫s層(P+)59a、第二P型重?fù)诫s層(P+)59b、隔離層64、金屬層62a及62b和介電層60a。第一P型阱58a形成于硅基板57上，第二P型阱58b形成于鄰近第一P型阱58a處。N型摻雜層63形成于第一P型阱58a與第二P型阱58b之間，使第一P型阱58a與第二P型阱58b電隔絕。第一P型重?fù)诫s層(P+)59a形成于第一P型阱58a上，第二P型重?fù)诫s層(P+)59b形成于第二P型阱58b上。隔離層64形成于第一P型重?fù)诫s層(P+)59a與第二P型重?fù)诫s層(P+)59b之間，使第一P型重?fù)诫s層(P+)59a與第二P型重?fù)诫s層(P+)59b電隔絕。金屬層61a直接或間接形成于第一P型重?fù)诫s層(P+)59a上，并與第一P型重?fù)诫s層(P+)59a電連接。金屬層61d直接或間接形成于第二P型重?fù)诫s層(P+)59b上，并與第二P型重?fù)诫s層(P+)59b電連接。介電層60a形成于金屬層61a與61d之間，使金屬層61a及61d電隔絕。
請(qǐng)參照?qǐng)D6，由于缺口71a之下方的N型摻雜層63形成于第一P型阱58a及第二P型阱58b之間，于缺口71a分別與第一固定封環(huán)71c及第二固定封環(huán)71d之交界處，N型摻雜層63和第一P型阱58a及第二P型阱58b之間形成2個(gè)反向相連之PN結(jié)(iunction)，而使得噪聲將無(wú)法從缺口71a一側(cè)之第一固定封環(huán)71c經(jīng)由N型摻雜層63傳送至缺口71a另一側(cè)之第二固定封環(huán)71d。如此，可以有效地避免數(shù)字電路73所產(chǎn)生的噪聲經(jīng)由固定封環(huán)71傳送到射頻電路74。此外，在以等離子蝕刻法制造固定封環(huán)71時(shí)所產(chǎn)生之電荷將可分別經(jīng)由第一P型重?fù)诫s層(P+)59a及第一P型阱58a和第二P型重?fù)诫s層(P+)59b及第二P型阱58b傳遞給硅基板57，以避免電荷累積于固定封環(huán)71上，可維持集成電路芯片70的電品質(zhì)。
請(qǐng)參照?qǐng)D8A，其表示沿著圖4的剖面線8A-8A’所視的集成電路芯片的部分放大剖面圖。請(qǐng)同時(shí)參考圖5A及圖6，在圖8A中，第一接地環(huán)72a形成于硅基板57和輸出/輸入墊73a之間，防護(hù)環(huán)55由金屬層61a及第一P型重?fù)诫s層(P+)59a電連接而成，并圍繞輸出/輸入墊73a。
請(qǐng)參照?qǐng)D8B，其表示沿著圖4的剖面線8B-8B’所視的集成電路芯片的部分放大剖面圖。請(qǐng)同時(shí)參考圖5B及圖6，在圖8B中，第二接地環(huán)72b形成于硅基板57和輸出/輸入墊74a之間，防護(hù)環(huán)56由金屬層61d及第二P型重?fù)诫s層(P+)59b電連接而成，并圍繞輸出/輸入墊74a。
由于輸出/輸入墊73a及其下方之第一P型阱58a之間具有電容效應(yīng)，且輸出/輸入墊74a及其下方之第二P型阱58b之間具有電容效應(yīng)，故當(dāng)輸出/輸入墊73a及74a接收到噪聲時(shí)，噪聲將先耦合分別位于輸出/輸入墊73a及74a之下方的第一P型阱58a及第二P型阱58b。然后，經(jīng)由輸出/輸入墊73a及74a周圍的防護(hù)環(huán)55及56分別傳送到第一固定封環(huán)71c及第一接地環(huán)72a和第二固定封環(huán)71d及第二接地環(huán)72b。如此，將可有效地排除輸出/輸入墊73a及74a所接收到的噪聲。此外，從防護(hù)環(huán)55及56外圍傳送而來(lái)的噪聲亦可以經(jīng)由防護(hù)環(huán)55及56分別傳送至第一固定封環(huán)71c及第一接地環(huán)72a和第二固定封環(huán)71d及第二接地環(huán)72b，以避免干擾輸出/輸入墊73a及74a。如此一來(lái)，防護(hù)環(huán)55及56可以迅速地將防護(hù)環(huán)55及56附近區(qū)域的噪聲傳導(dǎo)至接地端，以使輸出/輸入墊73a及74a免受噪聲干擾。對(duì)于相鄰的兩個(gè)輸出/輸入墊而言，其外圍的防護(hù)環(huán)更可避免這些相鄰的兩個(gè)輸出/輸入墊產(chǎn)生錯(cuò)誤的信號(hào)反饋路徑。
請(qǐng)參照?qǐng)D9，其表示圖4之部分的集成電路芯片的放大俯視圖。在圖9中，集成電路芯片70還包括電源環(huán)(power ring)90，電源環(huán)90及第一接地環(huán)72a部分形成于輸出/輸入墊55的下方，且電源環(huán)90及第一接地環(huán)72a各約對(duì)應(yīng)輸出/輸入墊73a之底面的一半。其中，電源環(huán)90及第一接地環(huán)72a除了可作為電路的接地和電源之傳統(tǒng)用途之外，此兩條如同金屬環(huán)之電源環(huán)90及第一接地環(huán)72a的配置可作為第8圖的輸出/輸入墊73a及第一P型阱58a之間的屏蔽，阻擋彼此噪聲的相互干擾。同理，另一電源環(huán)及第二接地環(huán)72b形成于輸出/輸入墊74a的下方，可作為輸出/輸入墊74a及第二P型阱58b之間的屏蔽，阻擋彼此噪聲的相互干擾。
本發(fā)明上述實(shí)施例所揭露的集成電路芯片，其固定封環(huán)、接地環(huán)及防護(hù)環(huán)相互電連接的設(shè)計(jì)，可以降低噪聲耦合程度，并可避免產(chǎn)生電荷累積的現(xiàn)象，以提升集成電路芯片的電特性。
綜上所述，雖然本發(fā)明已結(jié)合一優(yōu)選實(shí)施例揭露如上，然而其并非用以限定本發(fā)明，本領(lǐng)域的技術(shù)人員在不脫離本發(fā)明的精神和范圍內(nèi)，可作各種更動(dòng)與潤(rùn)飾，因此本發(fā)明的保護(hù)范圍應(yīng)當(dāng)視后附的權(quán)利要求所界定者為準(zhǔn)。
權(quán)利要求
1.一種集成電路芯片，包括一硅基板；至少一電路，形成于該硅基板上，該電路具有至少一輸出/輸入墊(input/output pad，I/O pad)；一固定封環(huán)(seal ring)，形成于該硅基板上，并圍繞該電路及該輸出/輸入墊；一接地環(huán)(ground ring)，形成于該硅基板及該輸出/輸入墊之間，并與該固定封環(huán)電連接；以及至少一防護(hù)環(huán)(guard ring)，設(shè)置于該硅基板之上，并圍繞該輸出/輸入墊，用以與該固定封環(huán)電連接。
2.如權(quán)利要求1所述的集成電路芯片，其中該防護(hù)環(huán)為一P型重?fù)诫s層(P+)及一金屬層所電連接而成之防護(hù)環(huán)。
3.如權(quán)利要求1所述的集成電路芯片，其中該電路為數(shù)字電路。
4.如權(quán)利要求1所述的集成電路芯片，其中該電路為模擬電路。
5.如權(quán)利要求1所述的集成電路芯片，其中該電路為射頻電路。
6.一種固定封環(huán)，延伸在一硅基板之周圍，該固定封環(huán)包括一P型阱(Pwell)，形成于該硅基板上，并具有一第一開(kāi)口；一N型摻雜層，形成于該第一開(kāi)口中，并位于該硅基板上；一P型重?fù)诫s層(P+)，形成于該P(yáng)型阱上，并具有一第二開(kāi)口，該第二開(kāi)口對(duì)應(yīng)于該N型摻雜層；一隔離層，形成該第二開(kāi)口中，并位于該N型摻雜層上；多個(gè)介電層，形成于該P(yáng)型重?fù)诫s層(P+)上；以及多個(gè)金屬層，各該金屬層形成于對(duì)應(yīng)之各該介電層上，并與該P(yáng)型重?fù)诫s層(P+)電連接，該些金屬層具有一缺口，該缺口暴露部分之該隔離層。
7.如權(quán)利要求6所述的固定封環(huán)，其中該固定封環(huán)還包括多個(gè)接觸層，各該接觸層形成于對(duì)應(yīng)之各該介電層中，一接觸層用以電連接該P(yáng)型重?fù)诫s層(P+)及鄰近于該P(yáng)型重?fù)诫s層(P+)之該金屬層，其余該些接觸層之各該接觸層用以電連接相鄰之二該金屬層。
8.如權(quán)利要求7所述的固定封環(huán)，其中該些接觸層為多個(gè)貫孔(via)。
9.如權(quán)利要求7所述的固定封環(huán)，其中該些接觸層為多個(gè)插塞(plug)。
10.如權(quán)利要求6所述的固定封環(huán)，其中該第二開(kāi)口之大小大于或等于該N型摻雜層的表面積。
11.如權(quán)利要求6所述的固定封環(huán)，其中該N型摻雜層的表面與該P(yáng)型阱的表面共平面。
12.如權(quán)利要求6所述的固定封環(huán)，其中該隔離層的表面與該P(yáng)型重?fù)诫s層(P+)的表面共平面。
13.如權(quán)利要求6所述的固定封環(huán)，其中該N型摻雜層為N型阱(Nwell)。
14.如權(quán)利要求6所述的固定封環(huán)，其中該N型摻雜層為N型外延層(N-epi)。
15.如權(quán)利要求6所述的固定封環(huán)，其中該隔離層為淺溝槽隔離層(shallow trench isolation，STI)。
16.如權(quán)利要求6所述的固定封環(huán)，其中該隔離層為場(chǎng)氧化層(fieldoxide)。
17.一種集成電路芯片，包括一硅基板；一第一固定封環(huán)，沿著該硅基板周緣延伸；一第一防護(hù)環(huán)，設(shè)置于鄰近該第一固定封環(huán)處并與該第一固定封環(huán)電連接，該第一防護(hù)環(huán)基本上為U型并與該第一固定封環(huán)間圍繞形成一第一基本封閉區(qū)域；以及一第一輸出/輸入墊，形成于該第一基本封閉區(qū)域內(nèi)。
18.如權(quán)利要求17所述的集成電路芯片，其中該第一防護(hù)環(huán)具有一第一端點(diǎn)，該第一端點(diǎn)延伸至該硅基板周緣而與該固定封環(huán)電連接。
19.如權(quán)利要求17所述的集成電路芯片，其中該集成電路芯片還包括一第二固定封環(huán)，沿著該硅基板周緣延伸，并與該第一固定封環(huán)電隔絕；一第二防護(hù)環(huán)，設(shè)置于鄰近該第二固定封環(huán)處并與該第二固定封環(huán)電連接，該第二防護(hù)環(huán)基本上為U型并與該第二固定封環(huán)間圍繞形成一第二基本封閉區(qū)域；以及一第二輸出/輸入墊，形成于該第二基本封閉區(qū)域內(nèi)。
20.如權(quán)利要求19所述的集成電路芯片，其中該第一輸出/輸入墊連結(jié)至一射頻電路，該第二輸出/輸入墊連結(jié)至一數(shù)字電路。
21.一固定封環(huán)，延伸在一硅基板之周圍，該固定封環(huán)包括一第一P型阱，形成于該硅基板上；一第二P型阱，形成于鄰近該第一P型阱處；一N型摻雜層，形成于該第一P型阱與該第二P型阱之間，使該第一P型阱與該第二P型阱電隔絕；一第一P型重?fù)诫s層，形成于該第一P型阱上；一第二P型重?fù)诫s層，形成于該第二P型阱上；一隔離層，形成于該第一P型重?fù)诫s層與該第二P型重?fù)诫s層之間，使該第一P型重?fù)诫s層與該第二P型重?fù)诫s層電隔絕；一第一金屬層，直接或間接形成于該第一P型重?fù)诫s層上，并與該第一P型重?fù)诫s層電連接；一第二金屬層，直接或間接形成于該第二P型重?fù)诫s層上，并與該第二P型重?fù)诫s層電連接；以及一介電層，形成于該第一金屬層與該第二金屬層之間，使該第一金屬層與該第二金屬層電隔絕。
22.如權(quán)利要求21所述的固定封環(huán)，其中該固定封環(huán)還包括一第一介電層與一第一接觸層，形成于該第一金屬層與該第一P型重?fù)诫s層之間，該第一金屬層藉由該第一接觸層與該第一P型重?fù)诫s層電連接；以及一第二介電層與一第二接觸層，形成于該第二金屬層與該第二P型重?fù)诫s層之間，該第二金屬層藉由該第二接觸層與該第二P型重?fù)诫s層電連接。
23.如權(quán)利要求22所述的固定封環(huán)，其中該第一接觸層為一插塞或一貫孔。
24.如權(quán)利要求22所述的固定封環(huán)，其中該第二接觸層為一插塞或一貫孔。
25.如權(quán)利要求21所述的固定封環(huán)，其中該隔離層為一淺溝槽隔離層或一場(chǎng)氧化層。
全文摘要
一種集成電路芯片，包括一硅基板、至少一電路、一固定封環(huán)、一接地環(huán)及至少一防護(hù)環(huán)。電路形成于硅基板上，電路具有至少一輸出/輸入墊。固定封環(huán)形成于硅基板上，并圍繞電路及輸出/輸入墊。接地環(huán)形成于硅基板及輸出/輸入墊之間，并與固定封環(huán)電連接。防護(hù)環(huán)設(shè)置于硅基板之上，并圍繞輸出/輸入墊，用以與固定封環(huán)電連接。
文檔編號(hào)H01L23/58GK1622324SQ20031011883
公開(kāi)日2005年6月1日 申請(qǐng)日期2003年11月28日 優(yōu)先權(quán)日2003年11月28日
發(fā)明者陳升祐 申請(qǐng)人:絡(luò)達(dá)科技股份有限公司