專利名稱：高性能垂直pnp晶體管及其制法的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種高性能PNP晶體管，以及形成垂直P(pán)NP和NPN晶體管的方法。
背景技術(shù)：
持續(xù)增長(zhǎng)的對(duì)移動(dòng)通訊的使用促進(jìn)了射頻(RF)通訊的進(jìn)步。特別是，膨脹的市場(chǎng)要求降低功耗低并提高性能。已經(jīng)形成多種應(yīng)用的一個(gè)可能的解決方案是雙極型互補(bǔ)金屬氧化物半導(dǎo)體(BiCMOS)技術(shù)。例如，見(jiàn)Wilson等人的“Process HJA 30GHz NPN and 20GHz PNP Complementary BipolarProcess For High Linearity RF Circuits，”BCTM，1998，第164頁(yè)；Onai等人的“Self-Aligned Complementary Bipolar Technology for Low-PowerDissipation and Ultra-High Speed LSI’s，”IEEE TED，433，1995，第413頁(yè)；Miwa等人的“A Complementary Bipolar Technology for Low Cost and HighPerformance Mixed Analog/Digital Applications，”BCTM，1996，第185頁(yè)；以及，Chyan等人的“A 50GHz 0.25μm...BiCMOS Technology for Low-PowerWireless-Communication VLSI’s”BCTM，1998，第128頁(yè)。
然而，隨著越來(lái)越多地使用這項(xiàng)技術(shù)，出現(xiàn)了這樣的問(wèn)題，即目前僅可以獲得高性能的垂直NPN晶體管。對(duì)于當(dāng)前低性能的橫向PNP晶體管僅能獲得低于1GHz的截至閾值(fT)。
基于上述原因，本技術(shù)領(lǐng)域中需要高性能PNP晶體管，以及制備均具有高性能的NPN和PNP晶體管的方法。

發(fā)明內(nèi)容
本發(fā)明包括一種用于制造高性能垂直NPN和PNP晶體管的方法，及所得結(jié)構(gòu)。所得的高性能垂直P(pán)NP晶體管包括發(fā)射極區(qū)，發(fā)射極區(qū)包括硅和鍺，并且其PNP發(fā)射極與NPN晶體管的基極共享一層硅單層(a single layerof silicon)。該方法向傳統(tǒng)的用于CMOS和雙極型器件的制造工藝添加了兩個(gè)額外的掩模步驟，因此實(shí)現(xiàn)了對(duì)整個(gè)工藝流程的最小附加。所得的結(jié)構(gòu)明顯增強(qiáng)了PNP器件性能。
本發(fā)明的第一方面提供一種垂直P(pán)NP晶體管，包括發(fā)射極區(qū)，包括硅和鍺。
本發(fā)明的第二方面提供垂直P(pán)NP和NPN晶體管，包括硅單層，其形成PNP晶體管的發(fā)射極區(qū)、NPN晶體管的非本征基極區(qū)、和NPN晶體管的本征基極區(qū)。
本發(fā)明的第三方面提供一種在形成CMOS器件和NPN晶體管的同時(shí)形成PNP晶體管的方法，其采用了除用于形成CMOS和NPN器件的掩模步驟以外的至少兩個(gè)掩模步驟，該方法包括第一掩模步驟，限定第一開(kāi)口，通過(guò)第一開(kāi)口進(jìn)行用于PNP晶體管的本征基極和集電極的注入；以及，第二掩模步驟，限定PNP晶體管的發(fā)射極。
本發(fā)明的前述及其它特征將通過(guò)下面對(duì)本發(fā)明實(shí)施例的更加具體的描述而變得明顯易懂。


下面，將參照附圖詳細(xì)介紹本發(fā)明的實(shí)施例，其中相同的附圖標(biāo)記表示相同的元件，并且附圖中圖1示出了制造高性能PNP器件的方法的第一步；圖2和3分別示出了該方法的第二和第三步；圖4示出了該方法可選的第四步；圖5至15分別示出了該方法的第五至第十五步；以及圖16示出了該方法的第十六步和所得的高性能NPN及PNP晶體管。
具體實(shí)施例方式
本發(fā)明包括制造高性能垂直NPN和PNP晶體管的方法及所得的結(jié)構(gòu)。該方法產(chǎn)生了作為傳統(tǒng)的SiGe BiCMOS制造技術(shù)的一部分的高性能垂直P(pán)NP晶體管。所得的高性能垂直P(pán)NP晶體管包括含有硅和鍺的發(fā)射極區(qū)，并且其發(fā)射極與NPN晶體管的基極共享一層硅單層。此結(jié)構(gòu)是應(yīng)用SiGe低溫外延層的結(jié)果，SiGe低溫外延層在PNP區(qū)上形成多晶硅并在NPN區(qū)上形成單晶硅和多晶硅，接著進(jìn)行形成垂直NPN的非本征基極和垂直P(pán)NP的發(fā)射極的單次注入。該方法向用于CMOS和雙極器件的傳統(tǒng)SiGe制造工藝增加了兩個(gè)額外的掩模步驟，由此實(shí)現(xiàn)了對(duì)整個(gè)工藝流程的最小附加。
參照附圖，圖1至16示出了制造工藝步驟。在所有附圖中，其中將要建立垂直NPN晶體管的NPN區(qū)2示于左側(cè)，其中將要建立垂直P(pán)NP晶體管的PNP區(qū)4示于右側(cè)。應(yīng)認(rèn)識(shí)到，為了簡(jiǎn)潔和清楚起見(jiàn)，忽略了一些根據(jù)傳統(tǒng)SiGe技術(shù)的制造步驟。另外應(yīng)理解的是，為了清楚起見(jiàn)，示出了一些傳統(tǒng)SiGe技術(shù)的制造步驟，但這些步驟不是構(gòu)成本發(fā)明的必要部分。
在第一步中，如圖1所示，提供第一掩模步驟，其中例如通過(guò)旋涂在二氧化硅層22(以下稱作“氧化物”)上涂布光致抗蝕劑10。光致抗蝕劑10以及此處所用的任何其它光致抗蝕劑可是任何公知或新近開(kāi)發(fā)出來(lái)的光致抗蝕劑材料。按已知方式(例如，曝光和顯影)在光致抗蝕劑10中形成用于注入15的開(kāi)口。如果期望將器件與襯底12隔離開(kāi)，和/或不提供實(shí)現(xiàn)相同目的的現(xiàn)有工藝，第一注入可包括用于為p型襯底12建立n型隔離部分23的n型材料。因此，此第一注入是可選的。其次，提供用于建立垂直P(pán)NP晶體管的集電極16的p型材料。最后是用于建立垂直P(pán)NP晶體管的本征基極18的n型材料。也可以在上述注入之前建立多個(gè)其它結(jié)構(gòu)。在這些結(jié)構(gòu)之中，如圖1所示，包括淺槽隔離(STI)21、氧化層22和NPN次集電極25。此處和本說(shuō)明書(shū)始終使用的n型材料可以是公知的或新近開(kāi)發(fā)的用于此類摻雜的材料，例如砷、磷、銻、或這些材料的組合。類似地，此處和本說(shuō)明書(shū)始終使用的p型材料可以是公知的或新近開(kāi)發(fā)的用于此類摻雜的材料，例如硼、銦、或這些材料的組合。接著，按已知方式(例如，通過(guò)蝕刻)去除光致抗蝕劑10。
圖2示出了第二步，其中沉積氮化硅層24(以下稱作“氮化物”)，接著是氧化層26。用抗蝕劑27遮蔽雙極區(qū)，并蝕刻層24和26，以暴露出非雙極區(qū)。然后，去除抗蝕劑27，并且層24和26保護(hù)雙極區(qū)免受CMOS處理。然而應(yīng)認(rèn)識(shí)到，依據(jù)CMOS工藝，這些步驟可以不是必需的。注意，接下來(lái)的附圖示出了仿佛未被蝕刻的層24和26。此處，可以執(zhí)行部分地產(chǎn)生CMOS器件的公知制造步驟(未示出)。CMOS處理可以保留或者可以不保留覆蓋氮化膜(blanket nitride film)(未示出)。然而，CMOS處理去除了氧化層26，因此需要再沉積另一氧化層26來(lái)在雙極處理期間保護(hù)CMOS區(qū)。
圖3示出了第三步，其中通過(guò)在層24和26之上涂布光致抗蝕劑28形成第二掩模，并且例如通過(guò)經(jīng)由光致抗蝕劑28曝光并蝕刻層22、24和26形成開(kāi)口30，從而暴露出PNP區(qū)4中的氧化層22(襯底12)的表面31。然后，例如通過(guò)蝕刻去除光致抗蝕劑28。
參照?qǐng)D4，其示出了可選的第四步。此可選的第四步掩模步驟包括在將要產(chǎn)生PNP區(qū)4的非本征基極36的位置上涂布光致抗蝕劑32并曝光形成開(kāi)口34。接著，可以執(zhí)行n型材料的注入從而形成PNP區(qū)4的非本征基極36。接著，去除光致抗蝕劑32。若未執(zhí)行本步驟，如圖15所示，則可以使用NFET源極/漏極注入在工藝結(jié)束時(shí)完成形成PNP區(qū)4的非本征基極36的n型注入，這將在下面介紹。此后一選擇節(jié)省了掩模步驟，但產(chǎn)生了更高的基極電阻，并由此降低了PNP晶體管的性能。為清楚起見(jiàn)，圖5至14未示出非本征基極部分36。
圖5示出了第五步，其中沉積多晶硅層38，其填充了PNP區(qū)4上的開(kāi)口并接觸到表面31。多晶硅層38可以不小于10nm且不大于100nm，并且通常為約45nm。
接著，如圖6所示，通過(guò)沉積氧化物(未示出)，并籍由涂布/顯影光致抗蝕劑(未示出)來(lái)進(jìn)行掩蔽，再在NPN區(qū)2上蝕刻多晶硅層38至氮化層24，從而在NPN區(qū)2上產(chǎn)生開(kāi)口40。(注意依據(jù)前面的處理，氧化物可以不是必需的。)此處，進(jìn)行N型材料的注入，從而形成NPN集電極50(依據(jù)前面NPN集電極的處理，此注入可以不是必需的)。接著，去除抗蝕劑，并且依據(jù)后續(xù)處理，進(jìn)行蝕刻，直至NPN區(qū)2上的氧化層22或襯底12。
在下面的步驟中，如圖7所示，在整個(gè)晶片上生長(zhǎng)硅-鍺(SiGe)的外延層42。隨著外延層42的生長(zhǎng)，SiGe由于其與硅相接觸而在NPN區(qū)2上生長(zhǎng)為單晶層46，但在多晶硅38上，即PNP區(qū)4上的區(qū)域上，生長(zhǎng)成多晶層46。伴隨沉積的發(fā)生，將添加p型材料，使得所得的層42包括NPN區(qū)2的p型基極48。在某些情況中，外延層42也可包括一些沉積在添加至層42的p型材料附近的碳。所得層42包括鍺的最大濃度不小于總的硅和鍺成分(combined silicon and germanium composition)的10％且不大于總的硅和鍺成分的30％的區(qū)域。
圖8至16示出了最終獲得最后的高性能NPN和PNP晶體管的公知的SiGe技術(shù)的連續(xù)步驟。這些步驟在美國(guó)專利第5111271號(hào)中描述，其在此作為參考引入。應(yīng)該認(rèn)識(shí)到，為了使集成線路適用于不同的應(yīng)用，這些步驟可以稍作變化。圖8示出了其中氧化層52生長(zhǎng)在整個(gè)晶片上，接著沉積氮化層54而最后是多晶硅層56的步驟。
圖9示出了接下來(lái)的步驟，其中沉積并隨后蝕刻掉另一層氮化層(未示出)從而在NPN區(qū)2上形成心軸(mandrel)58。另外，靠近心軸58按傳統(tǒng)方式(例如，沉積并蝕刻氧化物)形成氧化間隔壁60。接著，注入p型材料61(例如，硼)從而形成NPN區(qū)2的非本征基極62和PNP區(qū)4的發(fā)射極64。p型材料緩慢地?cái)U(kuò)散入單晶層44中，但是快速地?cái)U(kuò)散入多晶層，例如多晶硅層38和SiGe層46。p型外擴(kuò)散65通過(guò)在多晶硅中迅速擴(kuò)散而形成。結(jié)果，同時(shí)形成了PNP區(qū)4的發(fā)射極64和NPN區(qū)2的非本征基極62。所得的結(jié)構(gòu)包括PNP晶體管發(fā)射極區(qū)64中的多晶硅、以及NPN晶體管的非本征基極區(qū)62的一部分中的單晶硅和本征基極區(qū)63中的單晶硅。
如圖10所示，接下來(lái)的步驟包括從心軸58處蝕刻掉間隔壁60(圖9)，并執(zhí)行重度氧化68。隨著氧化的發(fā)生，多晶硅層56(圖9)轉(zhuǎn)化為氧化層70。然而，多晶硅層56在氮化物心軸58下的部分71保留為多晶硅，因此將心軸58的形狀轉(zhuǎn)印至多晶硅層56。所得的結(jié)構(gòu)允許將要形成的NPN區(qū)2的發(fā)射極與NPN區(qū)2的非本征基極62自對(duì)準(zhǔn)。
參照?qǐng)D11，接下來(lái)的步驟包括選擇性地蝕刻掉多晶硅部分71、氮化物心軸58、以及氧化層70、氮化層54和氧化層52的在其下的部分。
接下來(lái)的步驟，如圖12所示，包括沉積多晶硅層72，并且或者在沉積期間或者通過(guò)注入74以n型材料對(duì)其摻雜，從而形成NPN區(qū)2的發(fā)射極76。
如圖13所示，沉積氮化層78。然后用光致抗蝕劑(未示出)遮蔽掉NPN發(fā)射極76。接著，去除(例如通過(guò)蝕刻)各個(gè)層(即氮化層78、多晶硅層72、氧化層50和70、以及氮化層54)。接著，去除抗蝕劑(未示出)。
接下來(lái)的步驟，如圖14所示，包括用光致抗蝕劑(未示出)遮蔽NPN區(qū)2和PNP發(fā)射極64，并蝕刻掉SiGe多晶硅層46和多晶硅層38。此蝕刻限定了NPN晶體管100的基極和PNP晶體管102的發(fā)射極64。然后，剝落光致抗蝕劑(未示出)，并蝕刻氧化層26。
參照?qǐng)D15，如果略去了圖4所示的可選的第三掩模，則可以使用CMOSNFET源極/漏極處理(未示出)從而形成PNP區(qū)4的非本征基極36。在此條件下，將蝕刻氮化層24(若存在)，形成光致抗蝕劑掩模并注入N型材料80，從而建立非本征基極36。然后，將剝落光致抗蝕劑(未示出)。
最后，如圖16所示，透過(guò)掩模(未示出)進(jìn)行p型材料82的注入，以用于形成PFET源極/漏極(未示出)。此注入還形成了PNP集電極接觸84。
繼續(xù)參見(jiàn)圖16，所得的垂直晶體管100和102包括PNP晶體管102的多晶硅發(fā)射極64和NPN晶體管100的多晶硅發(fā)射極76。垂直P(pán)NP晶體管102包括發(fā)射極區(qū)64，發(fā)射極區(qū)64包括硅和鍺。另外，垂直NPN和PNP晶體管100和102包括硅單層，其形成了PNP晶體管102的發(fā)射極區(qū)64、NPN晶體管100的非本征基極62和NPN晶體管100的本征基極63。所得的結(jié)構(gòu)提供了同當(dāng)前的橫向PNP晶體管相比具有明顯增強(qiáng)的性能(可具有fT＞1GHz的截止頻率)的PNP晶體管102。
如上所述，形成PNP晶體管102的方法，除了用于形成CMOS器件(未示出)和NPN晶體管102的掩模步驟之外，使用兩個(gè)附加的掩模步驟，圖1和圖3。未示出的CMOS工藝步驟可包括柵極氧化物生長(zhǎng)、FET多晶硅的沉積和蝕刻、間隔壁的生長(zhǎng)和/或沉積以及蝕刻、延展和環(huán)形(halo)掩模及注入、源極/漏極的掩模和注入等等。圖1的第一掩模步驟限定了開(kāi)口14，通過(guò)開(kāi)口14進(jìn)行PNP本征基極18、PNP集電極16和PNP n型隔離23(若前面的掩模和注入可用于相同的功能，后者是可選)注入。圖3的第二掩模步驟限定了開(kāi)口30，通過(guò)開(kāi)口30形成PNP發(fā)射極64。
雖然本發(fā)明已經(jīng)結(jié)合上面描述的具體實(shí)施例介紹如上，但是顯然，各種替換、改動(dòng)和變化對(duì)本領(lǐng)域技術(shù)人員是十分明顯的。另外，本發(fā)明如前面所闡釋的實(shí)施例是為了說(shuō)明，而并非限制。各種變化可在不脫離本發(fā)明如權(quán)利要求所限定的實(shí)質(zhì)和范圍的條件下進(jìn)行。
權(quán)利要求
1.一種垂直P(pán)NP晶體管，包括發(fā)射極區(qū)，包括硅和鍺。
2.如權(quán)利要求1所述的晶體管，其中最大鍺濃度構(gòu)成不小于硅和鍺的10％，并且最大鍺濃度構(gòu)成不大于硅和鍺的30％。
3.如權(quán)利要求1所述的晶體管，其中硅為多晶硅。
4.如權(quán)利要求1所述的晶體管，其中晶體管具有大于1GHz的截止頻率。
5.如權(quán)利要求1所述的晶體管，其中發(fā)射極區(qū)還包括碳。
6.一種垂直P(pán)NP和NPN晶體管，包括硅單層，其形成PNP晶體管的發(fā)射極區(qū)、NPN晶體管的非本征基極區(qū)和NPN晶體管的本征基極區(qū)。
7.如權(quán)利要求6所述的垂直P(pán)NP和NPN晶體管，其中PNP晶體管的發(fā)射極區(qū)包括硅和鍺。
8.如權(quán)利要求7所述的垂直P(pán)NP和NPN晶體管，其中最大鍺濃度構(gòu)成不小于硅和鍺的10％，并且該鍺濃度構(gòu)成不大于硅和鍺的30％。
9.如權(quán)利要求7所述的垂直P(pán)NP和NPN晶體管，其中發(fā)射極區(qū)還包括碳。
10.如權(quán)利要求7所述的垂直P(pán)NP和NPN晶體管，其中硅層為PNP晶體管的發(fā)射極區(qū)中的多晶硅、以及NPN晶體管的非本征基極區(qū)的一部分中的單晶硅和本征基極區(qū)中的單晶硅。
11.如權(quán)利要求6所述的垂直P(pán)NP和NPN晶體管，其中PNP晶體管具有大于1GHz的截止頻率。
12.一種在形成互補(bǔ)金屬氧化物半導(dǎo)體器件和NPN晶體管的同時(shí)形成PNP晶體管的方法，其采用了除用于形成互補(bǔ)金屬氧化物半導(dǎo)體和NPN器件的掩模步驟以外的至少兩個(gè)掩模步驟，該方法包括第一掩模步驟，其限定第一開(kāi)口，通過(guò)第一開(kāi)口進(jìn)行用于PNP晶體管的本征基極和集電極的注入；以及第二掩模步驟，其限定PNP晶體管的發(fā)射極。
13.如權(quán)利要求12所述的方法，還包括通過(guò)第一開(kāi)口注入n型隔離從而將PNP集電極與襯底分開(kāi)的步驟。
14.如權(quán)利要求12所述的方法，還包括第三掩模步驟，其限定至少一個(gè)開(kāi)口，通過(guò)該開(kāi)口進(jìn)行用于PNP的非本征基極的注入。
15.如權(quán)利要求12所述的方法，還包括步驟在第二開(kāi)口上沉積多晶硅層；以及生長(zhǎng)硅和鍺的外延層，其中，硅在多晶硅層上生長(zhǎng)為多晶硅，而在NPN上生長(zhǎng)為單晶硅。
16.如權(quán)利要求15所述的方法，還包括通過(guò)注入p型材料同時(shí)形成PNP的發(fā)射極和NPN的非本征基極的步驟。
17.如權(quán)利要求16所述的方法，其中PNP的發(fā)射極包括硅和鍺。
18.如權(quán)利要求15所述的方法，其中外延層還包括碳。
19.如權(quán)利要求15所述的方法，還包括在生長(zhǎng)步驟期間添加p型材料的步驟。
20.如權(quán)利要求15所述的方法，其中多晶硅層不小于10nm，并且其中多晶硅層不大于100nm。
全文摘要
本發(fā)明公開(kāi)了一種高性能垂直P(pán)NP晶體管及其制法。所得的高性能垂直P(pán)NP晶體管包括發(fā)射極區(qū)，發(fā)射極區(qū)包括硅和鍺，并且其PNP發(fā)射極與NPN晶體管的基極共享一層硅單層。該方法向傳統(tǒng)的用于CMOS和雙極器件的制造工藝添加了兩個(gè)額外的掩模步驟，因此實(shí)現(xiàn)了對(duì)整個(gè)工藝流程的最小附加。所得的結(jié)構(gòu)明顯增強(qiáng)了PNP器件性能。
文檔編號(hào)H01L31/11GK1514494SQ20031011632
公開(kāi)日2004年7月21日 申請(qǐng)日期2003年11月19日 優(yōu)先權(quán)日2002年11月25日
發(fā)明者彼得·B·格雷, 彼得 B 格雷, B 約翰遜, 杰弗里·B·約翰遜 申請(qǐng)人:國(guó)際商業(yè)機(jī)器公司