專利名稱：半導(dǎo)體裝置及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及具有MIS晶體管構(gòu)造的半導(dǎo)體裝置及其制造方法。
背景技術(shù)：
近年來，在CMOS裝置中，通過MIS晶體管的柵極長的微細化或者柵極絕緣膜的薄膜化等的定標(Scaling)，實現(xiàn)動作速度及集成度的提高。尤其是在最近開發(fā)了厚度在2nm以下的柵極絕緣膜或柵極長為50nm左右的柵電極的MIS晶體管。
圖11是現(xiàn)有的一般的MIS晶體管的剖面圖。如該圖所示，現(xiàn)有的一般的MIS晶體管包含Si基板100和在該基板100上隔著由氧化硅形成的柵極絕緣膜101而形成的柵電極102。柵電極102由多晶硅形成，在其側(cè)面上形成氧化膜側(cè)壁103。在Si基板100上，在氧化膜側(cè)壁103的側(cè)方位置上形成高濃度源-漏極區(qū)域104，從這些區(qū)域104的內(nèi)側(cè)端部遍及柵電極102的下方而形成夾持溝道區(qū)域105的源-漏極擴展區(qū)域106。
在這樣的MIS晶體管中，伴隨著柵極絕緣膜101的薄膜化，使低電壓動作和電流驅(qū)動力的增大成為可能，然而，其反面，由于柵電極102用多晶硅構(gòu)成，所以伴隨著柵極絕緣膜的薄膜化產(chǎn)生以下所述的不好的情況。
(1)導(dǎo)入柵電極102中的硼等雜質(zhì)往往穿透極薄的氧化膜101，導(dǎo)入至溝道區(qū)域105，由此，有引起MIS晶體管的閾值電壓變動等電特性變差的危險。
(2)由于通過柵極絕緣膜101的薄膜化，其電容量增大，與此相伴，在柵電極102側(cè)也產(chǎn)生耗盡層，產(chǎn)生所謂有效的柵極絕緣膜101變厚的問題。這也起因于，在由多晶硅形成的柵電極101中存在雜質(zhì)固溶界限的緣故。
(3)在如圖11所示那樣的源-漏極擴展區(qū)域106和柵電極102重疊的區(qū)域Rgd所產(chǎn)生的柵極重疊電容量增大。即，通過柵極絕緣膜101的薄膜化和柵極長的微細化，結(jié)果增大了寄生電容量，這成為不可忽略的值。這樣的柵極重疊電容量的增大，成為MIS晶體管動作速度提高的主要阻礙因素。
因此，為了解決這樣的問題，現(xiàn)在提出以下這樣的方案。
(1)對于硼的穿透來說，提出了通過使用防雜質(zhì)擴散效果高的氧氮化膜作為柵極絕緣膜來進行改善的方案。
(2)對于柵電極的耗盡化來說，如文獻1(W.C.Lee et al.，“Investigation of poly-sil-xGex for dual-gate CMOS technology”，IEEEElectron Device Lett.，Vot.19，1998，p.247)公開的那樣，提出了在柵電極中使用雜質(zhì)固溶度高的多晶SiGe的CMOS裝置，(3)對于柵極重疊電容量的增大來說，如文獻2(T.Ghani，et al.，“100nm gate length high performance/low power CMOS transistorstructure”，1999 IEDM，P.415)公開的那樣，提出了使多晶硅柵電極下部變狹窄地加工的凹口柵極(notch gate)構(gòu)造。凹口柵極構(gòu)造是在柵電極上部寬度寬、在規(guī)定晶體管柵極長的柵電極下部寬度變窄的構(gòu)造。由此，不會引起伴隨柵極長的微細化的柵極電阻上升，具有所謂可以降低重疊電容量增大的效果。
對于該凹口柵極構(gòu)造來說，例如在文獻3(特開昭62-45071號公報)中有記載。該文獻3公開了由多晶硅層和在其上形成的高溶點金屬硅化物層構(gòu)成柵電極并對其進行熱處理的內(nèi)容。通過該熱處理，在上側(cè)配置的硅化物層的側(cè)面上生長比多晶硅層側(cè)面厚的熱氧化硅膜，結(jié)果形成凹口柵極構(gòu)造。
此外，在文獻4(T.Skotnicki，et al.“Well-controlled selectivelyunderetched Si/SiGe gates for RF and high performance CMOS”，2000Symposium of VLSI Technology，P.156)報告如下這樣的晶體管，即組合上述文獻1及文獻2記載的事項，也就是說使用將多晶SiGe和多晶Si疊層的柵電極，再通過由干蝕刻只對由多晶SiGe形成的下部柵電極進行選擇性蝕刻，形成凹口柵極構(gòu)造。
在這里，由于在上述文獻4公開那樣的凹口柵極構(gòu)造是較簡單的構(gòu)造，同時，在可以有效地降低柵極重疊電容量這一點而言，認為是有希望的。
然而，文獻4中記載的凹口柵極盡管構(gòu)造是簡單的，但是在制造工序中，需要只對由多晶SiGe形成的下部柵電極有選擇地橫方向蝕刻的特殊干蝕刻技術(shù)。因此，存在所謂制造工序變得復(fù)雜的問題。
其它，在特開平6-196495號公報(美國專利第5512771號公報)的圖2及其說明中記載有把柵電極的構(gòu)造作成截面為凸字狀，減小柵-漏極的重疊電容。
本發(fā)明的目的在于提供一種在具有MIS晶體管構(gòu)造的半導(dǎo)體裝置中利用簡單的工序就可以有選擇地使下部柵電極變狹窄從而形成開槽口構(gòu)造的半導(dǎo)體裝置的制造方法及半導(dǎo)體裝置。

發(fā)明內(nèi)容
為了解決上述問題，第一方面，本發(fā)明的半導(dǎo)體裝置的制造方法包括在半導(dǎo)體基板上隔著柵極絕緣膜形成下部柵電極膜的工序；在上述下部柵電極膜上形成由比該下部柵電極膜氧化速度慢的材料構(gòu)成的上部柵電極膜的工序；對上述上部柵電極膜及下部柵電極膜進行圖案化處理、形成具有下部柵電極及上部柵電極的柵電極的工序向上述半導(dǎo)體基板中導(dǎo)入雜質(zhì)、形成源-漏極區(qū)域的工序；和，對上述下部柵電極及上部柵電極的側(cè)面進行氧化、形成上述下部柵電極側(cè)方的柵極長方向的厚度比上述上部柵電極側(cè)方的柵極長方向的厚度大的氧化膜側(cè)壁的工序。
為了解決上述問題，第二方面，本發(fā)明的半導(dǎo)體裝置包括半導(dǎo)體基板；在該半導(dǎo)體基板上隔著柵極絕緣膜形成的下部柵電極；在上述下部柵電極上形成、由氧化速度比該下部柵電極慢的材料構(gòu)成的上部電極；在上述半導(dǎo)體基板的上述下部柵電極下方夾持著溝道區(qū)域形成的源-漏極區(qū)域；和，通過使上述下部柵電極及上部柵電極的側(cè)面氧化而形成、上述下部柵電極側(cè)方的柵極長方向的厚度比上述上部柵電極側(cè)方的柵極長方向的厚度大的氧化膜側(cè)壁。


圖1是表示本發(fā)明第1實施方式的半導(dǎo)體裝置的剖面圖。
圖2是表示圖1所示的半導(dǎo)體裝置的制造方法的圖。
圖3是表示圖1所示的半導(dǎo)體裝置的制造方法的圖。
圖4(a)～(d)是分別表示圖1所示的半導(dǎo)體裝置的剖面圖、沿IVbc-IVbc線的剖面的Ge組成率分布的圖、沿IVbc-IVbc線的剖面的功函數(shù)(work function)分布的圖、以及沿IVd-IVd線的剖面的價電子帶端對空穴渡越的電位圖。
圖5是表示本發(fā)明第2實施方式的半導(dǎo)體裝置的剖面圖。
圖6(a)～(c)是分別表示n型及p型多晶Si柵極、n型及p型多晶SiGe柵極、n型及p型多晶SiGeC柵極的能帶結(jié)構(gòu)的能帶圖。
圖7(a)、(b)是分別表示具有多晶Si柵極及Si溝道區(qū)域的pMISFET、具有多晶SiGe柵極及Si溝道區(qū)域的pMISFET的固有(built-in)電位的圖。
圖8(a)、(b)是分別表示具有多晶SiGe柵極及SiGe溝道區(qū)域pMISFET、具有多晶SiGe柵極及SiGeC溝道區(qū)域的pMISFET的固有電位的圖。
圖9(a)、(b)、(c)是分別表示具有多晶Si柵極及Si溝道區(qū)域的nMISFET、具有多晶SiGeC柵極及Si溝道區(qū)域的nMISFET、具有多晶SiGeC柵極及SiGeC溝道區(qū)域的nMISFET的固有電位的圖。
圖10是表示本發(fā)明第3實施方式的半導(dǎo)體裝置的圖。
圖11是表示現(xiàn)有的MIS型晶體管的剖面圖。
具體實施例方式
(第1實施方式)以下，對本發(fā)明的第1實施方式加以說明。圖1是本實施方式的半導(dǎo)體裝置的剖面圖。
如該圖所示，該半導(dǎo)體裝置是MIS晶體管，包含Si基板10和在該基板10上隔著柵極絕緣膜11形成的柵電極12。柵極絕緣膜11由氧化硅形成，厚度約為2nm。柵電極12由在柵極絕緣膜11上形成的下部柵電極12a和其上形成的上部柵電極12b構(gòu)成。下部柵電極12a由含有高濃度的p型雜質(zhì)(例如硼)且厚度約為50nm的多晶SiGe(Ge組成率約50％)構(gòu)成。另一方面，上部柵電極12b由包含高濃度p型雜質(zhì)(例如硼)且厚度約為150nm的多晶Si構(gòu)成。
在柵電極12即上部柵電極12b及下部柵電極12a的側(cè)面形成有氧化膜側(cè)壁13，在該氧化膜側(cè)壁13的側(cè)面形成氮化膜側(cè)壁14。此外，在Si基板10上，在位于氮化膜側(cè)壁14的側(cè)方的區(qū)域形成p型高濃度源-漏極區(qū)域15，從這些區(qū)域15的內(nèi)側(cè)端部開始遍及下部柵電極12a下方，夾持著溝道區(qū)域16而形成源-漏極擴展區(qū)域17。
可是，如圖1所示，下部柵電極12a的柵極長方向的長度比上部柵電極12b的柵極長方向的長度短，這通過如下說明的制造方法形成。
以下，參照圖2及圖3對上述半導(dǎo)體裝置的制造方法加以說明。因為上述半導(dǎo)體裝置是p型的MIS晶體管，所以作為在n阱(well)上制造的來加以說明。在圖2及圖3，只圖示了由元件分離區(qū)域包圍的活性區(qū)域。
首先，如圖2(a)所示，在Si基板10上形成元件分離區(qū)域(省略圖示)、阱等。其次，如圖2(b)所示，通過熱氧化法對Si基板10的上面進行氧化，形成厚度約2nm柵極絕緣膜11。接著，如圖2(c)所示，通過LP-CVD法在柵極絕緣膜11上順序疊層厚度約50nm的多晶SiGe膜(下部柵電極膜)12x和厚度約150nm的多晶Si膜(上部柵電極膜)12y。如圖2(d)所示，通過光刻法及干刻法對這樣疊層的多晶SiGe膜12x及多晶Si膜12y進行圖案化處理。其結(jié)果是，形成柵極長方向的長度約0.13μm的上部柵電極12b及下部柵電極12a。這時，如圖2(d)所看到的，上部柵電極12b和下部柵電極12a的柵極長L是相同的。
接著，如圖3(a)所示，從柵電極12上方，在加速電壓為5keV、劑量為1×1015cm-2、傾角為7°以下的條件下注入作為p型雜質(zhì)離子的氟化硼離子(BF2+)，形成源-漏極擴展區(qū)域17。
其次，如圖3(b)所示，進行熱(pyrogenic)氧化，形成覆蓋下部柵電極12a及上部柵電極12b的側(cè)面以及上部柵電極12b的上面的氧化膜13x。由于這時多晶SiGe的氧化速度比多晶Si約快2～4倍左右，所以下部柵電極12a一方比上部柵電極12b更快地進行氧化。因此，熱氧化后的氧化膜13x的柵極長方向的厚度，在下部柵電極12a側(cè)面約為30nm，另一方面，在上部柵電極12b的側(cè)面及上面約為10nm。
如圖3(b)所看到的，通過該氧化，上部柵電極12b及下部柵電極12a的柵極長變短，分別成為圖3(b)所示的柵極長Lu及Ld。下部柵電極12a的柵極長Ld比上部柵電極12b的柵極長Lu還小，作為全體，柵電極12向下呈凸字狀。
接著，在基板上沉積氮化硅膜，進行該氮化硅的各向異性蝕刻。通過這樣作，如圖3(c)所示，氧化膜13x中只殘留在各柵電極12a、12b側(cè)面形成的，成為氧化膜側(cè)壁13的同時，在該氧化膜側(cè)壁13的側(cè)面形成氮化膜側(cè)壁14。由此，L字狀以及左右反轉(zhuǎn)L字狀面對面的一對氧化膜側(cè)壁13上夾持向下呈凸字狀的柵電極12。
接著，如圖3(d)所示，在加速電壓為30keV、劑量為4×1015cm-2、傾角為7°以下的條件下從柵電極12、兩側(cè)壁13、14上方注入作為p型雜質(zhì)離子的氟化硼離子(BF2+)，形成高濃度源-漏極區(qū)域15。其后，為了高濃度源-漏極區(qū)域15以及源-漏極擴展區(qū)域17的雜質(zhì)活性化，進行RTA(高速熱處理)。
對其后的工序省略圖示，例如對基板進行層間絕緣膜的形成、接觸孔的形成、插頭及配線形成等。
如以上所示，在本實施方式的半導(dǎo)體裝置的制造方法中，通過由多晶SiGe形成的下部柵電極12a和由多晶Si形成的上部柵電極12b構(gòu)成柵電極12的同時，進行柵電極12的氧化。這時，由于多晶SiGe的氧化速度比多晶Si快，所以氧化速度高的多晶SiGe形成的下部柵電極12a比上部柵電極12b快地進行氧化。由此，下部柵電極12a的柵極長方向的長度比上部柵電極12b短。
因而，沒有必要如上述文獻3記述的現(xiàn)有的方法那樣，使用有選擇地只對下部柵電極進行蝕刻的特殊干蝕刻技術(shù)，所以可以通過極為簡單的工序形成開槽口構(gòu)造。
從柵電極12的上方以離子方式注入雜質(zhì)而形成源-漏極擴展區(qū)域17之后進行以上所述的柵電極12的氧化。因此，源-漏極擴展區(qū)域17和下部柵電極12a的重疊區(qū)域Rgd的面積變小，縮小了相當于下部柵電極12a的柵極長方向長度縮短那部分。因此，即使將柵極絕緣膜11薄膜化，也可以抑制柵極重疊電容量的增大。而且，由于這樣降低寄生電容量，可以謀求動作的高速化。因為上部柵電極12b的柵極長方向的長度沒有像下部柵電極12a那樣程度地縮短，所以可以抑制柵極電阻的增大，因而可以確保MIS晶體管的驅(qū)動力。
尤其是在本實施方式的半導(dǎo)體裝置中，由于使用多晶SiGe形成下部柵電極，所以有下述優(yōu)點。以下參照圖4對此加以說明。
圖4(a)～(d)是分別表示與圖1相同的半導(dǎo)體裝置的剖面圖、沿IVbc-IVbc線的剖面的Ge組成率分布的圖、沿IVbc-IVbc線的剖面的功函數(shù)的分布的圖、以及沿IVd-IVd的剖面的價電子帶端對空穴渡越的電位圖。但是，在圖4(d)中，真空能級位于縱軸下方。
上述的SiGe層在進行氧化之際，形成SiO2作為氧化膜，然而在該過程中產(chǎn)生所謂從已經(jīng)氧化的區(qū)域向未氧化區(qū)域排出Ge的現(xiàn)象。排出的Ge凝縮在SiGe層中氧化膜的界面附近的區(qū)域12a1。即，氧化膜界面附近的區(qū)域12a1的Ge濃度變得比下部柵電極12a的Ge濃度高。其結(jié)果是，如圖4(b)所示，在下部柵電極12a中與氧化膜側(cè)壁13鄰接的區(qū)域成為Ge富集區(qū)域。因此，如圖4(c)所示，下部柵電極12a中與氧化膜側(cè)壁13鄰接的區(qū)域的功函數(shù)變得比柵極中央部小。對溝道區(qū)域16中的空穴渡越的電位，兩端部變得比中央部高。
因此，如果在本實施方式所述的p溝道型MIS晶體管上施加電壓，則如圖4(d)所示，在溝道區(qū)域16，與氧化膜的界面附近的區(qū)域12a1對應(yīng)，對空穴渡越的電位產(chǎn)生傾斜區(qū)域S。因此，通過該電位傾斜S對空穴進行電場加速，以高速渡越p溝道，使高速動作成為可能。
另一方面，在n溝道型MIS晶體管也產(chǎn)生同樣的情況。通常，因為在n溝道型晶體管中對下部柵電極摻n型雜質(zhì)，所以與上述圖4(c)相反，在下部柵電極12a中，與氧化膜側(cè)壁13鄰接的Ge的組成率高的區(qū)域的功函數(shù)變得比柵極中央部大。由此，對溝道區(qū)域電子渡越的電位分布，在兩端部比中央部高。因此，如果在n溝道型MIS晶體管上施加漏極電壓，則在溝道區(qū)域產(chǎn)生對電子渡越的電位傾斜的區(qū)域。因此，通過該電位的傾斜對電子進行電場加速，以高速渡越n溝道，所以使高速動作成為可能。
在本實施方式中，由多晶SiGe形成下部柵電極12a，然而用含有1％或不足1％的微量碳(C)的多晶SiGeC取代多晶SiGe也可以形成下部柵電極12a。在這種情況下，因為C的存在，可以抑制硼的擴散，所以具有所謂可有效地抑制因硼對Si基板10的穿透而造成的閾值電壓變化等的優(yōu)點。因為C只增添微量，所以多晶SiGeC的氧化速度是與多晶SiGe的氧化速度大體相同，在可以簡單地形成上述的開槽口構(gòu)造這一點上，與SiGe是相同的。此外，由于含有Ge，如圖4所示，在使半導(dǎo)體裝置高速動作成為可能這一點上也與SiGe是相同的。
在本實施方式中，IV族半導(dǎo)體(至少含Si的Si、SiGe、SiGeC等半導(dǎo)體)形成下部柵電極12a及上部柵電極12b，然而并不限于此。即，從所謂利用氧化速度之差、形成開槽口構(gòu)造的觀點出發(fā)，下部柵電極12a的氧化速度比上部柵電極12b的氧化速度快即可。因此，例如可以用鎢等金屬或硅化物形成上部柵電極12b，用多晶Si形成下部柵電極12a。這樣一來，因為金屬表面幾乎不被氧化，所以主要只進行下部柵電極12a的氧化，形成開槽口的構(gòu)造。另外，因為主要是Ge的組成率越高，氧化速度越大，所以用SiGe構(gòu)成上部柵電極12b及下部柵電極12a雙方，而且如果作成下部柵電極12a中的Ge的組成率比上部柵電極12b高，則可以形成如上述同樣的開槽口構(gòu)造。
在上述的說明中，通過氧化使下部柵電極12a的柵極長方向的兩側(cè)部的Ge組成率比中央部高，然而也可以預(yù)先在下部柵電極12a的兩側(cè)部形成Ge組成率高的區(qū)域。例如，用多晶Si構(gòu)成下部柵電極12a的中央部，在其兩側(cè)形成由多晶SiGe構(gòu)成的區(qū)域，或者，也可以越往下部柵電極12a的兩側(cè)部而Ge組成率越高地形成下部柵電極12a。這樣一來，也可以與上述一樣謀求半導(dǎo)體裝置的高速動作化。但是，需要選擇各柵電極12a、12b的材料，以便使下部柵電極12a的兩端部的氧化速度比上部柵電極12a的氧化速度快。
在本實施方式中，為了使柵電極12氧化，使用熱氧化，然而氧化方法并非限于此。例如可以通過干氧化、濕氧化或蒸汽氧化等進行柵電極12的氧化。但是，如果如熱氧化或蒸汽氧化那樣在含有水蒸汽的環(huán)境氣氛下進行氧化，則有所謂氧化速度快的優(yōu)點。
此外，在本實施方式中，由多晶SiGe或多晶SiGeC形成下部柵電極12a，然而作為替代，也可以由非晶SiGe或非晶SiGeC形成。
下部柵電極12a由SiGe形成的情況下，其Ge的組成率即表示為Si1-xGex的情況下的x值，優(yōu)選為0.05以上0.90以下，更優(yōu)選為0.1以上0.7以下，最優(yōu)選為0.2以上0.6以下。
(第2實施方式)其次，對本發(fā)明的第2實施方式加以說明。圖5是本實施方式的半導(dǎo)體裝置的剖面圖。
本實施方式的半導(dǎo)體裝置具有與第1實施方式同樣構(gòu)成的柵電極，而形成該柵電極的基板的結(jié)構(gòu)與第1實施方式不同。在以下的說明中，對于相同結(jié)構(gòu)標注相同的符號，省略詳細說明。
如圖5所示，在該半導(dǎo)體裝置上，形成柵電極的基板如下所示地構(gòu)成。即，在Si基板10的上面形成通過外延生長形成厚度約為15nm的SiGe膜21，在其上形成通過外延生長形成厚度約為5nm的Si膜22。而且，在該Si膜22上隔著柵極絕緣膜11形成柵電極12。
下部柵電極12a的下方的SiGe膜21形成SiGe溝道區(qū)域24，Si膜22形成Si罩(cap)層25。此外，在SiGe膜21及Si膜22中，位于下部柵電極12a側(cè)方的區(qū)域上、與Si基板10一部分一起形成p型源-漏極擴展區(qū)域17及源-漏極區(qū)域15。
柵電極12，如上述所示，是與第1實施方式相同，通過由多晶SiGe形成的下部柵電極12a和由多晶Si形成的上部柵電極12b構(gòu)成。而且通過氧化使下部柵電極12a的柵極長方向的長度比上部柵電極12b短。由此，抑制了柵極重疊電容量的增大。
可是，如果在柵電極上具有由多晶SiGe形成的下部柵電極，則存在如下所示的問題。以下，就此用圖6及圖7加以說明。
圖6(a)、(b)、(c)是分別表示n型及p型多晶Si柵極、n型及p型多晶SiGe柵極、n型及p型多晶SiGeC柵極的能帶構(gòu)造的能帶圖。圖7(a)、(b)是分別表示具有多晶Si柵極及Si溝道區(qū)域的p溝道型MIS晶體管、具有多晶SiGe柵極及Si溝道區(qū)域的p溝道型MIS晶體管的固有電位的圖。
例如，在采用雙柵極構(gòu)造的情況下，對n溝道型MIS晶體管(以下稱為“nMIS晶體管”)的柵電極摻n型雜質(zhì)，對p型MIS晶體管(以下稱為“pMIS晶體管”)的柵電極摻p型雜質(zhì)。而且，如圖6所示，nMIS晶體管的柵電極的費米能級EF是傳導(dǎo)帶端的能級Ec，pMIS晶體管的柵電極的費米能級EF是價電子帶端的能級Ev。
對圖6(a)、(b)進行比較可知，在nMIS晶體管的情況下，多晶SiGe柵極的功函數(shù)φmn2(真空能級和費米能級EF之差)與多晶Si柵極的功函數(shù)φmn1(真空能級和費米能級EF之差)幾乎沒有任何差別。可是在pMIS晶體管的情況下，多晶SiGe柵極的功函數(shù)φmp2(真空能級和費米能級EF之差)比多晶Si柵極的功函數(shù)φmp1(真空能級和費米能級EF之差)小。其結(jié)果是產(chǎn)生如下所示的缺點。
在圖7(a)、(b)所示的MIS晶體管動作時，p溝道在Si溝道區(qū)域中與柵電極膜相近部分上形成。對圖7(a)、(b)進行比較可知，在具有多晶SiGe柵極的pMIS晶體管上(圖7(b))，固有電位的能帶的彎曲變得緩慢，其結(jié)果是，存在與具有多晶Si柵極的pMIS晶體管相比較閾值電壓高的傾向。
與此相反，在本實施方式的半導(dǎo)體裝置中，如上述所示，由于具有SiGe溝道區(qū)域24，所以可以抑制閾值電壓的上升。以下，參照圖8對此加以說明。
圖8(a)、(b)是分別表示具有多晶Si柵極及SiGe溝道區(qū)域的pMIS晶體管、以及具有多晶SiGe柵極及SiGeC溝道區(qū)域的pMIS晶體管的固有電位的圖。
如圖8(a)所示，在本實施方式的半導(dǎo)體裝置中，下部柵電極12a是SiGe柵極，因為具有Si罩層25和SiGe溝道區(qū)域24，所以在Si/SiGe異質(zhì)接合部的價電子帶端上形成能帶偏移(offset)。因此，根據(jù)本實施方式的pMIS晶體管，在晶體管動作時，因為空穴渡越在SiGe溝道區(qū)域24的價電子帶端形成的p溝道，所以與圖7(a)所示的具有Si柵極及Si溝道的pMIS晶體管相比較，可以抑制閾值的上升。
如以上所示，根據(jù)本實施方式，除了在第1實施方式所示的結(jié)構(gòu)以外，由SiGe形成溝道區(qū)域24。因此，除了在第1實施方式所示的效果以外，可以得到所謂抑制閾值上升的效果。
在這里，在上述說明中，由SiGe形成溝道區(qū)域，但也可以取代它，由SiGeC形成溝道區(qū)域。如果這樣作，則如圖8(b)所示，在Si/SiGeC異質(zhì)接合部的價電子帶上形成能帶偏移。由此，因為在SiGeC區(qū)域的價電子帶上形成p溝道，所以可以與上述同樣地抑制閾值電壓的上升。
可是，如圖6(c)所示，如果在nMIS晶體管上采用多晶SiGeC柵極，則其功函數(shù)φmn3變得比多晶Si柵極的功函數(shù)φmn1大。另一方面，在pMIS晶體管情況下，多晶SiGeC柵極的功函數(shù)φmp3比多晶Si柵極的功函數(shù)φmp1小。因此，認為在具有SiGeC柵極和Si溝道區(qū)域的nMIS晶體管及pMIS晶體管雙方，產(chǎn)生與圖7(b)所示的同樣的不利。在這種情況下，在pMIS晶體管中，通過設(shè)置多晶SiGeC柵極和多晶SiGe溝道區(qū)域或多晶SiGeC溝道區(qū)域，分別與圖(a)、(b)所示的同樣，可以抑制閾值電壓的上升。另一方面，對于nMIS晶體管，如圖9所示。
圖9(a)～(c)是分別表示具有多晶Si柵極及Si溝道區(qū)域的nMIS晶體管、具有多晶SiGeC柵極及Si溝道區(qū)域的nMIS晶體管、及具有多晶SiGeC柵極及SiGeC溝道區(qū)域的nMIS晶體管的固有電位的圖。
在圖9(a)、(b)所示的nMIS晶體管中，n溝道在Si溝道區(qū)域內(nèi)接近柵極絕緣膜的部分上形成。若比較圖9(a)、(b)則可知，在具有多晶SiGeC柵極的nMIS晶體管中(圖9(b))，固有電位的能帶彎曲變得緩慢，其結(jié)果是，存在與具有多晶Si柵極的n溝道型MIS晶體管相比較閾值電壓變高的傾向。
在這里，如圖9(c)所示，如果在具在多晶SiGeC柵極的nMIS晶體管上設(shè)置SiGeC溝道，則在Si/SiGeC異質(zhì)接合部的傳導(dǎo)帶端上形成能帶偏移。由此，在晶體管動作時，因為電子渡越SiGeC溝道區(qū)域的傳導(dǎo)帶上形成的n溝道，所以與具有Si柵極及Si溝道區(qū)域的nMIS晶體管(圖9(a))相比，也可以抑制閾值電壓的上升。
(第3實施方式)其次，對本發(fā)明的第3實施方式加以說明。圖10是本發(fā)明的第3實施方式的半導(dǎo)體裝置的剖面圖。
如該圖所示，該半導(dǎo)體裝置是具有雙柵極構(gòu)造的CMIS裝置，包括在Si基板10的表面區(qū)域上形成的淺溝槽型元件分離區(qū)域STI和由該元件分離區(qū)域STI劃分的2區(qū)域上分別形成的n阱30及p阱50。在n阱30上方設(shè)置p溝道型MIS晶體管(pMISFET)，在p阱50上方設(shè)置n溝道型MIS晶體管(nMISFET)。
pMISFET包括在n阱30上形成的柵極絕緣膜31和在該柵極絕緣膜上形成的柵電極32。柵極絕緣膜31由氧化硅形成，厚度約為2nm。柵電極32由在柵極絕緣膜31上形成的下部柵電極32a和在其上形成的上部柵電極32b構(gòu)成。下部柵電極32a用含有高濃度p型雜質(zhì)(例如硼)、厚度約為50nm的多晶SiGe(Ge組成率約為30％)構(gòu)成。另一方面，上部柵電極32b用含有高濃度p型雜質(zhì)(例如硼)、厚度約為150nm的多晶Si構(gòu)成。
在柵電極32即上部柵電極32b及下部柵電極32a的側(cè)面上形成氧化膜側(cè)壁33，在該氧化膜側(cè)壁33的側(cè)面上形成氮化膜側(cè)壁34。在n阱30，在位于氮化膜側(cè)壁34側(cè)方的區(qū)域形成p型高濃度源-漏極區(qū)域35。從這些區(qū)域15的內(nèi)側(cè)端部遍及下部柵電極12a的下方，夾持著后述的溝道區(qū)域，形成源-漏極擴展區(qū)域36。
如圖10所示，即使在本實施方式的pMISFET中，也與第1實施方式同樣，通過熱氧化法形成氧化膜側(cè)壁33。因此，下部柵電極32a的柵極長方向的長度比上部柵電極32b的柵極長方向的尺寸短。由此，使柵極重疊區(qū)域的面積變小。
形成柵電極32的基板，與第2實施方式同樣地形成。即，通過外延生長在n阱30上面形成厚度約為15nm的SiGe膜41，在其上通過外延生長形成厚度約為5nm的Si膜42。而且，在該Si膜22上隔著柵極絕緣膜31形成柵電極32。
下部柵電極32a下方的SiGe膜41，形成SiGe溝道區(qū)域44，Si膜42形成Si罩層45。在SiGe膜41及Si膜42中位于下部柵電極12a側(cè)方的區(qū)域，與n阱30的一部分一起形成上述的源-漏極擴展區(qū)域36以及源-漏極區(qū)域35。
另一方面，nMISFET，如圖10所示，除了在p阱50上形成，以及導(dǎo)電型是n型以外，與pMISFET大體同樣地構(gòu)成。即，關(guān)于柵電極52，除了下部柵電極52a用含有高濃度n型雜質(zhì)的多晶SiGe(Ge組成率約為30％)構(gòu)成，上部柵電極52b用含有高濃度n型雜質(zhì)的多晶Si構(gòu)成之外，其余是與pMISFET同樣的結(jié)構(gòu)。而且，下部柵電極52a的柵極長方向的長度通過氧化，與pMISFET同樣，比上部柵電極52b短。此外，源-漏極區(qū)域55及源-漏極擴展區(qū)域56是n型，在下部柵電極52a的下方，與pMISFET同樣地設(shè)置Si罩層65和SiGe溝道層64。
在設(shè)置這樣的SiGe溝道區(qū)域44、64的雙柵極型CIS裝置中，可以得到以下所示的效果。
在pMISFET中，首先，由于下部柵電極的柵極長方向的長度比上部柵電極短，所以柵極重疊區(qū)域變小。此外，因為Si/SiGe異質(zhì)接合部的價電子帶端上產(chǎn)生能帶偏移，所以空穴在SiGe溝道區(qū)域44的傳導(dǎo)帶上形成的p溝道渡越。因此，可以通過柵極重疊區(qū)域的減小來謀求高速動作化，并且可以抑制閾值電壓的上升。
另一方面，在nMISFET中，由于Si/SiGe異質(zhì)接合部的傳導(dǎo)帶端上幾乎不產(chǎn)生能帶偏移，所以在nMISFET動作時，n溝道在Si罩層55內(nèi)靠近柵極絕緣膜51的區(qū)域上形成，電子應(yīng)當渡越該n溝道。即，大體上與不具有SiGe溝道區(qū)域的nMISFET進行同樣地動作。
在這里，在具有現(xiàn)有的多晶Si柵極的雙柵極CMIS裝置中，可以大體同等地設(shè)計nMISFET以及pMISFET的閾值電壓，然而，如上述所示，在具有多晶SiGe柵極的雙柵極CMIS裝置中，由于nMISFET和pMISFET的多晶SiGe柵極的功函數(shù)平衡破壞，所以認為在nMISFET和pMISFET中同等地設(shè)計閾值電壓是困難的。
然而，在本實施方式的nMISFET中，由于在多晶SiGe柵極和多晶Si柵極中功函數(shù)φmn2、φmn1(參照圖6)大體相同，所以閾值電壓大體與具有多晶Si柵極的nMISFET幾乎沒有差別，可以維持低的閾值。另一方面，在本實施方式的pMISFET中，在多晶SiGe柵極和多晶Si柵極中，功函數(shù)φmp2、φmp1(參照圖6)相互各異，在晶體管動作時，空穴渡越在SiGe溝道區(qū)域上形成的p溝道，因此可以閾值電壓維持得較低。
據(jù)以上所述，根據(jù)本實施方式的雙柵極CMIS裝置，在nMISFET動作時，電子渡越在Si罩層65的表面區(qū)域形成的n溝道，另一方面，在pMISFET動作時，空穴渡越在能帶間隙小的SiGe溝道區(qū)域44上形成的p溝道。因此，pMISFET和nMISFET可以維持閾值相等且較低，可以使兩者很好地保持平衡。
此外，在本實施方式的CMIS裝置中，由于pMISFET中的p溝道在空穴遷移率高的SiGe溝道區(qū)域上形成，所以電流驅(qū)動力增大。而且，在利用CMIS裝置構(gòu)成變換器的情況下，可以縮小pMISFET的SiGe溝道區(qū)域的面積，與此相伴，可以謀求電容量的降低。因此，在本實施方式的半導(dǎo)體裝置中，除了通過降低重疊區(qū)域面積產(chǎn)生高速動作化之外，還可以謀求半導(dǎo)體裝置集成度的提高和高速動作的進一步提高。
產(chǎn)業(yè)上的可利用性根據(jù)本發(fā)明，提供一種可以通過極其簡單的制造工序在柵電極上形成凹口柵極構(gòu)造的半導(dǎo)體裝置及其制造方法。此外，在該半導(dǎo)體裝置中，通過降低柵極重疊電容量而使高速動作成為可能。
權(quán)利要求
1.一種半導(dǎo)體裝置的制造方法，其特征在于包括在半導(dǎo)體基板上隔著柵極絕緣膜形成下部柵電極膜的工序；在所述下部柵電極膜上形成由比該下部柵電極膜氧化速度慢的材料構(gòu)成的上部柵電極膜的工序；對所述上部柵電極膜及下部柵電極膜進行圖案化處理、形成具有下部柵電極及上部柵電極的柵電極的工序；向所述半導(dǎo)體基板中導(dǎo)入雜質(zhì)、形成源-漏極區(qū)域的工序；和對所述下部柵電極及上部柵電極的側(cè)面進行氧化、形成所述下部柵電極側(cè)方的柵極長方向的厚度比所述上部柵電極側(cè)方的柵極長方向的厚度大的氧化膜側(cè)壁的工序。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置的制造方法，其特征在于利用形成氧化膜側(cè)壁的工序，使下部柵電極的柵極長比上部柵電極的柵極長小。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置的制造方法，其特征在于所述下部柵電極膜由IV族半導(dǎo)體形成。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體裝置的制造方法，其特征在于所述下部柵電極膜含有SiGe。
5.根據(jù)權(quán)利要求4所述的半導(dǎo)體裝置的制造方法，其特征在于Ge的組成率是0.05以上0.90以下。
6.根據(jù)權(quán)利要求4所述的半導(dǎo)體裝置的制造方法，其特征在于所述下部柵電極膜含有C。
7.根據(jù)權(quán)利要求3所述的半導(dǎo)體裝置的制造方法，其特征在于所述上部柵電極由Si構(gòu)成。
8.根據(jù)權(quán)利要求4所述的半導(dǎo)體裝置的制造方法，其特征在于所述上部柵電極膜由含有SiGe的IV族半導(dǎo)體形成，同時，Ge的組成率比所述下部柵電極膜低。
9.根據(jù)權(quán)利要求4所述的半導(dǎo)體裝置的制造方法，其特征在于形成所述氧化膜側(cè)壁的工序，通過使所述下部柵電極氧化，在該下部柵電極的柵極長方向的兩側(cè)部形成Ge的組成率比其中央部高的區(qū)域。
10.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置的制造方法，其特征在于形成所述氧化膜側(cè)壁的工序，在含有水蒸汽的環(huán)境氣氛下進行。
11.根據(jù)權(quán)利要求4所述的半導(dǎo)體裝置的制造方法，其特征在于所述半導(dǎo)體基板，在所述源-漏極區(qū)域之間具有含SiGe或SiGeC的溝道區(qū)域。
12.根據(jù)權(quán)利要求4所述的半導(dǎo)體裝置的制造方法，其特征在于形成所述下部柵電極膜的工序，形成第1區(qū)域、和沿柵極長方向夾持著該區(qū)域并且Ge的組成率比該第1區(qū)域高的第2區(qū)域，形成所述柵電極的工序進行圖案化處理，使得在所述下部柵電極的柵極長方向的兩側(cè)部配置所述第2區(qū)域。
13.一種半導(dǎo)體裝置，其特征在于包括半導(dǎo)體基板；在該半導(dǎo)體基板上隔著柵極絕緣膜形成的下部柵電極；在所述下部柵電極上形成、由氧化速度比該下部柵電極慢的材料構(gòu)成的上部電極；在所述半導(dǎo)體基板的所述下部柵電極下方夾持著溝道區(qū)域形成的源-漏極區(qū)域；和通過使所述下部柵電極及上部柵電極的側(cè)面氧化而形成、所述下部柵電極側(cè)方的柵極長方向的厚度比所述上部柵電極側(cè)方的柵極長方向的厚度大的氧化膜側(cè)壁。
14.根據(jù)權(quán)利要求13所述的半導(dǎo)體裝置，其特征在于下部柵電極的柵極長比上部柵電極的柵極長小。
15.根據(jù)權(quán)利要求13所述的半導(dǎo)體裝置，其特征在于所述下部柵電極由IV族半導(dǎo)體形成。
16.根據(jù)權(quán)利要求15所述的半導(dǎo)體裝置，其特征在于所述下部柵電極含有SiGe。
17.根據(jù)權(quán)利要求16所述的半導(dǎo)體裝置，其特征在于Ge的組成率是0.05以上0.90以下。
18.根據(jù)權(quán)利要求16所述的半導(dǎo)體裝置，其特征在于所述下部柵電極含有C。
19.根據(jù)權(quán)利要求16所述的半導(dǎo)體裝置，其特征在于所述上部柵電極由Si形成。
20.根據(jù)權(quán)利要求16所述的半導(dǎo)體裝置，其特征在于所述下部柵電極在柵極長方向的兩側(cè)部具有Ge的組成率比其中央部高的區(qū)域。
21.根據(jù)權(quán)利要求16所述的半導(dǎo)體裝置，其特征在于所述半導(dǎo)體基板具有在所述源-漏極區(qū)域之間含有SiGe或SiGeC的溝道區(qū)域。
全文摘要
本發(fā)明涉及一種半導(dǎo)體裝置的制造方法，其包括在半導(dǎo)體基板10上隔著柵極絕緣膜11形成下部柵電極膜的工序；在下部柵電極膜上形成由比下部柵電極膜氧化速度慢的材料構(gòu)成的上部柵電極膜的工序；對上部柵電極膜及下部柵電極膜進行圖案化處理、形成具有下部柵電極12a及上部柵電極12b的柵電極12的工序；向半導(dǎo)體基板10中導(dǎo)入雜質(zhì)、形成源－漏極區(qū)域15的工序；對下部柵電極12a及上部柵電極12b的側(cè)面進行氧化、形成下部柵電極12a側(cè)方的柵極長方向的厚度比上部柵電極12b的側(cè)方的柵極長方向的厚度大的氧化膜側(cè)壁13的工序。
文檔編號H01L29/02GK1695254SQ0380846
公開日2005年11月9日 申請日期2003年4月16日 優(yōu)先權(quán)日2002年4月17日
發(fā)明者高木剛 申請人:松下電器產(chǎn)業(yè)株式會社