專利名稱：半導體器件及其制造方法
技術領域：
本發(fā)明涉及半導體器件及其制造方法，具體涉及在具有SOI層的絕緣體上硅(下面縮寫為SOI)襯底上形成的MOSFET及其制造方法。
背景技術：
在使用其中通過絕緣膜(主要是氧化膜)在半導體支撐襯底上形成單晶半導體層(硅層)的SOI襯底形成MOSFET的情況下，在MOSFET的源區(qū)和漏區(qū)下面形成絕緣膜，由此與使用一般的體襯底形成MOSFET的情況相比，可以減小寄生電容。照此，對于高速化的元件利用SOI襯底制造LSI是有利的，以致該方法已被廣泛地采用。
一般，使用SOI襯底的MOSFET可以是完全耗盡型或部分耗盡型，在完全耗盡型中柵極下面的SOI層完全耗盡工作，在部分耗盡型中SOI層沒有被完全耗盡，而是用剩余的中性區(qū)工作。盡管部分耗盡型的FET具有可以使用根據(jù)使用體襯底的工藝的形成方法來制造它的優(yōu)點，但是剩下與襯底電隔開的中性區(qū)。由此，產生所謂的襯底浮置效應，其中中性區(qū)的電位相應于工作條件和工作電流波動而改變。這些使電路設計是困難的。另一方面，在完全耗盡型的FET中，由于沒有中性區(qū)，因此溝道下面的電位不波動。因此，它具有可以實現(xiàn)穩(wěn)定的電路工作的這樣一個優(yōu)點。
但是，與部分耗盡型的晶體管相比，完全耗盡型的晶體管易受由穿通和短溝道效應引起的性能退化的影響。為了克服該缺陷，SOI層的薄膜厚度必須更薄。一般，為了保持完全耗盡的工作，眾所周知SOI層的薄膜厚度必須是柵極長度的1/4長度或更小。因此，如果柵極長度是0.1微米，那么SOI層的薄膜厚度必須是25nm或更小。但是，如果SOI層的薄膜厚度變薄，那么晶體管的源/漏區(qū)的薄膜厚度也變薄，以致源/漏區(qū)之間的電阻增加。具體，如果在源/漏區(qū)上形成金屬硅化物層，那么硅層的整個薄膜厚度被硅化，這產生硅化物聚集和可能容易發(fā)生布線的破裂的問題，由此增加寄生電阻。通過我們的研究，我們認識到如果SOI層的薄膜厚度是30nm或更小，那么該現(xiàn)象顯著地發(fā)生。為了防止寄生電阻增加，局部地加厚源/漏區(qū)的硅層是有效的。為了對付這些情況，已提出了通過選擇性外延生長增加源/漏區(qū)上的硅層的方法(例如，日本專利申請?zhí)卦S-公開號2000-223713)。下面參考


該常規(guī)技術。
圖12(a)至12(d)按步驟順序示出了前述常規(guī)例子的制造方法的剖面圖。提供一種SOI襯底，其中通過由氧化膜構成的掩埋絕緣膜2在由硅制成的支撐襯底1上形成半導體層3。如圖12(a)所示，通過元件-隔離絕緣膜7c隔離用作有源區(qū)的半導體層3，然后在半導體層3上形成柵絕緣膜4，在其上淀積由多晶硅膜和氮化硅膜構成的掩模絕緣膜9，然后通過構圖這些層，形成柵電極22。此后，在具有掩模絕緣膜9的柵電極22的側表面形成側壁絕緣膜10。
接下來，如圖12(b)所示，在包括HCI的硅生長CVD條件下，生長單晶硅至例如具有50nm的薄膜厚度，以由此形成隆起層11e、11f。然后，通過使用離子注入方法，將與用作溝道區(qū)的半導體層的導電類型相反的雜質原子注入半導體層3，形成源/漏區(qū)3a、3b。
接下來，如圖12(c)所示，在除去掩模絕緣膜9之后，例如通過濺射在整個表面上淀積鈷至具有30nm至100nm的薄膜厚度，并執(zhí)行熱處理，以由此形成硅化鈷層13a、13b和13c。然后，刻蝕掉額外的硅化鈷層，由此有選擇地剩下硅化鈷層13a、13b和13c。
然后，如圖12(d)所示，通過CVD在硅化鈷層13a、13b和13c上淀積由氧化膜等構成的層間絕緣膜14。這里，可以通過化學-機械拋光(CMP)平整層間絕緣膜14的表面。然后，在層間絕緣膜14中有選擇地形成接觸開口15a、15b。然后，通過濺射淀積金屬如Al，且通過光刻構圖，以由此形成通過接觸開口15a、15b接觸硅化鈷層13a、13b和13c的金屬電極16。
在使用前述的選擇性外延生長方法形成隆起層的方法中，在隆起層的生長邊緣產生倒角，導致生長邊緣的寬度變窄。照此，難以形成具有低電阻的隆起層。而且，選擇性外延生長需要適合于該方法的特殊CVD裝置，導致制造成本增加。
而且，在隆起層的生長邊緣沒有形成倒角的條件下增加硅的情況下，選擇性降低，由此需要特殊的光刻工藝以防止短路。作為形成其中不執(zhí)行選擇性生長和不需要光刻工藝的隆起層的方法，提出了一種方法，其中形成元件-隔離絕緣膜，以便高于半導體層(SOI層)，且通過使用CVD、CMP等，將導電材料如硅掩埋在由柵電極和元件-隔離限定的凹陷部分中。
但是，在此情況下，柵電極的表面高度和隆起層的表面高度彼此重合，這導致形成硅化物層時易于發(fā)生短路的問題。
本發(fā)明的一個目的是解決常規(guī)技術中的前述問題，該目的包括首先，允許形成具有低電阻的隆起層，以由此減小源/漏區(qū)中的寄生電阻，其次允許不使用光刻工藝形成盡可能不引起短路的隆起層。

發(fā)明內容
為了實現(xiàn)前述目的，根據(jù)本發(fā)明的半導體器件包括半導體層，該半導體層形成在絕緣膜或在絕緣襯底上，同時被元件-隔離絕緣膜圍繞且包括溝道區(qū)和源/漏區(qū)；通過柵絕緣膜在溝道區(qū)上形成的柵電極，同時該柵電極被側壁絕緣膜圍繞；以及隆起層，該隆起層由導電材料制成且形成在源/漏區(qū)上。半導體器件具有這種結構被側壁絕緣膜圍繞形成的柵電極的表面高度高于元件隔離絕緣膜的表面高度，以及隆起層的表面高度等于或低于元件-隔離絕緣膜的表面高度。
隆起層優(yōu)選由多晶硅膜，或多晶硅膜和其上形成的金屬硅化物膜，或多晶硅膜和其上形成的金屬膜，或金屬硅化物膜，或金屬膜制成。
而且，根據(jù)本發(fā)明制造半導體器件的方法包括以下步驟(1)在絕緣膜或絕緣襯底上形成元件-隔離絕緣膜，元件-隔離絕緣膜圍繞用作溝道區(qū)和源/漏區(qū)的半導體層且具有比半導體層更厚的薄膜厚度。
(2)通過柵絕緣膜在半導體層上形成柵電極，柵電極的表面高度高于元件-隔離絕緣膜的表面高度；以及(3)在半導體層上有選擇地形成導電隆起層，導電隆起層被元件-隔離絕緣膜和柵電極圍繞，且導電隆起層的表面高度低于元件-隔離絕緣膜的表面高度。
而且，根據(jù)可能具有這種結構的本發(fā)明制造半導體器件的方法包括以下步驟(1)通過柵絕緣膜在絕緣膜或絕緣襯底上形成的半導體層上淀積第一柵極形成材料層和掩模材料層；(2)構圖掩模材料層、第一柵極形成材料層和半導體層，以便形成島狀，且用元件-隔離絕緣膜填充形成的元件-隔離溝槽；(3)構圖掩模材料層和第一柵極形成材料層，以由此形成第一柵電極；(4)在元件-隔離絕緣膜的側面上和由掩模材料層和第一柵電極形成的疊層體的側面上形成第一側壁絕緣膜；(5)用導電隆起層和犧牲填料填充被半導體層上的第一側壁絕緣膜圍繞的凹陷部分；以及(6)除去掩模材料層之后，淀積第二柵極形成材料層并構圖它，以由此形成第二柵電極。

圖1按步驟順序示出了本發(fā)明的第一實施例的剖面圖，圖2按照步驟順序示出了本發(fā)明的第一實施例的剖面圖，以及圖3示出了本發(fā)明的第一實施例的平面圖。圖4示出了本發(fā)明的第二實施例的剖面圖。圖5按照步驟順序示出了本發(fā)明的第三實施例的剖面圖。圖6按照步驟順序示出了本發(fā)明的第三實施例的剖面圖，以及圖7示出了本發(fā)明的第三實施例的平面圖。圖8按照步驟順序示出了本發(fā)明的第四實施例的剖面圖，以及圖9按照步驟順序示出了本發(fā)明的第四實施例的剖面圖。圖10按照步驟順序示出了本發(fā)明的第五實施例的剖面圖，以及圖11按照步驟順序示出了本發(fā)明的第五實施例的剖面圖。圖12按照步驟順序示出了常規(guī)例子的剖面圖。
具體實施例方式
接下來，參考附圖詳細描述根據(jù)實施例進行本發(fā)明的方式。
(第一實施例)圖1(a)至1(e)和圖2(a)至2(d)按照步驟順序示出了根據(jù)本發(fā)明的第一實施例的半導體器件的制造方法的示意性剖面圖。在圖1和2中，放大了所示的垂直方向上的尺寸(圖的上下方向)。
如圖1(a)所示，首先提供SOI襯底，其中在由硅等制成的支撐襯底1上形成由具有100nm厚度的氧化膜構成的掩埋絕緣膜2，然后在絕緣膜2上形成由硅制成的半導體層3至具有5nm至60nm的薄膜厚度。作為這種SOI襯底的替代物，可以使用通過SIMOX(注氧隔離)方法形成的SOI襯底或通過層疊形成的SOI襯底，在SIMOX方法中氧氣被離子-注入到硅支撐襯底中。而且，也可以使用其中在絕緣襯底如SOS(藍寶石上硅)上提供半導體層的SOI襯底。
接下來，通過使用例如離子注入在半導體層3中注入雜質原子形成溝道區(qū)。這里，雜質原子的濃度設為適于形成溝道區(qū)的雜質濃度。
接下來，通過例如熱氧化在半導體層3上形成具有約10nm薄膜厚度的柵絕緣膜4，然后在柵絕緣膜4上淀積例如多晶硅至具有約50nm的薄膜厚度，以便形成第一柵材料層5，且進一步在第一柵材料層5上形成氮化硅膜6至具有約100nm厚度。
接下來，如圖1(b)所示，通過各向異性刻蝕將用作元件區(qū)的半導體層3、柵絕緣膜4、第一柵材料層5和氮化硅膜6處理為島狀。
然后，通過淀積方法如CVD在整個表面上淀積絕緣膜7如氧化膜至具有約200nm薄膜厚度。然后，通過化學-機械拋光(CMP)，拋光和平整絕緣膜7和用作CMP停止膜的部分氮化硅膜6，以由此形成圍繞島-狀的半導體層3的元件-隔離絕緣膜7。由此，元件-隔離絕緣膜7可以形成為具有在半導體層3上拱起的結構。
接下來，如圖1(c)所示，使用磷酸等有選擇地刻蝕掉氮化硅膜6。然后，通過CVD在第一柵材料層5上淀積由多晶硅膜構成的第二柵材料層8至具有約100nm薄膜厚度。
接下來，如圖1(d)所示，在整個表面上淀積由氮化硅膜等構成的掩模絕緣膜9至具有約20nm薄膜厚度之后，使用抗蝕劑等作為掩模按順序刻蝕掩模絕緣膜9、第二柵材料層8和第一柵材料層5，由此形成第一柵電極5a和第二柵電極8a。
此后，通過使用CVD淀積氧化膜至具有例如150nm的薄膜厚度且連續(xù)的各向異性刻蝕，在由掩模絕緣膜9、第二柵電極8a和第一柵電極5a構成的疊層結構的側壁上以及在元件-隔離絕緣膜7側壁上分別形成側壁絕緣膜10。在該步驟完成之后，通過刻蝕除去露出的柵絕緣膜4。注意在形成側壁絕緣膜10之前，可以通過注入與溝道區(qū)相同導電類型的雜質原子到半導體層3中形成暈區(qū)或可以通過注入與溝道區(qū)相反的導電類型的雜質原子到半導體層3中形成源/漏延伸區(qū)。
接下來，如圖2(a)所示，通過CVD在整個表面上淀積多晶硅膜11至具有約300nm薄膜厚度。
然后，如圖2(b)所示，通過化學-機械拋光平整多晶硅膜11，然后刻蝕掉，以便處于低于元件-隔離絕緣膜的表面高度位置的高度位置。由此，在由元件-隔離絕緣膜7和包括柵電極5a和8a的疊層結構圍繞的凹陷部分中形成由多晶硅膜11構成的隆起層11a和11b，如圖所示。
如上所述，以此方式處理在凹陷部分中淀積多晶硅膜11，以及通過CMP拋光多晶硅膜11的表面，然后通過刻蝕除去多晶硅膜11，以便具有需要的薄膜厚度，由此形成隆起層11a和11b。因此，可以利用刻蝕的性能均勻隆起層11a、1ib的薄膜厚度。而且，由于隆起層11a、11b的薄膜厚度可以被均勻，因此在隆起層11a、11b上沒有形成示出了常規(guī)例子的圖12(b)中所示的倒角11d，由此在通常成為倒角11d的部分中填充多晶硅膜11。這些能夠減小之后描述的接觸開口中的金屬電極16和要降低的半導體層3的區(qū)域之間的電阻。通過設置隆起區(qū)的厚度為30nm或更多還可以進一步抑制電阻的增加。
接下來，通過離子注入將與溝道的導電類型相反的雜質原子注入到第二柵電極8a、第一柵電極5a和隆起層11a、11b中并通過例如在1000℃下執(zhí)行熱處理10秒，給予多晶硅膜導電性，同時在半導體層3中形成相反導電類型的源/漏區(qū)3a、3b。
接下來，如圖2(c)所示，在除去柵電極8a上的掩模絕緣膜9之后(可以在離子注入工序之前除去掩模絕緣膜9)，例如，通過濺射在整個表面上淀積鈷至具有30nm至100nm的薄膜厚度，并執(zhí)行熱處理，由此形成硅化鈷層13a、13b和13c。
然后，刻蝕掉額外的鈷，由此有選擇地剩下硅化鈷層13a、13b和13c。這里，隆起層11a、11b的頂表面和柵電極(5a、8a)的具有高度差，在除去掩模絕緣膜9的柵電極8a上形成凹陷部分。由此，防止隆起層11a、11b和柵電極(8a、5a)之間短路。
然后，如圖2(d)所示，通過CVD在整個表面上淀積由氧化層等構成的層間絕緣膜14，以及必要時通過化學-機械拋光平整層間絕緣膜14的表面。然后，通過有選擇地刻蝕掉層間絕緣膜14，形成接觸開口15a、15b(未示出硅化物層13c上的接觸開口15c)。
然后，通過淀積金屬膜和通過光刻法構圖形成通過接觸開口接觸硅化物層13a、13b和13c的金屬電極16。
圖3示出了本發(fā)明的第一實施例的平面圖，且在圖2(d)中示出了沿圖3的線III-III的剖面圖。
如上所述，通過元件-隔離絕緣膜7在半導體層3上拱起和元件-隔離絕緣膜7和柵電極5a、8a的側壁分別覆有側壁絕緣膜10的這種結構形成凹陷部分。而且，可以通過使用CVD的薄膜淀積和通過使用CMP的平整和刻蝕在凹陷部分中的源/漏區(qū)3a、3b上以自對準方式形成待掩埋的隆起層11a、11b。因此，在本發(fā)明中，不需要使用與常規(guī)方法一樣的選擇性外延生長，也不特殊處理。而且，從不產生在選擇性外延生長方法中引起問題的倒角。因此，該結構提供可以大規(guī)模減小電阻的優(yōu)點。而且，由于元件-隔離絕緣膜7在半導體層3上拱起，不需要在元件-隔離絕緣膜7未拱起的結構中需要的通過光刻膠等的構圖，由此可以簡化步驟。此外，如圖3所示，源/漏區(qū)3a、3b的位置和隆起層11a、11b的位置沒有偏移，以及可以縮短相鄰區(qū)之間的邊緣，以致具有小型化的優(yōu)點。而且，通過使柵電極5a、8a的表面高度高于隆起層11a、11b的表面高度以及通過在由柵電極5a、8a上的側壁絕緣膜10圍繞的凹陷部分中形成硅化物，可以有效地防止柵電極5a、8a以及源/漏區(qū)3a、3b之間短路，而不擴展該區(qū)域(不犧牲集成度)。
如上所述，在本發(fā)明的半導體器件中，即使在使用其中半導體層3的薄膜厚度是30nm或更小的SOI襯底，由此增加源/漏區(qū)3a、3b的寄生電阻的情況下，也可以以自對準方式形成具有任意薄膜厚度的隆起層11a、11b，由此可以減小源/漏區(qū)3a、3b中的寄生電阻的電阻值。
(第二實施例)圖4示出了本發(fā)明的第二實施例的剖面圖。在圖4中，放大了所示的垂直方向上的尺寸(圖中的上下方向)。
根據(jù)圖4所示的第二實施例的半導體器件包括，在支撐襯底1上形成的掩埋絕緣膜2，由硅薄膜構成的半導體層3，在部分半導體層3中形成的源/漏區(qū)3a、3b，圍繞半導體層3的元件-隔離絕緣膜7，在半導體層3上形成的柵絕緣膜4，第一柵電極5a和第二柵電極8a，在第二柵電極的側壁上形成的側壁絕緣膜10，由元件-隔離絕緣膜7(以及其側壁絕緣膜10)和柵電極(以及其側壁絕緣膜10)圍繞的凹陷部分中掩埋形成的金屬硅化物膜構成的隆起層11e、11d，覆蓋整個表面的層間絕緣膜14，在層間絕緣膜14上形成以便通過層間絕緣膜14中提供的接觸開口接觸隆起層11e、11d的金屬電極16。
盡管，第一實施例中的隆起層11a、11b由多晶硅膜構成，但是第二實施例中的隆起層11a、11b由金屬硅化物膜構成。
在圖4所示的實施例中，隆起層11a、11b不是由硅層構成，而是由能夠實現(xiàn)隆起層11a、11b具有低阻抗的金屬硅化物層構成。該隆起層11a、11b可以由金屬硅化物層如硅化鈷、硅化鎢、硅化鉬以及硅化鈦構成。代替這些金屬硅化物層，隆起層11a、11b可以由金屬膜，如通過阻擋膜如鎢膜或氮化鈦膜形成的鎢膜構成。以此方式通過使用金屬膜形成隆起層11a、11b，可以進一步減小隆起層的電阻。
通過在凹陷部分中淀積金屬硅化物或金屬膜并通過CMP和刻蝕平整它們容易形成由如上所述的金屬硅化物或金屬膜構成的隆起層11a、11b。
以此方式，在本發(fā)明中，即使使用具有比硅薄膜更小選擇性和選擇性生長是困難的金屬硅化物膜或金屬膜，不利用光刻技術也可以形成隆起層11a、11b。
而且，可以通過淀積非晶硅膜并通過熱處理使之轉變?yōu)槎嗑w形成隆起11a、11b。通過對非晶膜執(zhí)行熱處理，可以形成具有大的晶粒尺寸的硅層。這些允許隆起層11具有低于通過淀積多晶硅膜形成的電阻。
(第三實施例)圖5(a)至5(e)和圖6(a)至6(d)按照步驟順序示出了根據(jù)本發(fā)明的第三實施例的半導體器件的制造方法的示意性剖面圖。在圖5和6中，放大了所示的垂直方向上的尺寸(圖中的上下方向)。
首先，如圖5(a)所示，提供一種如此形成的SOI襯底在由硅等構成的支撐襯底1上層疊例如由具有100nm薄膜厚度的氧化膜構成的掩埋絕緣膜2和由硅等構成的、具有5nm至60nm薄膜厚度的半導體層3。
接下來，通過例如離子注入將第一導電類型的雜質原子注入半導體層中，以便處于適于形成溝道區(qū)的濃度。然后，通過例如熱氧化在半導體層3上形成具有約10nm薄膜厚度的柵氧化層，以及在柵氧化層上分別形成具有約50nm薄膜厚度的、由多晶硅等構成第一柵材料層5和進一步形成氮化硅膜6至具有約200nm薄膜厚度。
接下來，如圖5(b)所示，各向異性地刻蝕氮化硅膜6、第一柵材料層5、柵絕緣膜4和半導體層3為島狀。然后，通過淀積方法如CVD在整個表面上淀積絕緣膜(7)如氧化膜至具有約300nm的薄膜厚度。然后，通過化學-機械拋光，拋光和平整絕緣膜(7)和用作化學-機械拋光停止膜的部分氮化硅膜6，以由此在元件區(qū)中形成圍繞半導體層3的元件-隔離絕緣膜7。由此，元件-隔離絕緣膜7配置為在半導體層3上拱起。
接下來，如圖5(c)所示，在用于形成柵電極的區(qū)域上通過一般的光刻法形成用作掩模的抗蝕劑膜(未示出)，各向異性地刻蝕氮化硅膜6和第一柵材料層5，以由此形成包括其表面上的氮化硅膜6的第一柵電極5a。
接下來，在除去抗蝕劑膜之后，通過CVD淀積氧化硅膜至具有例如150nm的薄膜厚度，然后各向異性地刻蝕，由此在柵電極5a和氮化硅膜6的側壁上以及在元件-隔離絕緣膜7的內側壁上分別形成側壁絕緣膜10。在該工序過程中，部分柵絕緣膜4被刻蝕以及露出用作半導體層3的源/漏區(qū)的部分。注意在形成側壁絕緣膜10之前，可以通過注入與溝道區(qū)相同導電類型的雜質原子到半導體層3中形成暈區(qū)或可以通過注入與溝道區(qū)相反的導電類型的雜質原子到半導體層3中形成源/漏延伸區(qū)。
接下來，如圖5(d)所示，通過CVD在由元件-隔離絕緣膜7上的側壁絕緣膜10和由氮化硅膜6和柵電極5a上的側壁絕緣膜10限定的凹陷部分中淀積多晶硅膜(11)至具有約300nm的薄膜厚度，以及通過化學-機械拋光平整，然后刻蝕多晶硅膜，以由此在由元件-隔離絕緣膜7和柵電極5a圍繞的凹陷部分中形成由多晶硅膜構成的隆起層11a和11b。
以此方式，由于元件-隔離絕緣膜7在半導體層3上拱起，以致形成凹陷結構，在對多晶硅膜執(zhí)行CMP的工序中，不僅拱起的元件-隔離絕緣膜7用作CMP的停止層，而且由于凹陷的結構可以均勻的形成隆起層11a、11b的薄膜厚度。而且，通過設置隆起層11a、11b的厚度為30nm或更多，可以抑制電阻的增加。該理由與第一實施例中所述的相同。
接下來，通過離子注入將與溝道的導電類型相反的雜質原子注入隆起層11a、11b中，以及通過例如在1000℃執(zhí)行熱處理10秒，在半導體層3的區(qū)域中形成源/漏區(qū)3a和3b。
接下來，如圖5(e)所示，通過CVD在整個表面上淀積例如由氧化膜構成的絕緣膜(18)并通過CMP處理，以便在隆起層11a、11b上有選擇地剩下，以由此形成犧牲絕緣膜18。
接下來，如圖6(a)所示，使用磷酸等有選擇地刻蝕掉柵電極5a上的氮化硅膜6，通過CVD在整個表面上淀積多晶硅膜且通過離子注入給于導電性，然后構圖多晶硅膜，以由此形成接觸第一柵電極5a的第二柵電極8b。
接下來，如圖6(b)所示，使用第二柵電極8b作為掩模(用于形成第二柵電極8b的抗蝕劑可以用作掩模)，各向異性地刻蝕掉犧牲絕緣膜18，以由此使得隆起層11a、11b的表面露出。
接下來，如圖6(c)所示，例如淀積氧化硅膜至具有約50nm的薄膜厚度且各向異性地刻蝕氧化硅膜，以由此在柵電極5a和8a的側壁區(qū)上形成側壁絕緣膜19。
接下來，例如，通過濺射在整個表面上淀積具有約30nm至100nm薄膜厚度的鈷，以由此形成硅化鈷13a、13b和13c。然后，刻蝕掉額外的鈷，以致有選擇地剩下硅化鈷層13a、13b和13c。
接下來，如圖6(d)所示，通過與第一實施例中所述相同的方法形成層間絕緣膜14和金屬電極16，然后完成根據(jù)本實施例的半導體器件制造步驟。
圖7示出了第三實施例的平面圖。圖6(d)是沿圖7中的線VII-VII的剖面圖。
如圖7所示，在本實施例中，可以形成硅化物層13b、13a，以在柵電極5a、8a上形成硅化物層13c時在元件-隔離絕緣膜7上延伸，由此可以在元件-隔離絕緣膜7上形成用于連接柵電極5a、8a和金屬電極16的接觸開口。照此，可以使元件小型化和可以減小電阻。
(第四實施例)圖8(a)至8(e)和圖9(a)至9(d)按照步驟順序示出了根據(jù)本發(fā)明的第四實施例的半導體器件的制造方法的示意性剖面圖。在圖8和9中，放大了所示的垂直方向上的尺寸(圖中的上下方向)。
直到圖8(d)所示的本實施例的步驟與圖5(a)至5(d)所示的第三實施例的相同，因此省略了該說明。如圖8(d)所示，下面將說明它被處理之后的制造方法。
如圖8(e)所示，通過濺射在整個表面上淀積鋁膜(20)且鋁膜(20)被深腐蝕(或執(zhí)行化學-機械拋光)，以便在隆起層11a、11b上有選擇地剩下，以由此形成犧牲鋁膜20。
接下來，如圖9(a)所示，使用磷酸等有選擇地刻蝕掉柵電極5a上的氮化硅膜9，通過CVD淀積多晶硅膜，通過離子注入給于多晶硅膜導電性，然后構圖多晶硅膜，以由此形成接觸柵電極5a的第二柵電極8b。
接下來，如圖9(b)所示，刻蝕掉犧牲鋁膜20，以由此使得隆起層11a、11b的表面露出。
然后，如圖9(c)所示，例如淀積氧化硅膜至具有約80nm的薄膜厚度且各向異性地刻蝕氧化硅膜，由此在柵電極5a和8a的側壁區(qū)上形成側壁絕緣膜19。
然后，例如，通過濺射在整個表面上淀積鈷至具有30nm至100nm的薄膜厚度，并執(zhí)行熱處理，以由此形成硅化鈷層13a、13b和13c。然后，刻蝕掉額外的鈷，以致有選擇地剩下硅化鈷層13a、13b和13c。
接下來，如圖9(d)所示，通過與第一實施例中所述相同的方法形成層間絕緣膜14和金屬電極16，然后完成根據(jù)本實施例的半導體器件的制造步驟。
(第五實施例)圖10(a)至10(f)和圖11(a)至11(f)按照步驟順序示出了根據(jù)本發(fā)明的第五實施例的半導體器件的制造方法的示意性剖面圖。在圖10和11中，放大了所示的垂直方向上的尺寸(圖中的上下方向)。
首先，如圖10(a)所示，在SOI襯底上淀積氧化硅膜21至具有約150nm的薄膜厚度，SOI襯底如此形成通過掩埋的絕緣膜2在支撐襯底1形成具有5nm至60nm的薄膜厚度的半導體層(硅層)3。
接下來，如圖10(b)所示，有選擇地刻蝕氧化硅膜21和半導體層3，由此將元件區(qū)中的氧化硅膜21和半導體層3處理為島狀。
然后，如圖10(c)所示，通過CVD淀積氮化硅膜7a，以便比氧化硅膜21和半導體層3的總薄膜厚度更厚。
然后，如圖10(d)所示，在通過化學-機械拋光法拋光預定量的氮化硅膜7a之后，通過等離子體刻蝕法刻蝕氮化硅膜7a，直到在表面上露出氮化硅膜21，以由此形成元件-隔離絕緣膜7b，平整元件-隔離絕緣膜7b的頂部邊緣部分。對于這些元件-隔離絕緣膜7b，使用氮化硅膜7a。
然后，如圖10(e)所示，使用氟化酸刻蝕掉氧化硅膜21，以由此使得半導體層3的表面露出。在該步驟中，通過元件-隔離絕緣膜7b和半導體層3形成用于形成之后所述的隆起層11a、11b的凹陷部分。
接下來，如圖10(f)所示，通過熱氧化在凹陷部分中形成接觸半導體層3的表面的柵絕緣膜4，然后，在通過執(zhí)行CVD和化學-機械拋光在圍繞半導體層3的凹陷部分中掩埋由多晶硅構成的第一柵材料層5。
接下來，如圖11(a)所示，使用CVD淀積由多晶硅構成的第二柵材料層8至約80nm的薄膜厚度，然后同樣使用CVD在其上形成由氧化硅膜構成的掩模絕緣膜9a。
然后，如圖11(b)所示，構圖掩模絕緣膜9a、第二柵材料層8和第一柵材料層5，以由此形成第一柵電極5a和第二柵電極8a。
接下來，如圖11(c)所示，使用CVD淀積氧化膜至例如具有150nm的薄膜厚度并各向異性地刻蝕，以由此在包括掩模絕緣膜9a的柵電極5a、8a的側壁上和在元件-隔離絕緣膜7b的內側壁上分別形成側壁絕緣膜10。
接下來，如圖11(d)所示，使用CVD淀積多晶硅膜至具有約300nm的薄膜厚度并通過化學-機械拋光平整，然后深腐蝕多晶硅膜，由此在被元件-隔離絕緣膜7b和柵電極圍繞的凹陷部分中形成由多晶硅膜構成的隆起層11a和11b。
接下來，通過離子注入將與溝道的導電類型相反的雜質原子注入第二柵電極8a、第一柵電極5a和隆起層11a、11b中并在例如1000℃下執(zhí)行熱處理10秒。由此，給于柵電極5a、8a和隆起層11a、11b導電性，同時形成與半導體層3的導電類型相反的源/漏區(qū)3a和3b。
接下來，如圖11(e)所示，在除去柵電極8a上的掩模絕緣膜9a之后(可以在離子注入步驟之前除去掩模絕緣膜9a)，例如，通過濺射在整個表面上淀積鈷至具有30nm至100nm的薄膜厚度，并執(zhí)行熱處理，由此形成硅化鈷層13a、13b和13e。然后，刻蝕掉額外的鈷，以致有選擇地剩下硅化鈷層13a、13b和13c。這里，隆起層11a、11b的頂表面和柵電極5a、8a的頂表面具有高度差。因此，可以防止它們之間的短路。
然后，如圖11(f)所示，通過CVD淀積例如由氧化膜構成的層間絕緣膜，且必要時通過CMP平整層間絕緣膜14的表面，然后有選擇地刻蝕掉層間絕緣膜14，以由此形成接觸開口15a和15b。然后，通過金屬膜的淀積和通過光刻構圖，形成通過接觸開口接觸硅化物層的金屬電極16，完成根據(jù)本實施例的半導體器件的制造步驟。
盡管上面根據(jù)優(yōu)選實施例描述了本發(fā)明，但是本發(fā)明不局限于這些實施例。在不背離本發(fā)明的主題范圍內可以在任何時候修改本發(fā)明。例如，在第一和第三至第五實施例中，盡管硅化物層用于隆起層和柵電極，但是它們之一或他們兩者可以單獨由多晶硅制成。而且，盡管形成硅化物膜以便減小多晶硅膜的電阻，但是通過在多晶硅膜上形成金屬膜代替硅化物膜也可以實現(xiàn)電阻的減小。此外，盡管在實施例中通過執(zhí)行化學-機械拋光和刻蝕在凹陷部分中掩埋隆起層，但是它可以僅僅由刻蝕來執(zhí)行。
工業(yè)實用性如上所述，在本發(fā)明中，元件-隔離絕緣膜形成為比半導體層更厚，半導體層是SOI層，以及柵電極形成為比元件-隔離絕緣膜更厚，以及在通過柵電極和元件-隔離絕緣膜形成的凹陷部分中形成隆起層。由此，不使用光刻工藝可以在源/漏區(qū)上形成厚的和低電阻的隆起層。
而且，在本發(fā)明中，柵電極的表面高度設為高于隆起層的表面高度，由此即使在隆起層和柵電極上形成金屬硅化物膜，也可以有效地防止它們之間短路。
權利要求
1.一種半導體器件，包括半導體層，該半導體層在絕緣膜上或在絕緣襯底上形成，同時被元件-隔離絕緣膜圍繞，以及包括溝道區(qū)和源/漏區(qū)；通過柵絕緣膜在溝道區(qū)上形成的柵電極，該柵電極同時被側壁絕緣膜圍繞；以及隆起層，該隆起層由導電材料制成且形成在源/漏區(qū)上，同時被元件-隔離絕緣膜和柵電極圍繞；其中，如此形成隆起層，以便掩埋在由其上形成側壁絕緣膜的柵電極和由其上形成側壁絕緣膜的元件-隔離絕緣膜限定的凹陷部分中，同時具有不同于柵電極的高度。
2.如權利要求1所述的半導體器件，其中柵電極的表面高度高于元件-隔離絕緣膜的表面高度，以及隆起層的表面高度等于或低于元件-隔離絕緣膜的表面高度。
3.如權利要求1或2所述的半導體器件，其中隆起層包括多晶硅膜，或多晶硅膜和其上形成的金屬硅化物膜，或多晶硅膜和其上形成的金屬膜，或金屬硅化物膜，或金屬膜。
4.如權利要求1、2或3所述的半導體器件，其中半導體層的薄膜厚度是30nm或更小。
5.如權利要求1、2、3或4的任意一項所述的半導體器件，其中柵電極包括兩層多晶硅膜，或兩層多晶硅膜和其上形成的金屬硅化物膜，或兩層多晶硅膜和其上形成的金屬膜。
6.如權利要求1、2、3、4或5的任意一項所述的半導體器件，其中隆起層的薄膜厚度是30nm或更小。
7.一種制造半導體器件的方法，包括以下步驟(1)在絕緣膜或絕緣襯底上形成元件-隔離絕緣膜，元件-隔離絕緣膜圍繞用作溝道區(qū)和源/漏區(qū)的半導體層且具有比半導體層更厚的薄膜厚度；(2)通過柵絕緣膜在半導體層上形成柵電極，柵電極的表面高度高于元件-隔離絕緣膜的表面高度；以及(3)在位于由元件-隔離絕緣膜和柵電極圍繞的凹陷部分中的半導體層上有選擇地形成導電隆起層，導電隆起層的表面高度等于或低于元件-隔離絕緣膜的表面高度。
8.如權利要求7所述的制造半導體器件的方法，還包括，在步驟(2)之后但是在步驟(3)之前，在柵電極的側面上和元件-隔離絕緣膜的側面上形成側壁絕緣膜的步驟。
9.如權利要求7或8所述的制造半導體器件的方法，其中步驟(3)包括淀積導電膜的步驟；以及通過刻蝕或通過化學-機械拋光(CMP)和刻蝕除去不必要的導電膜的步驟。
10.如權利要求7、8或9的任意一項所述的制造半導體器件的方法，其中隆起層由多晶硅制成，以及在步驟(3)之后，增加在隆起層上形成金屬硅化物膜的步驟。
11.如權利要求10所述的制造半導體器件的方法，其中柵電極由多晶硅制成，以及在步驟(2)中，在步驟(3)之后從除去掩模絕緣膜的柵電極上形成掩模絕緣膜，以及在隆起層上形成金屬硅化物膜的步驟中，在同一時間還在柵電極上形成金屬硅化物膜。
12.如權利要求6、7、8、9或10的任意一項所述的制造半導體器件的方法，其中結合步驟(1)和步驟(2)的步驟包含以下步驟(a)通過柵絕緣膜在半導體層上淀積第一柵極形成材料層和用作掩模絕緣膜的第一絕緣膜；(b)構圖第一絕緣膜、第一柵極形成材料層和半導體層以便形成島狀；(c)在整個表面上淀積用作元件-隔離絕緣膜的第二絕緣膜之后，執(zhí)行化學-機械拋光，以便除去至少部分第一絕緣膜，以由此形成圍繞島-狀半導體層的元件-隔離絕緣膜；以及(d)在除去第一絕緣膜之后，如果第一絕緣膜存在，那么淀積第二柵極形成材料層和用作掩模絕緣膜的第三絕緣膜，構圖第三絕緣膜、第二柵極形成材料層和第一柵極形成材料層，以由此在其表面上形成具有掩模絕緣膜的柵電極。
13.一種制造半導體器件的方法，包括以下步驟(1)通過柵絕緣膜在絕緣膜或絕緣襯底上形成的半導體層上淀積第一柵極形成材料層和掩模材料層；(2)構圖掩模材料層、第一柵極形成材料層和半導體層，以便形成島狀，且用元件-隔離絕緣膜填充形成的元件-隔離溝槽；(3)構圖掩模材料層和第一柵極形成材料層，以由此形成第一柵電極；(4)在元件-隔離絕緣膜的側面上和由掩模材料層和第一柵電極形成的層疊體的側面上形成第一側壁絕緣膜；(5)用導電隆起層和犧牲填料填充由半導體層上的第一側壁絕緣膜圍繞的凹陷部分；以及(6)在除去掩模材料層之后，淀積第二柵極形成材料層并構圖它以由此形成第二柵電極。
14.如權利要求13所述的制造半導體器件的方法，還包括，在步驟(6)之后，增加至少除去隆起層上的犧牲填料，在第二柵電極的側面上形成第二側壁絕緣膜以及在隆起層和第二柵電極的頂表面上形成金屬硅化物層的步驟。
15.如權利要求13或14所述的制造半導體器件的方法，其中掩模材料層是氮化硅膜，犧牲填料是氧化硅膜或金屬膜。
16.如權利要求13、14或15的任意一項所述的制造半導體器件的方法，其中步驟(5)包含以下步驟(a)在整個表面淀積導電材料以及通過刻蝕或通過化學-機械拋光和刻蝕形成隆起層，以便剩下導電材料，以具有小于凹陷部分的深度的薄膜厚度；以及(b)淀積用作犧牲填料的材料，以及通過執(zhí)行化學-機械拋光用犧牲填料填充凹陷部分。
全文摘要
在具有薄膜SOI層的FET中，防止源/漏區(qū)中的寄生電阻增加。為了實現(xiàn)不使用光刻工藝在源/漏區(qū)上形成隆起層且沒有短路的擔心。圍繞島－狀半導體層(SOI)(3)形成比半導體層(3)高的元件－隔離絕緣膜(7)，同時在半導體層(3)上形成比元件－隔離絕緣膜(7)高的柵電極(5a、8a)。在整個表面上淀積多晶硅膜(11)。通過化學－機械拋光和深腐蝕在源/漏區(qū)(3a、3b)上形成比元件－隔離絕緣膜(7)更短的隆起層(11a、11b)。在柵電極上和在隆起層上形成硅化物層(13a至13c)。形成層間絕緣膜(14)和形成金屬電極(16)。
文檔編號H01L29/786GK1613151SQ03802028
公開日2005年5月4日 申請日期2003年2月13日 優(yōu)先權日2002年2月18日
發(fā)明者李鐘旭, 武村久 申請人:日本電氣株式會社