專利名稱：用于半導(dǎo)體集成電路的可測試性的技術(shù)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種用于半導(dǎo)體集成電路的可測試性的技術(shù)。
背景技術(shù)：
圖12展示了一種測試半導(dǎo)體集成電路的常規(guī)方法的配置。在圖12中，附圖標(biāo)記0201表示芯片，附圖標(biāo)記0202表示內(nèi)存(RAM隨機存取存儲器)，附圖標(biāo)記0203表示CPU(中央處理器)，附圖標(biāo)記0204表示被測試的電路，附圖標(biāo)記0205表示用于將上述的組成部分相互連接起來的內(nèi)部總線，附圖標(biāo)記0206表示與內(nèi)部總線0205以及與被測試的電路0204相連的掃描測試電路，附圖標(biāo)記0206a表示用于把被測試的電路0204的、與掃描測試相關(guān)的端子連接到掃描測試電路0206上的信號線，附圖標(biāo)記0207表示用于將內(nèi)部總線0205連接到輸入—輸出端子0208的外部總線接口(IF)部件。
當(dāng)在試驗中測試電路0204時，從中央處理器(CPU)0203或輸入—輸出端子0208通過總線0205來對掃描測試電路0206進行控制。將測試數(shù)據(jù)設(shè)置和輸入到將被測試的電路0204的與掃描測試相關(guān)的端子。然后，讀出被測試的電路0204的與掃描測試相關(guān)的端子的值。
該測試集成電路的方法被稱作全掃描(full scan)測試方法。該方法是根據(jù)以下事實利用掃描寄存器替代被測試的電路0204中的所有寄存器，并將這些掃描寄存器連接成掃描鏈。結(jié)果，那些可以直接從總線控制或觀測的寄存器也都被掃描寄存器替代了。然而，該掃描寄存器占據(jù)的面積比普通寄存器大。結(jié)果，需要大的芯片面積，以利用掃描寄存器替代所有的寄存器。
同樣，在掃描測試的時候，除了用于正常操作的時鐘之外，還將用于掃描測試的掃描時鐘從掃描測試電路0206輸入到被測試的電路0204中。通過從中央處理器(CPU)0203或輸入—輸出端子0208經(jīng)由總線0205控制掃描測試電路0206，來產(chǎn)生和輸出該測試時鐘。然而，正常地，總線速度比內(nèi)部時鐘速度低。因此，不能以正常地操作速度進行測試。

發(fā)明內(nèi)容
因此，本發(fā)明的主要目的是獲得高速的操作，同時減小浪費的芯片面積。
根據(jù)本發(fā)明，為了達到該目的，包括以下方法。特別是，一種用于半導(dǎo)體集成電路的可測試性的技術(shù)包括以下所述的多個步驟在第一步驟中，通過根據(jù)預(yù)定的測試模式對半導(dǎo)體集成電路進行故障模擬，將可檢測的故障和不可檢測的故障相互區(qū)分開來。
在第二步驟中，列出不可檢測的故障。
在第三步驟中，確定用于測試未檢測出的故障的測試條件。
在第四步驟中，從用于第一步驟中的故障模擬的預(yù)定測試模式中確定最有可能滿足第三步驟中的測試條件的測試模式。
在第五步驟中，利用掃描寄存器替代與第二步驟中的未檢測出的故障有關(guān)的寄存器，所述掃描寄存器連接成掃描鏈從而組成改進電路。
在第六步驟中，在使用第四步驟中確定的用于改進電路的預(yù)定測試模式未檢測出故障的時刻，通過切換到在第三步驟中確定的測試條件來執(zhí)行故障模擬。
執(zhí)行關(guān)于該配置的操作如下。特別是，與利用掃描寄存器替代所有寄存器的常規(guī)全掃描測試方法不同，只利用掃描寄存器替代那些與未檢測出的故障有關(guān)的寄存器。將測試數(shù)據(jù)從外部源設(shè)置和輸入到位于被測試的組合邏輯電路的輸入側(cè)的掃描寄存器。在該組合邏輯電路的輸入側(cè)，將其余的測試數(shù)據(jù)從集成電路端子或內(nèi)置的處理器設(shè)置和輸入到非掃描寄存器的寄存器。將其余的測試數(shù)據(jù)從外部源設(shè)置和輸入到掃描寄存器。這樣，可以利用準(zhǔn)備用于像功能驗證那類用途的預(yù)定測試模式將部分的測試數(shù)據(jù)設(shè)置和輸入到掃描寄存器。將其余的測試數(shù)據(jù)從外部源設(shè)置和輸入到掃描寄存器，并執(zhí)行故障模擬和測試。與全掃描測試方法相比，利用掃描寄存器替代的寄存器的數(shù)量可以減小到所需的最小數(shù)，并且可以有效抑制芯片面積的增大。同樣，可以控制整個輸入—輸出操作，并且利用具有用于操作與故障無關(guān)的寄存器的正常基本時鐘的預(yù)定測試模式，能夠進行高速處理。
在以上所述的用于半導(dǎo)體集成電路的可測試性的技術(shù)中，可以對第五步驟作以下改進。特別是，可以通過利用具有設(shè)置功能或復(fù)位功能的寄存器而不是掃描寄存器來替代與未檢測出的故障有關(guān)的輸入寄存器，來配置改進的電路。在這種情況下，除了以上所述的作用之外，該具有設(shè)置功能或復(fù)位功能的寄存器可以提高集成電路端子或內(nèi)置的處理器的可控性，從而能夠進行更高效的處理。
作為達到以上所述目的的另一種方法，本發(fā)明采用以下方法。特別是，該用于半導(dǎo)體集成電路的可測試性的技術(shù)包括以下多個步驟在第一步驟中，將連接到半導(dǎo)體集成電路中被測試的組合邏輯電路的一組寄存器分為以下三類第一寄存器，可以通過處理器直接控制和觀測；第二寄存器，可以從半導(dǎo)體集成電路的端子直接控制和觀測；以及第三寄存器，該第三寄存器是除第一和第二寄存器之外的寄存器。然后，利用連接成掃描鏈從而組成改進電路的掃描寄存器替代第三寄存器。
在第二步驟中，將測試數(shù)據(jù)分別從處理器和集成電路端子設(shè)置和輸入到第一和第二寄存器。
在第三步驟中，通過掃描鏈將測試數(shù)據(jù)設(shè)置和輸入到具有移位操作的第三寄存器。
在第四步驟中，捕獲測試數(shù)據(jù)以用于組合邏輯電路。
在第五步驟中，通過掃描鏈利用移位操作輸出第三寄存器中構(gòu)成測試結(jié)果的數(shù)據(jù)。
在第六步驟中，輸出第一和第二寄存器中構(gòu)成測試結(jié)果的數(shù)據(jù)。
以下說明該配置的作用。特別是，與利用掃描寄存器替代所有寄存器的常規(guī)全掃描測試方法不同，只有不能直接從處理器控制和觀測以及不能直接從集成電路端子控制和觀測的第三寄存器才被掃描寄存器替代。同樣，在故障模擬和測試中，將正常的測試數(shù)據(jù)設(shè)置和輸入到第一和第二寄存器，而通過掃描鏈將測試數(shù)據(jù)設(shè)置和輸入到具有移位操作的第三寄存器。關(guān)于被觀測的測試結(jié)果數(shù)據(jù)，第三寄存器通過掃描鏈利用移位操作輸出數(shù)據(jù)，而利用處理器或端子從第一和第二寄存器讀出測試結(jié)果數(shù)據(jù)。通過這樣做，與全掃描測試方法相比，利用掃描寄存器替代的寄存器的數(shù)量可以減少，從而抑制芯片面積的增大。
當(dāng)連同附圖一起考慮，根據(jù)以下對本發(fā)明的說明，本發(fā)明的上述及其它特征將變得更明顯。


圖1所示的電路圖展示了不是被設(shè)計用于根據(jù)本發(fā)明第一到第三實施例的可測試性的原始電路。
圖2所示的電路圖展示了根據(jù)本發(fā)明第一實施例從原始電路進行可測試性改進的電路。
圖3A所示的簡圖展示了在根據(jù)本發(fā)明第一實施例的改進電路中使用的掃描寄存器的配置，圖3B所示的電路圖展示了該掃描寄存器的配置的等效電路。
圖4所示的流程圖展示了包括根據(jù)本發(fā)明第一實施例產(chǎn)生改進的電路和產(chǎn)生測試模式的測試操作。
圖5所示的時序圖用于說明根據(jù)本發(fā)明第一實施例的改進電路的操作。
圖6所示的電路圖展示了根據(jù)本發(fā)明第二實施例從原始電路進行可測試性改進的電路。
圖7所示的流程圖展示了包括根據(jù)本發(fā)明第二實施例產(chǎn)生改進的電路和產(chǎn)生測試模式的測試操作。
圖8所示的時序圖用于說明根據(jù)本發(fā)明第二實施例的改進電路的操作。
圖9所示的電路圖展示了根據(jù)本發(fā)明第三實施例從原始電路進行可測試性改進的電路。
圖10所示的流程圖展示了包括根據(jù)本發(fā)明第三實施例產(chǎn)生改進的電路和產(chǎn)生測試模式的測試操作過程。
圖11所示的時序圖用于說明根據(jù)本發(fā)明第三實施例的改進電路的操作。
圖12所示的框圖展示了測試集成電路的常規(guī)方法的配置。
在所有這些附圖中，分別以相同的附圖標(biāo)記表示同樣的部件。
具體實施例方式
以下參照附圖對根據(jù)本發(fā)明的優(yōu)選實施例的、用于半導(dǎo)體集成電路的可測試性的技術(shù)進行詳細(xì)說明。
(實施例1)圖1展示了在利用根據(jù)本發(fā)明的可測試性設(shè)計進行改進之前的原始電路C0。在邏輯電路設(shè)計階段，執(zhí)行用于可測試性的電路校正，即執(zhí)行原始電路C0的可測試性設(shè)計。
在圖1中，附圖標(biāo)記101、102和103表示輸入一旦確定之后輸出就唯一確定的組合邏輯電路。該組合邏輯電路不包括寄存器、鎖存器或存儲器。在該例中，組合邏輯電路102是測試的對象。為了簡化說明，該組合邏輯電路只包括一個與(AND)電路29。附圖標(biāo)記104表示安裝在半導(dǎo)體集成電路上的處理器，附圖標(biāo)記105表示用于連接處理器104和各部分的總線，附圖標(biāo)記106表示地址譯碼器。該地址譯碼器106將總線105的地址部分譯碼，并產(chǎn)生和輸出寫使能信號(write enable signal)WE2和讀使能信號(read enable signal)RE1及RE3。
附圖標(biāo)記1-14表示每個都包括一個D觸發(fā)器的寄存器。
寄存器1可以控制來自處理器104的寫操作。配置寄存器1，使得該寄存器1根據(jù)來自地址譯碼器106的寫使能信號WE2通過選擇器30取進總線105的數(shù)據(jù)部分的值。
寄存器8可以控制來自處理器104的數(shù)據(jù)讀操作。該寄存器8根據(jù)來自地址譯碼器106的讀使能信號RE1通過三態(tài)緩沖器(讀使能電路)31向總線105得數(shù)據(jù)部分輸出數(shù)值。
處理器104可以讀取輸出到總線105的數(shù)據(jù)部分的值。符號CK表示用于組合邏輯電路的基本時鐘，并由該處理器104提供。
圖2展示了在對不是被設(shè)計用于可測試性的原始電路進行可測試性校正之后的改進電路C1。在該改進的電路C1中，分別用掃描寄存器寄存器2’和10’來替代原始電路中的寄存器2和10(通過稍后參照附圖4和5說明的替代方法)。該掃描寄存器2’和10’組成掃描鏈。
圖3A展示了用于圖2中的改進電路C1的掃描寄存器的配置。圖3B展示了該掃描寄存器配置的等效電路。該掃描寄存器除了具有用于正常操作的數(shù)據(jù)輸入(D)之外，還包含掃描測試數(shù)據(jù)輸入(TD)，并進一步包含掃描使能輸入(scan enable input)(SE)。在該掃描寄存器中，只要掃描使能輸入(SE)保持為“0”，則在時鐘輸入(CK)的上升沿取進數(shù)據(jù)輸入(D)的值。另一方面，只要掃描使能輸入(SE)為“1”，則在時鐘輸入(CK)的上升沿取進測試數(shù)據(jù)輸入(TD)的值。
在圖2中，符號TDI(測試數(shù)據(jù)輸入)表示包括掃描寄存器2’和10’的掃描鏈的數(shù)據(jù)輸入端子。符號TDO(測試數(shù)據(jù)輸出)表示包括掃描寄存器2’和10’的掃描鏈的數(shù)據(jù)輸出端子。符號TCK表示測試時鐘輸入端子。從測試數(shù)據(jù)輸入端子TDI取進數(shù)據(jù)，并在掃描鏈中將該取進的數(shù)據(jù)移位，并將通過組合邏輯電路102獲得的數(shù)據(jù)輸出到測試數(shù)據(jù)輸出端子TDO。在該操作中，來自測試時鐘輸入端子TCK的測試時鐘控制定時。
附圖標(biāo)記32表示或(OR)電路。該或電路32具有兩個輸入，包括來自外部測試時鐘輸入端子TCK的測試時鐘和來自處理器104的基本時鐘CK。將該或(OR)電路32的輸出連接到組成掃描鏈的掃描寄存器2’和10’的時鐘輸入(CK)。
在改進電路C1中，掃描鏈由替代寄存器的掃描寄存器2’和10’以及與該掃描寄存器2’和10’相連的測試數(shù)據(jù)輸入端子TDI和測試數(shù)據(jù)輸出端子TDO組成。當(dāng)測試該掃描鏈時，處理器104停止基本時鐘CK的輸出，同時將掃描使能信號SE切換到激活態(tài)“1”。分別將該掃描使能信號SE施加到掃描寄存器2’和10’的掃描使能輸入端子(SE)。結(jié)果，掃描寄存器2’和10’將數(shù)據(jù)輸入端子從用于正常操作的數(shù)據(jù)輸入(D)切換到測試數(shù)據(jù)輸入(TD)。通過或(OR)電路32將來自外部測試時鐘輸入端子TCK的測試時鐘提供給掃描寄存器2’和10’的時鐘輸入(CK)。結(jié)果，可以將任意的測試數(shù)據(jù)從外部測試數(shù)據(jù)輸入端子TDI輸入到掃描寄存器2’的測試數(shù)據(jù)輸入端子(TD)。通過組合邏輯電路102對來自掃描寄存器2’的數(shù)據(jù)輸出(Q)的數(shù)據(jù)輸出進行邏輯合成。將該邏輯合成的結(jié)果輸入到掃描寄存器10’的數(shù)據(jù)輸入端子(D)，并從掃描寄存器10’的數(shù)據(jù)輸出(Q)輸出到外部測試數(shù)據(jù)輸出端子TDO。換句話說，可以觀測通過組合邏輯電路102所進行的邏輯合成。
圖4所示的流程圖展示了通過將圖1中的原始電路C0校正為圖2中的改進電路C1、同時產(chǎn)生用于該改進電路C1的測試模式而進行的測試操作。
假定，已經(jīng)存在用于原始電路C0的測試模式。為了提高故障檢測率，執(zhí)行可測試性設(shè)計，并增加測試模式。故障檢測率是指以百分?jǐn)?shù)表示的、利用給定的測試模式檢測出的故障與所有的故障之比。故障檢測率是代表測試模式的完善性的指數(shù)。
首先，在步驟S1中，對原始電路C0進行故障模擬。故障模擬是一個設(shè)計過程，或者特別是，故障模擬是與測試有關(guān)的測試設(shè)計。在故障模擬中，利用給定的測試模式序列檢查可檢測的故障和不可檢測的故障。通過將一個已經(jīng)產(chǎn)生的測試模式應(yīng)用于原始電路C0來執(zhí)行故障模擬。
接下來，在步驟S2中，列出在故障模擬中未檢測出的故障。在故障模擬中未檢測出的故障被定義為利用在故障模擬中使用的測試模式不能發(fā)現(xiàn)和檢測出的給定部分的故障。在本例中，假定原始電路C0的寄存器2的輸出信號線16保持為“1”(以下稱作“SA1”)這個故障仍然沒有被檢測出。將該保持(stuck-at)故障定義為邏輯值固定為“0”或“1”的情況。
接下來，在步驟S3中，確定用于測試未檢測出的故障(信號線16SA1)的條件(測試條件)。為了檢測未檢測出的故障(信號線16SA1)，以這種方式進行測試，即通過信號線16保持為“1”這個故障的發(fā)生來改變作為期望值被觀測的值。為此，確定輸入側(cè)的測試條件如下寄存器1的輸出信號線15“1”寄存器2的輸出信號線16“0”寄存器3的輸出信號線17“1”寄存器4的輸出信號線18“1”除非在以上條件下故障(信號線16SA1)發(fā)生了，否則與(AND)電路29的輸出信號線24將變成“0”；而另一方面，如果故障(信號線16SA1)發(fā)生了，與(AND)電路29的輸出信號線24將變成“1”。
接下來，在步驟S4中，在執(zhí)行故障模擬期間搜索最有可能滿足測試條件的狀態(tài)，以產(chǎn)生測試模式。在本例中，假定以下顯示的在時間點T12的狀態(tài)最可能滿足測試條件寄存器1的輸出信號線15“1”寄存器2的輸出信號線16“1”寄存器3的輸出信號線17“1”寄存器4的輸出信號線18“1”接下來，對原始電路C0進行改進以便容易地產(chǎn)生測試模式。
特別是，在步驟S5中，利用掃描寄存器來替代處于最有可能滿足測試條件但未能滿足測試條件的狀態(tài)的寄存器。在本例中，利用掃描寄存器2’來替代寄存器2。同樣，利用掃描寄存器替代輸出/期望值隨故障是否發(fā)生而改變的信號被設(shè)置和輸入到其中的寄存器。在本例中，利用寄存器10’替代寄存器10。
同時，增加用于設(shè)置和輸入掃描測試數(shù)據(jù)的測試數(shù)據(jù)輸入端子TDI。同樣，增加用于觀測掃描數(shù)據(jù)的測試數(shù)據(jù)輸出端子TDO。進一步，增加測試時鐘輸入端子TCK，其用于輸入來于設(shè)置/輸入、移位和輸出測試數(shù)據(jù)的測試時鐘。同樣，在處理器104中增加用于設(shè)置掃描模式的掃描使能信號SE。將測試數(shù)據(jù)輸入端子TDI連接到位于掃描鏈起始級的掃描寄存器2’的測試數(shù)據(jù)輸入端子(TD)。同樣，將測試數(shù)據(jù)輸出端子TDO連接到位于掃描鏈最末級的掃描寄存器10’的數(shù)據(jù)輸出(Q)。進一步，將掃描使能信號SE連接到掃描寄存器2’和10’的掃描使能使輸入(SE)。將測試時鐘輸入端子TCK連接到或(OR)電路32的一個輸入端子。將或(OR)電路32的另外輸入端子與處理器104的基本時鐘CK相連。將或(OR)電路32的輸出連接到掃描寄存器2’和10’的時鐘輸入(CK)。將掃描寄存器2’的數(shù)據(jù)輸出(Q)連接到掃描寄存器10’的測試數(shù)據(jù)輸入端子(TD)。
在本例中，只有一個未檢測出的故障，因此將圖1所示的原始電路C0改進為圖2所示的改進電路C1。另一方面，在存在多個未檢測出的故障的情況下，利用掃描寄存器重復(fù)替代和未檢測出的故障一樣多的寄存器。
接下來，在步驟S6中，產(chǎn)生用于檢測圖2所示的改進電路C1中的未檢測出的故障(信號線16SA1)的測試模式。一直到最有可能滿足測試條件的狀態(tài)發(fā)生了的時間點T12，都使用步驟S1中的故障模擬的測試模式(稍后參照圖5詳細(xì)說明)。利用該測試模式，在時間點T12經(jīng)常發(fā)生的條件如下寄存器1的輸出信號線15“1”寄存器2的輸出信號線16“1”寄存器3的輸出信號線17“1”寄存器4的輸出信號線18“1”由該狀態(tài)，通過激活掃描鏈來產(chǎn)生能夠檢測未檢測出的故障(信號線16SA1)的測試模式。在本例中，產(chǎn)生的測試條件如下寄存器1的輸出信號線15“1”寄存器2的輸出信號線16“0”寄存器3的輸出信號線17“1”寄存器4的輸出信號線18“1”在存在多個故障的情況下，重復(fù)產(chǎn)生該測試模式。
圖5所示的時序圖用于說明圖2所示的改進電路C1的操作。圖5顯示了基本時鐘CK、測試時鐘輸入端子TCK、掃描使能信號SE、測試數(shù)據(jù)輸入端子TDI和測試數(shù)據(jù)輸出端子TDO的波形，以及寄存器1-4和10保存的值。
在從時間點T1到T12的期間，以不同于掃描操作的正常操作模式執(zhí)行故障模擬。在從時間點T1到T12的期間，測試時鐘輸入端子TCK為“0”。掃描使能信號SE也為“0”。寄存器1到4(其中2’表示掃描寄存器)和掃描寄存器10’以與故障模擬相同的方式改變其值。
在時間點T12，寄存器1到4呈現(xiàn)最有可能滿足圖4所示的測試設(shè)計流程中的測試條件的狀態(tài)。一旦達到該狀態(tài)，就將掃描寄存器2’臨時切換到掃描操作模式。通過重寫掃描寄存器2來產(chǎn)生測試條件，并作為掃描操作的結(jié)果。從時間點T12的后半段，將基本時鐘CK設(shè)置為“0”，將掃描使能信號SE設(shè)置為“1”，并將測試數(shù)據(jù)輸入端子TDI設(shè)置為將要被設(shè)置和輸入到掃描寄存器2’的數(shù)據(jù)“0”。
在時間點T13的開始，激活測試時鐘輸入端子TCK，以便將測試數(shù)據(jù)輸入端子TDI的數(shù)據(jù)“0”取進掃描寄存器2’。該狀態(tài)完全滿足測試條件。從而產(chǎn)生如下的測試模式寄存器1的輸出信號線15“1”寄存器2’的輸出信號線16“0”寄存器3的輸出信號線17“1”寄存器4的輸出信號線18“1”為了在該測試條件下，將與(AND)電路29的輸出取進掃描寄存器10’，從時間點T13的后半段將掃描使能信號SE設(shè)置為“0”。
在時間點T14的開始，激活測試時鐘輸入端子TCK，并將與(AND)電路29的輸出取進掃描寄存器10’。在本例中，掃描寄存器10’保存的值為“0”，并且在時間點T14將該“0”值輸出到測試數(shù)據(jù)輸出端子TDO。通過在時間點T14比較在測試數(shù)據(jù)輸出端子TDO的值與期望數(shù)據(jù)“0”，可以檢測未檢測出的故障(信號線16SA1)。在本例中，有一個未檢測出的故障，因此完成了所需的測試。
在存在多個未檢測出的故障的情況下，重復(fù)進行和未檢測出的故障一樣多次數(shù)的測試。
本實施例代表了只利用掃描寄存器替代所需的寄存器的部分掃描測試。與利用掃描寄存器替代所有寄存器的全掃描測試不同，因此可以將增加的芯片面積抑制在更小的程度。
在全掃描測試中，組成掃描鏈的寄存器在數(shù)量上增加了，并且掃描鏈長度的增加也造成了不便。特別是，許多數(shù)據(jù)都需要利用用于設(shè)置和輸入測試條件的測試數(shù)據(jù)輸入端子TDI來設(shè)置和輸入，從而消耗了長的時間。同樣，需要消耗相當(dāng)長的時間從測試數(shù)據(jù)輸出端子TDO讀取結(jié)果。
相反，根據(jù)本實施例，利用并行操作的寄存器的正常操作條件(步驟S1中的測試模式的操作條件)來產(chǎn)生測試條件。進一步，將掃描鏈的長度減小到所需的最小長度。結(jié)果，可以在更短的測試時間內(nèi)捕獲未檢測出的故障。
(實施例2)圖6展示了對圖1中不是被設(shè)計用于可測試性的原始電路C0進行可測試性改進后的電路C2。如該改進的電路C2所示，利用具有復(fù)位功能的寄存器2”替代原始電路C0中的寄存器2。同樣，利用掃描寄存器10’替代寄存器10。
特別是，在圖1中，利用具有復(fù)位功能的寄存器2’來替代被認(rèn)為甚至在處理器104的控制下也難以將值設(shè)置為“0”的寄存器2，以便強制地設(shè)置和輸入“0”值?！皬?fù)位”表示用于強制復(fù)位的復(fù)位信號，并且在本例中，由處理器104輸出該復(fù)位信號。盡管如此，不是必須由處理器104輸出該復(fù)位信號。另一方面，認(rèn)為在處理器104的控制下也難以觀測圖1中的寄存器10，因此利用掃描寄存器10’替代該寄存器10。稍后參照圖7來說明利用具有復(fù)位功能的寄存器2”替代寄存器2和利用寄存器10’替代寄存器10的方法。
掃描使能信號SE指示掃描寄存器10’從測試數(shù)據(jù)輸入端子(TD)取進數(shù)據(jù)。將該掃描寄存器10’的數(shù)據(jù)輸出(Q)連接到掃描鏈的數(shù)據(jù)輸出端子TDO。在本例中，掃描寄存器只限于掃描寄存器10’，因此不構(gòu)成掃描鏈。然而，在存在多個掃描寄存器的情況下，通過連續(xù)地將數(shù)據(jù)輸出(Q)連接到下一個掃描寄存器的測試數(shù)據(jù)輸入(TD)來構(gòu)成掃描鏈。將測試時鐘輸入端子TCK通過或(OR)電路32連接到掃描寄存器10’的時鐘輸入(CK)。特別是，或(OR)電路具有兩個輸入端子，分別用于接收來自處理器104的基本時鐘CK和來自外部測試時鐘輸入端子TCK的信號。將或(OR)電路32的輸出連接到掃描寄存器10’的時鐘輸入(CK)。來自測試時鐘輸入端子TCK的測試時鐘將掃描鏈的數(shù)據(jù)移位，并控制操作的定時以輸出數(shù)據(jù)到測試數(shù)據(jù)輸出端子TDO。
圖7所示的流程圖展示了通過將圖1所示的原始電路C0校正為圖6所示的電路C2、同時產(chǎn)生用于該改進電路C2的測試模式而進行的測試操作。
假定，已經(jīng)存在用于原始電路C0的測試模式。為了提高故障檢測率，進行可測試性設(shè)計，并增加測試模式。
首先，在步驟S11中對原始電路C0執(zhí)行故障模擬。
接下來，在步驟S12中，列出在故障模擬中未檢測出的故障。在本例中，假定原始電路C0中的寄存器2的輸出信號線16保持為“1”的這個故障沒有被檢測出。
接下來，在步驟S13中，確定用于測試未檢測出的故障(信號線16SA1)的條件(測試條件)。如上所述的情況，確定用于檢測未檢測出的故障(信號線16SA1)的輸入側(cè)的測試條件如下寄存器1的輸出信號線15“1”寄存器2的輸出信號線16“0”寄存器3的輸出信號線17“1”寄存器4的輸出信號線18“1”在以上條件下，在沒有故障(信號線16SA1)的情況下，與(AND)電路29的輸出信號線24將變成“0”；而在出現(xiàn)了故障(信號線16SA1)的情況下，與(AND)電路29的輸出信號線24將變成“1”。
接下來，在步驟S14中，在執(zhí)行故障模擬期間搜索最有可能滿足測試條件的狀態(tài)，以產(chǎn)生測試模式。在本例中，在時間點T12應(yīng)用以下的狀態(tài)寄存器1的輸出信號線15“1”寄存器2的輸出信號線16“1”寄存器3的輸出信號線17“1”寄存器4的輸出信號線18“1”接下來，以這種方式對原始電路進行改進以方便產(chǎn)生測試模式。
特別是，在步驟15中，利用具有設(shè)置或復(fù)位功能的掃描寄存器來替代處于最有可能滿足測試條件但未能滿足測試條件的狀態(tài)的寄存器，以滿足測試條件。在本例中，利用具有復(fù)位功能的寄存器2”替代寄存器2。同樣，利用掃描寄存器替代輸出或期望值隨故障是否發(fā)生而改變的信號被設(shè)置和輸入到其中的寄存器。在本例中，利用掃描寄存器10’替代寄存器10。
同時，增加用于觀測掃描數(shù)據(jù)的測試數(shù)據(jù)輸出端子TDO和測試時鐘輸入端子TCK，所述測試時鐘輸入端子TCK被輸入用于設(shè)置和輸入、移位及輸出測試數(shù)據(jù)的測試時鐘。在處理器104中增加用于設(shè)置掃描模式的掃描使能信號SE。將測試數(shù)據(jù)輸出端子TDO連接到掃描寄存器10’(一般來說為掃描鏈的最末掃描寄存器)的數(shù)據(jù)輸出(Q)。將掃描使能信號SE連接到掃描寄存器10’的掃描使能輸入(SE)。將測試時鐘輸入端子TCK連接到或(OR)電路32的一個輸入端子。將或(OR)電路32的另外輸入端子與處理器104的基本時鐘CK相連。將或(OR)電路32的輸出連接到掃描寄存器10’的時鐘輸入(CK)。
在本例中，將掃描寄存器10’(一般來說為掃描鏈的第一掃描寄存器)的測試數(shù)據(jù)輸入(TD)固定為VDD，但是也可替換地固定為GND。作為另一個替換方案，提供用于設(shè)置和輸入掃描數(shù)據(jù)的測試數(shù)據(jù)輸入端子TDI，并將該測試數(shù)據(jù)輸入端子TDI連接到掃描寄存器10’的測試數(shù)據(jù)輸入(TD)。
在本例中，只有一個未檢測出的故障，因此通過以上所述的步驟將圖1所示的原始電路C0改進為圖6所示的電路C2。在存在多個未檢測出的故障的情況下，重復(fù)替代和未檢測出的故障一樣多的寄存器。
接下來，在步驟S16中，通過圖6所示的改進電路C2產(chǎn)生能夠檢測未檢測出的故障(信號線16SA1)的測試模式。一直到達到最有可能滿足測試條件的狀態(tài)達到了的時間點T12，實際上都使用在步驟S11中的故障模擬(如稍后參照圖8詳細(xì)說明的)。在該狀態(tài)下，保持以下的條件寄存器1的輸出信號線15“1”寄存器2”的輸出信號線16“1”寄存器3的輸出信號線17“1”寄存器4的輸出信號線18“1”由該狀態(tài)，開啟復(fù)位信號RESET，從而產(chǎn)生能夠檢測未檢測出的故障的測試模式。在本例中，產(chǎn)生的模式如下寄存器1的輸出信號線15“1”寄存器2”的輸出信號線16“0”寄存器3的輸出信號線17“1”寄存器4的輸出信號線18“1”在存在多個未檢測出的故障的情況下，重復(fù)以上所述的測試模式產(chǎn)生過程。
圖8所示的時序圖用于說明了圖6所示的改進電路C2的操作。
以不涉及掃描操作的正常操作模式，在從T1到T12的期間執(zhí)行故障模擬。在從T1到T12的期間，測試時鐘輸入端子TCK為“0”。掃描使能信號SE也為“0”。寄存器1到4(其中的寄存器2具有設(shè)置功能)和掃描寄存器10’以與故障模擬中相同的方式逐漸地改變其值。
在時間點T12，寄存器1到4呈現(xiàn)最有可能滿足圖10所示的測試設(shè)計流程中的測試條件的狀態(tài)。在時間點T13，停止基本時鐘CK，并開啟復(fù)位信號RESET，以便重寫具有復(fù)位功能的寄存器2”的值，從而產(chǎn)生測試條件。這樣，就產(chǎn)生了以下的測試模式寄存器1的輸出信號線15“1”寄存器2”的輸出信號線16“0”寄存器3的輸出信號線17“1”寄存器4的輸出信號線18“1”為了在測試條件下，將與(AND)電路29的輸出取進掃描寄存器10’，在時間點T14的后半段將掃描使能信號SE設(shè)置為“1”。在時間點T15，一旦激活測試時鐘輸入端子TCK，就將與(AND)電路29的輸出取進掃描寄存器10’。在本例中，掃描鏈只包括掃描寄存器10’?？梢詮臏y試數(shù)據(jù)輸出端子TDO觀測掃描寄存器10’的值。另一方面，在掃描鏈包括多個寄存器的情況下，當(dāng)激活測試時鐘輸入端子TCK時，保持掃描使能信號SE為“1”。這樣，通過掃描鏈從測試數(shù)據(jù)輸出端子TDO順序地觀測寄存器的值。在本例中，只有一個未檢測出的故障，因此結(jié)束所需的測試。
在存在多個未檢測出的故障的情況下，重復(fù)進行和未檢測出的故障一樣多次數(shù)的測試。
本實施例也代表部分掃描測試。只利用具有復(fù)位功能的寄存器(或具有設(shè)置功能的寄存器)和掃描寄存器替代所需的寄存器。因此，與利用掃描寄存器替代所有寄存器的全掃描測試相比，該部分掃描測試可以將增加的芯片面積抑制在更小的程度。
同樣，如在第一實施例中一樣，利用寄存器并行操作的正常操作條件(步驟S11中的測試模式的操作條件)來產(chǎn)生測試條件，同時將掃描鏈減小到所需的最小長度。這樣，可以在更短的測試時間內(nèi)捕獲未檢測出的故障。
(實施例3)圖9展示了對圖1中仍然不是被設(shè)計用于可測試性的原始電路C0進行可測試性改進后的電路C3。在原始電路C0中，可以將數(shù)據(jù)從處理器104設(shè)置和輸入到寄存器1，并且寄存器8可以從處理器104讀取特殊的數(shù)據(jù)。利用掃描寄存器替代除上述的兩個寄存器1和8之外的寄存器，以組成圖9所示的改進電路C3。特別是，分別利用掃描寄存器2’到7’和9’到14’替代原始電路中的寄存器2到7和9到14(稍后參照圖10和圖11說明該方法)。該掃描寄存器2’到7’和14’到9’組成了掃描鏈。將每個掃描寄存器的數(shù)據(jù)輸出(Q)連接到位于下一級的掃描寄存器的測試數(shù)據(jù)輸入(TD)。
將測試數(shù)據(jù)輸入端子TDI連接到位于掃描鏈第一級的掃描寄存器2’的測試數(shù)據(jù)輸入(TD)。將測試數(shù)據(jù)輸出端子TDO連接到位于掃描鏈最末級的掃描寄存器9’的數(shù)據(jù)輸出(Q)。將來自處理器104的基本時鐘CK和來自外部測試時鐘輸入端子TCK的信號施加到或(OR)電路32的兩個輸入端子，將該或(OR)電路32的輸出連接到組成掃描鏈的掃描寄存器2’到7’和9’到14’的每一個的時鐘輸入(CK)。將來自處理器104的掃描使能信號SE的信號線連接到掃描寄存器2’到7’和9’到14’的每一個的掃描使能輸入(SE)。
在改進電路C3中，掃描鏈由替代寄存器的掃描寄存器2’到7’和14’到9’以及與該掃描寄存器2’到7’和14’到9’相連的測試數(shù)據(jù)輸入端子TDI和測試數(shù)據(jù)輸出端子TDO組成。在測試該掃描鏈時，處理器104停止基本時鐘CK的輸出，同時將掃描使能信號SE切換到激活態(tài)“1”。結(jié)果掃描寄存器2’到7’和14’到9’將數(shù)據(jù)輸入端子從用于正常操作的數(shù)據(jù)輸入(D)切換到測試數(shù)據(jù)輸入(TD)。從測試時鐘輸入端子TCK輸入外部測試時鐘。通過或(OR)電路32將該測試時鐘提供給掃描寄存器2’到7’和14’到9’的每一個的時鐘輸入(CK)。從而，可以通過測試時鐘輸入端子TCK將任意的測試數(shù)據(jù)從外部源設(shè)置和輸入到位于掃描鏈第一級的掃描寄存器2’的測試數(shù)據(jù)輸入端子(TD)，并將該設(shè)置和輸入的測試數(shù)據(jù)順序地移位到位于隨后的掃描級的掃描寄存器。在將期望的測試數(shù)據(jù)設(shè)置和輸入到掃描寄存器2’到7’的情況下，執(zhí)行捕獲操作。從而，通過組合邏輯電路102對從掃描寄存器2’到7’的每一個的數(shù)據(jù)輸出(Q)產(chǎn)生的數(shù)據(jù)進行邏輯合成。將該邏輯合成的結(jié)果設(shè)置和輸入到掃描寄存器9’到14’的每一個的數(shù)據(jù)輸入端子(D)。再次執(zhí)行掃描操作，以便將掃描寄存器14’的數(shù)據(jù)移位到掃描寄存器13’，以及將掃描寄存器13’的數(shù)據(jù)移位到掃描寄存器12’，等等。這樣，將掃描寄存器10’的數(shù)據(jù)移位到掃描寄存器9’。進一步，將數(shù)據(jù)從掃描寄存器9’的數(shù)據(jù)輸出(Q)輸出到外部測試數(shù)據(jù)輸出端子TDO。換句話說，可以觀測由組合邏輯電路102進行的邏輯合成。
圖10所示的流程圖展示了將圖1所示的原始電路C0校正為圖9所示的改進電路C3、并產(chǎn)生該改進電路C3的測試模式的操作。根據(jù)本實施例，與第一和第二實施例中的可測試性設(shè)計不同，沒有用于原始電路C0的測試模式，并且在圖9的狀態(tài)下產(chǎn)生測試模式。
首先，在步驟S21中，利用掃描寄存器替代原始電路C0中的、不能直接設(shè)置和輸入數(shù)據(jù)或不能直接從中讀取數(shù)據(jù)的寄存器。在本例中，利用掃描寄存器替代寄存器2到7和9到14。
同時，增加用于設(shè)置和輸入用于掃描操作的測試數(shù)據(jù)的測試數(shù)據(jù)輸入端子TDI。同樣，增加用于觀測掃描數(shù)據(jù)的測試數(shù)據(jù)輸出端子TDO。進一步，增加用于輸入測試時鐘的測試時鐘輸入端子TCK，以設(shè)置和輸入、移位及輸出測試數(shù)據(jù)。同樣，在處理器104中，增加用于設(shè)置掃描模式的掃描使能信號。將測試數(shù)據(jù)輸入端子TDI連接到位于掃描鏈第一級的掃描寄存器2’的測試數(shù)據(jù)輸入(TD)。將測試數(shù)據(jù)輸出端子TDO連接到位于掃描鏈最末級的掃描寄存器9’的數(shù)據(jù)輸出(Q)。將掃描使能信號SE連接到掃描寄存器2’到7’和14’到9’的每一個的掃描使能輸入(SE)。將測試時鐘輸入端子TCK連接到或(OR)電路32的一個輸入端子。將或(OR)電路32的另外輸入端子與處理器104的基本時鐘CK相連。將或(OR)電路32的輸出連接到掃描寄存器2’到7’和14’到9’的每一個的時鐘輸入(CK)。這樣，將圖1所示的原始電路C0改進為圖9所示的改進電路C3。
接下來，在步驟S22中，列出涉及的故障。在本例中，假定存在信號線16保持為“1”這個故障。在多個故障發(fā)生的情況下，和故障一樣多次數(shù)地重復(fù)根據(jù)以下所述的原理和步驟產(chǎn)生測試模式的操作。
在步驟S23中，確定用于測試所涉及的故障的條件。在本例中，考慮用于輸入和輸出信號到組合邏輯電路102中的與(AND)電路29的信號線。與(AND)電路29的輸入側(cè)與分別連接到寄存器1以及掃描寄存器2’、3’、4’上的信號線15到18相連，而與(AND)電路29的輸出側(cè)與掃描寄存器10’的信號線24相連。確定用于測試信號線16保持為“1”這個故障的測試條件。確定測試條件如下寄存器1的輸出信號線15“1”寄存器2’的輸出信號線16“0”寄存器3’的輸出信號線17“1”寄存器4’的輸出信號線18“1”在步驟S24中，利用程序?qū)y試數(shù)據(jù)設(shè)置和輸入到可以通過根據(jù)程序操作處理器104來設(shè)置和輸入測試數(shù)據(jù)的寄存器。另一方面，關(guān)于可以從集成電路端子設(shè)置和輸入測試數(shù)據(jù)的寄存器，利用特殊的集成電路端子設(shè)置和輸入測試數(shù)據(jù)。在本例中，使用一種根據(jù)程序?qū)y試數(shù)據(jù)設(shè)置和輸入到寄存器1的模式。
接下來，在步驟S25中，通過掃描鏈將數(shù)值設(shè)置和輸入到不能通過根據(jù)程序操作處理器104或不能通過從集成電路端子輸入數(shù)據(jù)來設(shè)置測試數(shù)據(jù)的寄存器。在本例中，使用一種通過掃描鏈將測試數(shù)據(jù)設(shè)置和輸入到掃描寄存器2’、3’和4’的模式。這樣，就構(gòu)成了滿足測試條件的模式。
在步驟S26中，為了在滿足測試條件之后觀測測試結(jié)果，通過掃描鏈觀測那些不能通過根據(jù)程序操作處理器104或不能通過從集成電路端子輸出數(shù)據(jù)來觀測測試數(shù)據(jù)的寄存器的測試數(shù)據(jù)。在本例中，通過掃描鏈觀測掃描寄存器10’的值。換句話說，在將數(shù)據(jù)移位到掃描寄存器9’之后，從數(shù)據(jù)輸出端子TDO讀取數(shù)據(jù)。
接下來，在步驟S27中，看情況，利用程序或集成電路端子來觀測可以通過根據(jù)程序操作處理器104或可以通過從集成電路端子的輸出來觀測測試數(shù)據(jù)的寄存器的測試數(shù)據(jù)。在本例中，雖然不是必需的，但是例如，通過根據(jù)程序操作處理器104來觀測寄存器8的值。
圖11所示的時序圖用于說明圖9所示的改進電路C3的操作。圖9顯示了與圖5中相同的部件、寫使能信號WE2以及讀使能信號RE1。
在從時間點T1到T2的期間，以正常的操作模式而非掃描操作模式將測試數(shù)據(jù)設(shè)置和輸入到可以通過程序或集成電路端子控制的寄存器。在本例中，通過操作處理器104將“1”設(shè)置和輸入到寄存器1。特別是，在時間點T1，處理器104將指示寄存器1的地址和將被寫進寄存器1的數(shù)據(jù)“1”輸出到總線105。
在時間點T2，在基本時鐘CK的上升沿將數(shù)據(jù)“1”寫進寄存器1。
在從時間點T3到T5的期間，執(zhí)行掃描操作以便將測試數(shù)據(jù)設(shè)置和輸入到掃描寄存器2’、3’和4’。為了執(zhí)行該掃描操作，從時間點T2的后半段將掃描使能信號SE設(shè)置為“1”，并且停止來自處理器104的基本時鐘CK，同時從測試時鐘輸入端子TCK提供測試時鐘。
從時間點T2的后半段，將測試數(shù)據(jù)輸入端子TDI設(shè)置為“1”。該值“1”最終將被設(shè)置和輸入到掃描寄存器4’。
在時間點T3，在測試時鐘輸入端子TCK的上升沿將測試數(shù)據(jù)輸入端子TDI的值取進掃描寄存器2’。
從時間點T3的后半段，將測試數(shù)據(jù)輸入端子TDI設(shè)置為“1”。該值“1”最終將被設(shè)置和輸入到掃描寄存器3’。
在時間點T4，在測試時鐘輸入端子TCK的上升沿將掃描寄存器2’的值取進掃描寄存器3’。同樣，將測試數(shù)據(jù)輸入端子TDI的值取進掃描寄存器2’。
從時間點T4的后半段，將測試數(shù)據(jù)輸入端子TDI設(shè)置為“0”。該值“0”最終將被設(shè)置和輸入到掃描寄存器2’。
在時間點T5，在測試時鐘輸入端子TCK的上升沿將掃描寄存器3’的值取進掃描寄存器4’。同樣，將掃描寄存器2’的值取進掃描寄存器3’。進一步，將測試數(shù)據(jù)輸入端子TDI的值取進掃描寄存器2’。在時間點T5的狀態(tài)構(gòu)成了測試模式。換句話說，將數(shù)據(jù)“1”、“0”、“1”和“1”分別設(shè)置和輸入到寄存器1、2’、3’和4’。
從時間點T5的后半段，將掃描使能信號SE設(shè)置為“0”。
在時間點T6，一旦激活基本時鐘CK，就將測試模式中的與(AND)電路29的輸出取進掃描寄存器10’。為了通過掃描鏈在測試數(shù)據(jù)輸出端子TDO讀取掃描寄存器10’的值，從時間點T6的后半段將掃描使能信號SE設(shè)置為“1”在時間點T7，一旦激活測試時鐘輸入端子TCK，就將掃描寄存器10’的值取進掃描寄存器9’。將該值從掃描寄存器9’的數(shù)據(jù)輸出(Q)輸出到測試數(shù)據(jù)輸出端子TDO，從而可以觀測該值。
利用以上所述的方式，可以檢測信號線16保持為“1”的這個故障SA1。
在本例中，雖然不是必需的，但是可以以這種方式通過根據(jù)一個程序操作處理器104來觀測寄存器8即，從時間點T7的后半段將掃描使能信號SE設(shè)置為“0”，同時將指示寄存器8的地址放置在總線105的地址部分上。在時間點T8，激活基本時鐘CK，以便在總線105的數(shù)據(jù)部分讀取和觀測寄存器8的值。
與利用掃描寄存器替代所有的寄存器1到14的全掃描測試相比，該實施例保留了可以直接從處理器104控制和觀測的寄存器1和8。另一方面，只利用掃描寄存器替代不能直接控制和觀測的寄存器2到7和9到14。結(jié)果，抑制了芯片面積的增大。
同樣，利用寄存器并行操作的正常操作條件來產(chǎn)生測試條件，并盡可能地縮短掃描鏈。結(jié)果，可以在更短的時間內(nèi)捕獲未檢測出的故障。
以上說明了三個實施例?？梢詫⒌谝粚嵤├c第二實施例結(jié)合，可以將第二實施例與第三實施例結(jié)合，可以將第一實施例與第三實施例結(jié)合，以及可以將第一實施例與第二實施例和第三實施例結(jié)合。
如上所述，本發(fā)明不同于利用掃描寄存器替代所有寄存器的常規(guī)的全掃描測試方法。根據(jù)本發(fā)明，只利用掃描寄存器替代那些與未檢測出的故障有關(guān)的寄存器。作為替換方案，利用掃描寄存器替代那些具有設(shè)置或復(fù)位功能的寄存器。作為另一個替換方案，只利用掃描寄存器替代那些不能直接從內(nèi)置的處理器或集成電路端子進行控制或觀測的寄存器。與全掃描測試方法相比，采用這種部分掃描測試方法可以減少被掃描寄存器替代的寄存器的數(shù)量。結(jié)果，可以阻止芯片面積的增加。同時，可以利用正常的基本時鐘進行部分的測試，從而能夠進行快速處理。
具有設(shè)置功能或復(fù)位功能的寄存器提高了從處理器或集成電路端子的可控性。
由以上說明，本發(fā)明提供的內(nèi)容將更明顯。
權(quán)利要求
1.一種用于半導(dǎo)體集成電路的可測試性的技術(shù)，包括第一步驟，根據(jù)預(yù)定的測試模式對半導(dǎo)體集成電路進行故障模擬，并將可檢測的故障和不可檢測的故障相互區(qū)分開來；第二步驟，列出不可檢測的故障作為未檢測出的故障；第三步驟，確定用于測試該未檢測出的故障的測試條件；第四步驟，從第一步驟的故障模擬的預(yù)定測試模式中確定最有可能滿足第三步驟中的測試條件的測試模式；第五步驟，利用掃描寄存器替代與第二步驟中的與未檢測出的故障有關(guān)的寄存器，并將該掃描寄存器連接為掃描鏈，從而組成改進的電路；以及第六步驟，在使用第四步驟中確定的用于改進電路的測試模式未檢測出故障的時刻，通過切換到在第三步驟中確定的測試條件來進行故障模擬或測試。
2.根據(jù)權(quán)利要求1所述的用于半導(dǎo)體集成電路的可測試性的技術(shù)，其中，第五步驟包括利用具有設(shè)置或復(fù)位功能的寄存器而不是掃描寄存器來替代與未檢測出的故障有關(guān)的輸入側(cè)的寄存器，從而組成改進的電路。
3.一種用于半導(dǎo)體集成電路的可測試性的技術(shù)，其中將連接到在半導(dǎo)體集成電路中的、構(gòu)成測試對象的組合邏輯電路的寄存器分為以下三類第一寄存器，可以直接從內(nèi)置的處理器進行控制和觀測；第二寄存器，可以直接從半導(dǎo)體集成電路的端子進行控制和觀測；以及第三寄存器，該第三寄存器是除第一和第二寄存器之外的寄存器，該技術(shù)包括第一步驟，利用掃描寄存器替代第三寄存器，并將該掃描寄存器連接為掃描鏈，從而組成改進的電路；第二步驟，將測試數(shù)據(jù)分別從處理器和集成電路端子設(shè)置和輸入到第一和第二寄存器；第三步驟，通過掃描鏈將測試數(shù)據(jù)設(shè)置和輸入到具有移位操作的第三寄存器；第四步驟，捕獲用于組合邏輯電路的測試數(shù)據(jù)；第五步驟，通過掃描鏈從具有移位操作的第三寄存器輸出測試結(jié)果數(shù)據(jù)；第六步驟，從第一和第二寄存器輸出測試結(jié)果數(shù)據(jù)。
全文摘要
公開了一種用于半導(dǎo)體集成電路的可測試性的技術(shù)。在第一步驟中，根據(jù)預(yù)定的測試模式進行故障模擬，以便將可檢測的故障和不可檢測的故障相互區(qū)分開來。在第二步驟中，列出未檢測出的故障。在第三步驟中，確定用于未檢測出的故障的測試條件。在第四步驟中，從多個測試模式當(dāng)中選擇最有可能滿足測試條件的測試模式。在第五步驟中，利用掃描寄存器替代與未檢測出的故障相關(guān)的寄存器，同時將該掃描寄存器連接為掃描鏈，從而組成改進的電路。在第六步驟中，在使用用于改進電路的測試模式未能檢測出故障的時刻，通過切換到在第三步驟中確定的測試條件來進行故障模擬。
文檔編號H01L21/70GK1495434SQ0315897
公開日2004年5月12日 申請日期2003年9月17日 優(yōu)先權(quán)日2002年9月17日
發(fā)明者杉村幸夫, 小川淳 申請人:松下電器產(chǎn)業(yè)株式會社