專利名稱：設(shè)有雙單元的半導(dǎo)體存儲裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲裝置，尤其涉及一種用兩個存儲單元存儲1位數(shù)據(jù)的雙單元DRAM(動態(tài)隨機存取存儲器)。更具體地說，本發(fā)明涉及一種改善了刷新特性的雙單元結(jié)構(gòu)的DRAM的存儲單元結(jié)構(gòu)。
背景技術(shù)：
為了抑制在降低存儲單元的布局面積時的讀出電壓下降等動作邊限的下降，例如，在日本專利特開平7-130172號公報公開了用兩個存儲單元存儲1位數(shù)據(jù)的雙單元DRAM(以下稱為傳統(tǒng)技術(shù)1)。
在傳統(tǒng)技術(shù)1中，存儲單元的布局與用1位/1單元(單一模式)存儲數(shù)據(jù)的通常的DRAM單元的布局相同，兩條字線被并行選擇，存儲單元數(shù)據(jù)被讀出到位線對的各位線。在該兩個存儲單元存入互補數(shù)據(jù)的雙單元DRAM中，與1位/1單元的一單元DRAM的場合相比，能夠使位線之間的電壓差為其兩倍，使讀出動作達到穩(wěn)定化。
圖17是一般所知的傳統(tǒng)的雙單元DRAM的陣列結(jié)構(gòu)的說明圖。
參照圖17，在雙單元DRAM中，通過構(gòu)成位線對BLP的互補位線BL和/BL，及分別被連接的兩個DRAM單元100構(gòu)成作為1位數(shù)據(jù)的存儲單位的雙單元101。與構(gòu)成同一雙單元的DRAM單元100對應(yīng)設(shè)置的兩條字線，構(gòu)成字線對WLP。例如，圖17的字線WL和WL#構(gòu)成字線對WLP，共同地(也就是同時地)被選擇。
DRAM單元100包括，在對應(yīng)的位線BL(或/BL)和存儲節(jié)點140之間連接的選擇(存取)晶體管110，在單元極板130和存儲節(jié)點140之間連接的電容器120。存取晶體管110和位線BL(或/BL)通過位線接觸孔(contact)160電連接，存儲節(jié)點140和存取晶體管110通過存儲節(jié)點接觸孔170電連接。
如前所述，在DRAM單元100中，以通過電容器120在存儲節(jié)點140蓄積電荷的形態(tài)來存儲數(shù)據(jù)。單元極板130在整個存儲單元陣列共同設(shè)置，并固定于預(yù)定的單元極板電壓VCP。
讀出放大器105將構(gòu)成位線對的互補位線BL和/BL之間的電壓差放大到電源電壓Vdd和接地電壓GND之間的差。在構(gòu)成同一雙單元101的兩個DRAM單元100上，分別寫入互補的H電平和L電平數(shù)據(jù)。
圖18表示在雙單元DRAM中將位線的預(yù)充電電壓作為電源電壓Vdd時的位線對的電壓變動。
參照圖18，在字線選擇前的T1時刻以前，各互補位線都預(yù)充電到電源電壓Vdd。被選擇的字線WL從該狀態(tài)激活到H電平時，在互補位線中的一方必定產(chǎn)生與L電平數(shù)據(jù)對應(yīng)的負(fù)方向的電壓變化ΔV。進而，通過在時刻T2～T3之間的讀出放大器的放大動作，即使預(yù)充電電壓為電源電壓Vdd，也能夠在構(gòu)成位線對BLP的互補位線之間使電源電壓Vdd～接地電壓GND之間的電壓差發(fā)生。
因此，如圖19所示，將存儲H電平數(shù)據(jù)的即設(shè)定于電源電壓Vdd的存儲節(jié)點的電壓下降至與存儲L電平數(shù)據(jù)的存儲節(jié)點的電壓相當(dāng)?shù)慕拥仉妷篏ND的時間，規(guī)定為雙單元DRAM的刷新時間tREF2。
在DRAM單元中，由于將電容器作為數(shù)據(jù)存儲媒體使用，因此，由于漏泄電流有可能將遺失存儲數(shù)據(jù)。為了防止該數(shù)據(jù)的遺失，在DRAM中，如上所述將存儲單元數(shù)據(jù)在內(nèi)部讀出并再寫入，進行恢復(fù)原先數(shù)據(jù)的刷新動作。
隨著存儲單元的微細(xì)化，存儲單元電容器的靜電電容值將會降低，而且，需要相應(yīng)地將刷新間隔縮短。一般來說，由于在刷新動作中不能對DRAM進行存取，因此，如果刷新間隔變短，系統(tǒng)的處理效率就會下降。另外，增加了進行刷新時的耗電。
在如傳統(tǒng)技術(shù)1的一般的雙單元DRAM中，與一單元DRAM相比，能夠使刷新間隔變長。但是，隨著近年來在以電池驅(qū)動為前提條件的便攜式電器上半導(dǎo)體器件使用量的增加，對半導(dǎo)體存儲裝置的小型化和低耗電化的要求越來越強烈。也就是說，要求雙單元DRAM中的刷新間隔變得更長，即進一步改善刷新特性。
另外，在雙單元DRAM中，由于用兩個存儲單元存儲1位的數(shù)據(jù)，因此，必然增加了存儲1位數(shù)據(jù)的單位單元的占用面積。簡單地說，就是將使用兩個傳統(tǒng)的DRAM單元的布局，實現(xiàn)對1位的數(shù)據(jù)進行存儲的雙單元時，該數(shù)據(jù)存儲單位的雙單元的布局面積將成為兩倍。另外，該場合，存儲電容將變成通常的1位/1單元的一單元DRAM的1/2倍，因此，很難實現(xiàn)大存儲容量的雙單元DRAM。

發(fā)明內(nèi)容
本發(fā)明的目的在于，提供一種刷新特性被改善的雙單元結(jié)構(gòu)的半導(dǎo)體存儲裝置(DRAM)。另外，本發(fā)明的另一目的在于，提供一種能夠用小的布局面積構(gòu)成雙單元的半導(dǎo)體存儲裝置(DRAM)。
本發(fā)明的半導(dǎo)體存儲裝置設(shè)有行列狀配置的多個存儲單元，多個存儲單元被分割成由寫入互補數(shù)據(jù)的每兩個存儲單元構(gòu)成的多個存儲單位。半導(dǎo)體裝置中還設(shè)有與多個存儲單元的列相對應(yīng)地配置的每兩條成對的多條位線；與多個存儲單元的行相對應(yīng)的、在與多條位線交叉的方向上配置的多條字線；以及分別與各存儲單位對應(yīng)設(shè)置的、至少電氣上相互分離的多個單元極板。多個存儲單元各自包含連接在對應(yīng)的位線和存儲節(jié)點之間的、按照對應(yīng)字線的電壓導(dǎo)通或截止的選擇晶體管，以及連接在存儲節(jié)點和對應(yīng)的單元極板之間的電容器。
本發(fā)明另一結(jié)構(gòu)的半導(dǎo)體存儲裝置設(shè)有行列狀配置的多個存儲單元，多個存儲單元被分割成由寫入互補數(shù)據(jù)的每兩個存儲單元構(gòu)成的多個存儲單位。半導(dǎo)體裝置中還設(shè)有與多個存儲單元的列相對應(yīng)地配置的每兩條成對的多條位線；與多個存儲單元的行相對應(yīng)的、在與多條位線交叉的方向上配置的多條字線；以及分別與多個存儲單位的預(yù)定分區(qū)對應(yīng)設(shè)置的、至少電氣上相互分離的多個單元極板。多個存儲單元各自包含連接在對應(yīng)的位線和存儲節(jié)點之間的、按照對應(yīng)字線的電壓導(dǎo)通或截止的選擇晶體管，以及連接在存儲節(jié)點和對應(yīng)的單元極板之間的電容器。
本發(fā)明又一結(jié)構(gòu)的半導(dǎo)體存儲裝置設(shè)有行列狀配置的多個存儲單元，多個存儲單元各自被分割成由寫入互補數(shù)據(jù)的每兩個存儲單元構(gòu)成的多個存儲單位。半導(dǎo)體裝置中還設(shè)有與多個存儲單元的列相對應(yīng)地配置的多條位線；與多個存儲單元的行相對應(yīng)的、在與多條位線交叉的方向上配置的多條字線；以及各自與各存儲單位對應(yīng)設(shè)置的、至少電氣上相互分離的多個單元極板。構(gòu)成各存儲單位的兩個存儲單元中的一方包含連接在成對的兩條位線中的一方和存儲節(jié)點之間連接的、按照對應(yīng)字線的電壓導(dǎo)通或截止的選擇晶體管，以及連接在存儲節(jié)點和對應(yīng)的單元極板之間的電容器；構(gòu)成各存儲單位的兩個存儲單元中的另一方包含不經(jīng)由電容器連接在成對的兩條位線中的另一方和對應(yīng)的單元極板之間的、按照對應(yīng)字線的電壓導(dǎo)通或截止的選擇晶體管。
因此，本發(fā)明的主要優(yōu)點在于，由于單元極板對應(yīng)于存儲單位(雙單元)至少在電氣上被分離，所以同一雙單元所包含的分別存儲互補數(shù)據(jù)的存儲節(jié)點的電壓，因電容耦合而同樣地變動，因此能夠延長刷新時間。另外，即使存儲節(jié)點和其它節(jié)點之間發(fā)生短路，同一個雙單元所包含的存儲節(jié)點之間將保持某種程度的電壓差，因此，能夠避免發(fā)生這樣短路的存儲單元變成不良存儲單元。其結(jié)果，能夠改善半導(dǎo)體存儲裝置的刷新特性和提高成品率。
另外，通過省去構(gòu)成雙單元的兩個存儲單元(DRAM單元)中的一方的電容器，能夠保證對應(yīng)于存儲單位(雙單元)在電氣上分離的各單元極板有大的電荷保持容量。從而，能夠進一步改善半導(dǎo)體存儲裝置的刷新特性。


圖1是表示本發(fā)明第一實施例的半導(dǎo)體存儲裝置的存儲陣列部分的結(jié)構(gòu)的略圖。
圖2是表示第一實施例的半導(dǎo)體存儲裝置的存儲陣列部分的布局的略圖。
圖3是表示第一實施例的半導(dǎo)體存儲裝置的存儲單元結(jié)構(gòu)的圖2的截面圖。
圖4是說明第一實施例的半導(dǎo)體存儲裝置的刷新時間的波形圖。
圖5是表示本發(fā)明第二實施例的半導(dǎo)體存儲裝置的存儲陣列部分的結(jié)構(gòu)的略圖。
圖6是表示第二實施例的半導(dǎo)體存儲裝置的存儲陣列部分的布局的略圖。
圖7是表示本發(fā)明第三實施例的半導(dǎo)體存儲裝置的存儲陣列部分的結(jié)構(gòu)的略圖。
圖8是表示第三實施例的半導(dǎo)體存儲裝置的存儲陣列部分的布局的略圖。
圖9是表示第三實施例的半導(dǎo)體存儲裝置的存儲單元結(jié)構(gòu)的圖8的截面圖。
圖10是表示第三實施例之第一變更例的半導(dǎo)體存儲裝置的存儲陣列部分的布局的略圖。
圖11是表示第三實施例之第一變更例的半導(dǎo)體存儲裝置的存儲單元結(jié)構(gòu)的圖10的截面圖。
圖12是表示第三實施例之第二變更例的半導(dǎo)體存儲裝置的存儲陣列部分的布局的略圖。
圖13是表示在多個雙單元中的每一個上設(shè)置孤立單元極板時的布局例的略圖。
圖14是表示本發(fā)明第四實施例的半導(dǎo)體存儲裝置的存儲陣列部分的結(jié)構(gòu)的略圖。
圖15是表示第四實施例的半導(dǎo)體存儲裝置的存儲陣列部分的布局的略圖。
圖16是表示第四實施例的半導(dǎo)體存儲裝置的存儲單元結(jié)構(gòu)的圖15的截面圖。
圖17是傳統(tǒng)的雙單元DRAM陣列結(jié)構(gòu)的說明圖。
圖18是表示在圖17所示的雙單元DRAM中用位線預(yù)充電電壓作為電源電壓Vdd時的位線對電壓變動的動作波形圖。
圖19是說明傳統(tǒng)的雙單元DRAM的刷新時間的波形圖。
具體實施例方式
第一實施例以下，參照附圖就改善了刷新特性的本發(fā)明實施例的雙單元DRAM的存儲單元結(jié)構(gòu)進行詳細(xì)說明。
參照圖1，與圖17所示的傳統(tǒng)的雙單元101相同，第一實施例的雙單元101#由分別與成對的互補位線BL和/BL連接的兩個DRAM單元100構(gòu)成。與用圖17所作的說明相同，各DRAM單元100包含存取晶體管110和電容器120。構(gòu)成雙單元101#的兩個DRAM單元100的存取晶體管110含有分別與構(gòu)成字線對WLP的兩條字線(例如WL0和WL1)連接的柵極。
另外，在第一實施例的雙單元DRAM中，單元極板作為對應(yīng)各雙單元101#分割的孤立單元極板130#加以設(shè)置。各孤立單元極板130#至少在電氣上相互分離。代表性的做法是，通過制作圖案將單元極板每個雙單元101#地分割，使各孤立單元極板130#在物理上分離。
圖2是表示第一實施例的半導(dǎo)體存儲裝置的存儲陣列部分的布局的略圖。
參照圖2，沿著位線的延伸方向(以下稱為“列方向”)形成，且在字線的延伸方向(以下稱為“行方向”)設(shè)有突出部的倒T字形的活性區(qū)(場效應(yīng)區(qū)域)200，在行方向和列方向上排列。各場效應(yīng)區(qū)域200構(gòu)成配置兩個DRAM單元100的一個布局單位。也就是說，各場效應(yīng)區(qū)域200在列方向上鄰接的每兩個DRAM單元間連續(xù)延伸而形成。另外，場效應(yīng)區(qū)域200規(guī)定了圖1中所示的存取晶體管110的形成區(qū)域。
場效應(yīng)區(qū)域200在鄰接的列中錯開兩行配置。對應(yīng)于場效應(yīng)區(qū)域200的列，位線BL或/BL間隔一個地配置。圖2中，代表性地表示了位線BL0、/BL0和BL1、/BL1。
位線BL0、/BL0和BL1、/BL1分別形成一對，位線BL0和/BL0的位線對與讀出放大器105a連接，位線BL1和/BL1的位線對與讀出放大器105b連接。各位線BL0、/BL0、BL1、/BL1，經(jīng)由位線接觸孔160與對應(yīng)的存儲單元列的場效應(yīng)區(qū)域200的突出部分電連接。
在各場效應(yīng)區(qū)域200中，分別與兩個DRAM單元100對應(yīng)的兩個存儲節(jié)點140關(guān)于位線接觸孔160相對地配置。存儲節(jié)點140在行方向和列方向上排列地配置。存儲節(jié)點140經(jīng)由存儲節(jié)點接觸孔170與場效應(yīng)區(qū)域200電連接。與存儲節(jié)點140相同，存儲節(jié)點接觸孔170也在行方向和列方向上排列地配置。
存儲節(jié)點接觸孔170在列方向上間隔兩行地形成，而在行方向上在各列上形成(最邊上的行除外)。位線接觸孔160排列的行和存儲節(jié)點接觸孔170排列的行，相互交替地設(shè)置。字線WL配置在位線接觸孔160和存儲節(jié)點接觸孔170之間，與場效應(yīng)區(qū)域200交叉。圖2中，代表性地表示了字線WL0～WL7。在整個存儲單元陣列中，圖2所示的布局在行方向和列方向上重復(fù)配置。另外，圖中的“F”表示最小設(shè)計單位，字線的寬度、位線的寬度以及各自的節(jié)距，均設(shè)為F。
在各DRAM單元100中，對應(yīng)的存儲節(jié)點140和孤立單元極板130#之間形成如圖1所示的電容器120，按照存儲數(shù)據(jù)來保持電荷。
這樣，在第一實施例的結(jié)構(gòu)中，由行方向上鄰接的每兩個DRAM單元100構(gòu)成一個雙單元，而且，在每個雙單元上配置了被分離的孤立單元極板130#。也就是說，在傳統(tǒng)技術(shù)中覆蓋整個存儲單元陣列作為共同電極設(shè)置的單元極板，在第一實施例的結(jié)構(gòu)中分別被分離到構(gòu)成同一雙單元的兩個DRAM單元100。各孤立單元極板130#不接受特定電壓的供給，電氣上處在浮置狀態(tài)。
另外，其間夾著存儲節(jié)點接觸孔170的兩條字線，構(gòu)成字線對WLP，同時被選擇。因此，字線WL1和WL2，字線WL3和WL4，以及字線WL5和WL6分別構(gòu)成字線對WLP。
在如圖2所示的雙單元結(jié)構(gòu)中，兩側(cè)的字線WL0和WL7被表示為偽字線，圖2中所示的配置在行方向和列方向上被重復(fù)配置。
圖3表示圖2中III-III處的截面圖。
參照圖3，設(shè)定于負(fù)電壓VBB的P阱210上，設(shè)置了被分離絕緣膜220相互分離的場效應(yīng)區(qū)域200。場效應(yīng)區(qū)域200上設(shè)置了作為存取晶體管110的源極/漏極起作用摻雜區(qū)231～233。在摻雜區(qū)231和232之間的活性區(qū)的正上方，隔著絕緣膜用多晶硅層形成字線WL4。與此相同地，在摻雜區(qū)232和233之間的活性區(qū)的正上方，隔著絕緣膜用多晶硅層形成字線WL5。
另外，由鄰接的兩個DRAM單元的各存取晶體管110所共有的摻雜區(qū)232，在圖2所示的場效應(yīng)區(qū)域的突出部中，經(jīng)由位線接觸孔160與形成在第一金屬布線層的位線/BL0電連接。
另外，在每個DRAM單元上設(shè)置的存儲節(jié)點140，經(jīng)由存儲節(jié)點接觸孔170與摻雜區(qū)231和233電連接。孤立單元極板130#與存儲節(jié)點140相對地設(shè)置。
如圖3所示，孤立單元極板130#在雙單元101#之間被分離。例如，在形成孤立單元極板130#的金屬膜的制膜工序之后，通過除去孤立單元極板之間的分離區(qū)150的該金屬膜，就能獲得如上述的孤立單元極板130#，而無需使用特殊的制造方法。
另外，在各雙單元101#中，在孤立單元極板130#和存儲節(jié)點140之間的間隙部240，形成用于確保電容器120的電容值的電容膜。
還有，圖3中例示了在位線BL上層形成存儲節(jié)點140和孤立單元極板130#的COB(Capacitor over Bit line電容器高于位線)結(jié)構(gòu)，但也可以采用在位線BL下層形成存儲節(jié)點140和孤立單元極板130#的CUB(Capacitor under Bit line電容器低于位線)結(jié)構(gòu)。
圖4表示用以說明第一實施例的雙單元中的刷新時間的存儲節(jié)點電壓波形。
圖4中，在圖19中表示的傳統(tǒng)雙單元中的H電平存儲時的存儲節(jié)點電壓VR2變化的曲線之外，又表示了第一實施例的雙單元中的存儲H電平的存儲節(jié)點(以下，稱為“H側(cè)存儲節(jié)點”)和存儲L電平的存儲節(jié)點(以下，稱為“L側(cè)存儲節(jié)點”)的各存儲節(jié)點電壓VRH和VRL變化的曲線。
如已說明，在傳統(tǒng)結(jié)構(gòu)的雙單元DRAM中，刷新時間tREF2由存儲節(jié)點電壓VR2從電源電壓Vdd下降到接地電壓GND所需時間定義。
另一方面，在第一實施例的雙單元中，在同一雙單元所包含并寫入互補數(shù)據(jù)(H電平和L電平)的存儲節(jié)點之間，通過孤立單元極板130#串聯(lián)連接，因此，如H側(cè)的存儲節(jié)點電壓VRH下降，則由于電容耦合L側(cè)的存儲節(jié)點電壓VRL也同樣下降。
因此，L側(cè)的存儲節(jié)點電壓VRL將下降到接地電壓GND以下，但不低于襯底電壓即負(fù)電壓VBB，電平固定在VBB。這是因為，如果存儲節(jié)點電壓達到襯底電壓VBB，在圖3所示的P阱210和與存儲節(jié)點140電連接的摻雜區(qū)231、233(N型區(qū)域)之間形成的PN結(jié)成為正向偏置。
而且，如果L側(cè)的存儲節(jié)點電壓VRL下降而達到負(fù)電壓時，就有可能使將與L側(cè)存儲節(jié)點電連接的摻雜區(qū)作為源極，將非選擇狀態(tài)(接地電壓GND)的字線作為柵極的選擇晶體管導(dǎo)通。也就是說，在L側(cè)的存儲節(jié)點電壓VRL下降到負(fù)電壓(襯底電壓)VBB之前，就有可能使存取晶體管導(dǎo)通。這時，L側(cè)的存儲節(jié)點電壓VRL被箝位到不以襯底電壓VBB表示而以存取晶體管的閾值電壓Vth表示的(GND-Vth)負(fù)電壓上?？傊?，L側(cè)的存儲節(jié)點電壓VRL被箝位至襯底電壓VBB或(GND-Vth)中的任一負(fù)電壓上。
與此形成對比，在L側(cè)的存儲節(jié)點電壓VRL被箝位后，H側(cè)的存儲節(jié)點電壓VRH繼續(xù)下降，最終下降到與L側(cè)的存儲節(jié)點電壓VRL相同的電平上。這時，雙單元中的存儲數(shù)據(jù)被丟失。
在傳統(tǒng)的雙單元和第一實施例的雙單元之間，如果結(jié)漏泄電流在相同電平上，那么第一實施例的雙單元的H側(cè)的存儲節(jié)點電壓VRH的下降速度，要大于傳統(tǒng)雙單元的H側(cè)的存儲節(jié)點電壓的下降速度。這是因為，在第一實施例的雙單元中，電容值為Cs的兩個電容器串聯(lián)連接，因此，對孤立單元極板的保持電容值就變成Cs/2，即成為傳統(tǒng)雙單元的一半。
這樣，在第一實施例的雙單元中，H側(cè)的存儲節(jié)點電壓VRH的下降速度大于傳統(tǒng)的雙單元，但是刷新時間tREF#是由從電源電壓Vdd下降到負(fù)電壓VBB(或GND-Vth)所需時間來定義的。因此，假設(shè)單元電容Cs＝25fF、位線電容Cb＝100fF、電源電壓Vdd＝2V、襯底電壓VBB＝-1V進行仿真，由結(jié)果知可確保第一實施例的雙單元的刷新時間tREF#為傳統(tǒng)雙單元的刷新時間tREF2的兩倍左右。
這樣，在第一實施例的雙單元DRAM中，通過將單元極板對應(yīng)于雙單元加以分離，能夠設(shè)計成分別存儲互補電平的數(shù)據(jù)的存儲節(jié)點電壓通過電容耦合而相同地變動，從而能夠延長刷新時間。
并且，通過這樣的孤立單元極板結(jié)構(gòu)，也能夠得到以下的效果。
在第一實施例的雙單元中，即使在制造時存儲節(jié)點和其它節(jié)點(一般為字線)之間形成短路，與H側(cè)存儲節(jié)點的電壓從電源電壓Vdd下降到接地電壓GND的同時，構(gòu)成同一個雙單元的L側(cè)存儲節(jié)點的電壓也通過電容耦合從接地電壓GND下降到負(fù)電壓。因此，在構(gòu)成雙單元的兩個DRAM單元中的一方，即使存儲節(jié)點發(fā)生短路，在H側(cè)存儲節(jié)點和L側(cè)存儲節(jié)點之間依然保持著某種程度的電壓差。其結(jié)果，能夠避免發(fā)生這樣短路的DRAM單元變成不良存儲單元的情況。
再有，不僅在存儲節(jié)點和字線之間發(fā)生短路的場合，在存儲節(jié)點和位線之間發(fā)生短路，在存儲節(jié)點和單元極板之間發(fā)生短路等場合也能得到同樣的效果。這樣，與傳統(tǒng)的雙單元DRAM相比，第一實施例的雙單元DRAM能提高制造成品率。
另外，其優(yōu)點還在于，將圖2中所示的單元極板130#從孤立圖案變成連續(xù)圖案，就能夠容易地變成通常的一單元DRAM的存儲單元。
第二實施例如已所說明，在雙單元DRAM中，為了使布局面積變小，高度集成地配置DRAM單元就變得很重要。因此，在以下的第二實施例和第三實施例中，就用以高效地配置第一實施例中所述的雙單元的布局進行說明。
參照圖5，在第二實施例的結(jié)構(gòu)中，由共同的字線WL選擇構(gòu)成同一雙單元101#的兩個DRAM單元100。而其它的結(jié)構(gòu)與圖1中所示的第一實施例的結(jié)構(gòu)相同，對應(yīng)的部分用相同的參照符號表示，不再重復(fù)其詳細(xì)說明。
圖6是表示第二實施例的半導(dǎo)體存儲裝置的存儲陣列部分的布局的略圖。
在圖6中，字線WL0～WL5在行方向上延伸地設(shè)置，位線BL0、/BL0～BL4、/BL4在列方向上延伸地設(shè)置。這些字線WL0～WL5和位線BL0、/BL0～BL4、/BL4相互交叉(一般為相互垂直)地設(shè)置。與在圖3所說明的相同，這些字線WL0～WL5例如用多晶硅布線形成，位線BL0、/BL0～BL4、/BL4分別由上層的例如第一金屬布線層形成。
在與這些字線WL0～WL5和位線BL0、/BL0～BL4、/BL4交叉的方向上，配置場效應(yīng)區(qū)域200。也就是說，在第二實施例的結(jié)構(gòu)中，場效應(yīng)區(qū)域200在字線WL的延伸方向和位線BL、/BL的延伸方向之間的方向上延伸地設(shè)置。與第一實施例的布局相同，每個場效應(yīng)區(qū)域200中形成兩個DRAM單元100。
在場效應(yīng)區(qū)域200和位線BL0、/BL0～BL4、/BL4的交叉部分，分別形成位線接觸孔160。另外，在場效應(yīng)區(qū)域200中，在關(guān)于字線WL(總體表示W(wǎng)L0～WL5)與位線接觸孔160相對的端部上設(shè)有存儲節(jié)點接觸孔170。
經(jīng)由配置在場效應(yīng)區(qū)域200兩端的存儲節(jié)點接觸孔170，存儲節(jié)點140與場效應(yīng)區(qū)域200被電連接。存儲節(jié)點140對應(yīng)于各DRAM單元100，在場效應(yīng)區(qū)域200的上部區(qū)域形成。
這樣，在第二實施例的結(jié)構(gòu)中，與第一實施例相同，與存儲節(jié)點140相對的單元極板，對應(yīng)于各雙單元用分離的孤立單元極板130#設(shè)置。從而，在第二實施例的結(jié)構(gòu)中，與第一實施例相同，各雙單元具有改善刷新特性且即使存儲節(jié)點與其它節(jié)點之間發(fā)生了短路也很難形成不良單元的優(yōu)點。也就是說，第一實施例和第二實施例之間，只是雙單元的布局配置不同。在存儲陣列中，圖6中所示的配置在行方向和列方向上被重復(fù)配置。
在第二實施例的布局中，字線WL的節(jié)距有兩種。也就是說，在中間夾著位線接觸孔160的字線(例如WL0和WL1)的節(jié)距為2·F。另一方面，在中間夾著存儲節(jié)點接觸孔170的字線(例如WL1和WL2)的節(jié)距為4·F。因此，字線WL以2·F和4·F的節(jié)距交替配置。
位線接觸孔160在行方向上排列，與各位線BL、/BL對應(yīng)地配置。另外，存儲節(jié)點接觸孔170也在行方向上排列，與各存儲單元列對應(yīng)地配置。位線BL、/BL之間的節(jié)距為2·F。位線接觸孔160在列方向上以6·F的節(jié)距配置。
因此，形成DRAM單元100的基本單元區(qū)域，由包括一個位線接觸孔160和存儲節(jié)點接觸孔170的矩形區(qū)域規(guī)定。該基本單元區(qū)域在行方向上的長度為2·F，在列方向上的長度為3·F，其面積為6·F2。
與此形成對照，在圖2所示的第一實施例的布局中，形成DRAM單元100的基本單元區(qū)域，在行方向上的長度為2·F，在列方向上的長度為4·F。因此，基本單元區(qū)域的面積為8·F2。因此，與第一實施例的布局相比，在第二實施例的布局中，能夠降低用于形成一個DRAM單元的基本單元區(qū)域的占用面積，由此能較高密度地配置DRAM單元。其結(jié)果，能夠?qū)崿F(xiàn)第一實施例的雙單元DRAM的較高集成度。
第三實施例圖7是表示本發(fā)明第三實施例的半導(dǎo)體存儲裝置的存儲陣列部分的結(jié)構(gòu)的略圖。
參照圖7，在第三實施例的結(jié)構(gòu)中，在圖5所示的第二實施例的結(jié)構(gòu)之外，進一步配置了沿著與字線WL相同方向形成的偽字線DWL。其它的結(jié)構(gòu)與圖5所示的第二實施例的結(jié)構(gòu)相同，對應(yīng)的部分用相同的參照符號表示，因此，不再重復(fù)其詳細(xì)的說明。
圖8是表示第三實施例的半導(dǎo)體存儲裝置的存儲陣列部分的布局的略圖。
參照圖8，第三實施例的布局，與圖6所示的第二實施例的布局相比存在如下不同之處。也就是說，在列方向上形成在鄰接的場效應(yīng)區(qū)域200的存儲節(jié)點接觸孔170之間區(qū)域配置了偽字線DWL。也就是說，在節(jié)距為4·F的字線WL之間配置了偽字線DWL。另外，也可如圖8所示，在最端側(cè)的字線WL的外側(cè)上設(shè)置偽字線DWL，以確保形狀的連續(xù)性。而其它部分的布局與圖6相同，對應(yīng)的部分用相同的參照符號表示，因此，不再重復(fù)其詳細(xì)說明。
這些偽字線DWL在與字線WL相同的布線層上形成，而且，在與字線WL相同的制造工序中制造。因此，不需要另設(shè)用于配置偽字線DWL的制造工序和掩模。
字線WL(WL0～WL5)和偽字線DWL之間的節(jié)距為2·F。因此，包括字線WL和偽字線DWL在內(nèi)的字線的節(jié)距相同，均為2·F，從而能夠有規(guī)則地配置字線WL和偽字線DWL。因而，能夠重復(fù)配置相同的圖案，并且，能夠抑制在因圖案的規(guī)律性上的偏差產(chǎn)生的臺階部分對曝光光束的亂反射等的影響，從而能制作準(zhǔn)確的布線圖案。在進行微加工時，也能夠?qū)Υ鎯?jié)點等制作準(zhǔn)確的圖案。
圖9表示圖8的IX-IX處的截面圖。
參照圖9，夾著偽字線DWL并位于其兩側(cè)的場效應(yīng)區(qū)域200之間通過分離絕緣膜220在電氣上被分離。分離絕緣膜220的表面例如通過CMP(Chemical Mechanical Polishing化學(xué)機械拋光)被平坦化。通常，通過這種方式減少形成偽字線DWL時的基底上的臺階部分，從而字線WL和偽字線DWL可在同-制造工序中形成。
在各場效應(yīng)區(qū)域200中，形成構(gòu)成不同雙單元101#的DRAM單元。因此，在這些DRAM單元中孤立單元極板130#之間被互相分離。而且，各DRAM單元的結(jié)構(gòu)與圖3中所說明的相同，對應(yīng)部分用相同符號表示，因此，不再重復(fù)其詳細(xì)說明。
另外，通過將各偽字線DWL始終固定在接地電壓GND或比該接地電壓GND低的負(fù)電壓上，因此，在場效應(yīng)區(qū)域200之間的厚分離絕緣膜220下部，吸引正電荷并形成相對場效應(yīng)區(qū)域200的電子的勢壘。因此，能夠提高由分離絕緣膜220在電氣上分離的兩個場效應(yīng)區(qū)域200之間的絕緣性，也能夠提高構(gòu)成不同雙單元101#的存儲節(jié)點之間的絕緣性。其結(jié)果，通過分離絕緣膜220被分離的各DRAM單元，能夠更穩(wěn)定地存儲數(shù)據(jù)。
如上所述，第三實施例的雙單元DRAM，在列方向鄰接的存儲節(jié)點之間的區(qū)域上，配置了字線和同一布線層的偽字線，而且，能夠使所有的字線的節(jié)距相等。其結(jié)果，能夠在除了具有第二實施例的雙單元DRAM的效果之外，還使微加工時的尺寸精度得到提高。
另外，通過在偽字線上施加預(yù)定的電壓，在該偽字線的下層區(qū)域，能夠形成將屬于不同雙單元的存儲節(jié)點之間在電氣上分離的勢壘。因此，能夠使各DRAM單元的數(shù)據(jù)存儲更穩(wěn)定化。
第三實施例之第一變更例圖10是表示第三實施例之第一變更例的半導(dǎo)體存儲裝置的存儲陣列部分的布局的略圖。
在圖10所示的布局中，各偽字線DWL的下層區(qū)域也形成場效應(yīng)區(qū)域，因此，場效應(yīng)區(qū)域200連續(xù)地形成。在該場效應(yīng)區(qū)域200中，鄰接行且鄰接列的DRAM單元之間連續(xù)連接，并沿著一定方向延伸配置。在各偽字線DWL下的區(qū)域被形成的場效應(yīng)區(qū)域，沿著列方向直接延伸，并使關(guān)于偽字線DWL相對配置的存儲節(jié)點140設(shè)置的場效應(yīng)區(qū)域200之間物理連接。與第三實施例中所說明的相同，對各偽字線DWL提供接地電壓GND或負(fù)電壓。
圖11是圖10XI-XI處的截面圖。參照圖11，場效應(yīng)區(qū)域200在偽字線DWL下的區(qū)域連續(xù)延伸而形成。在夾著偽字線DWL而相對的各區(qū)域中，形成與圖3和圖9中所示的結(jié)構(gòu)相同的DRAM單元。
在偽字線DWL上，提供接地電壓GND或負(fù)電壓的預(yù)定電壓電平。由于按照該預(yù)定電壓夾著偽字線DWL而相對的摻雜區(qū)231和232之間形成的晶體管成為截止?fàn)顟B(tài)，因此，夾著偽字線DWL而相對的兩個區(qū)域在電氣上被分離。
因此，即使在P阱210表面上連續(xù)形成場效應(yīng)區(qū)域200，也能夠通過偽字線DWL，使分別與不同的DRAM單元對應(yīng)的存儲節(jié)點之間可靠地在電氣上分離。
如上所述，依據(jù)第三實施例之第一變更例，在偽字線下部也能形成場效應(yīng)區(qū)域，該場效應(yīng)區(qū)域連續(xù)地條紋狀地形成。因此，在鄰接的存儲節(jié)點之間不需要用于分離場效應(yīng)區(qū)域的厚分離絕緣膜，從而，除了獲得第三實施例的效果之外，還使場效應(yīng)區(qū)域的圖案制作變得容易。另外，由于不需要分離該電場用的絕緣膜，因此，能夠減少形成DRAM單元的基本單元區(qū)域的布局面積，從而能夠?qū)崿F(xiàn)微細(xì)的存儲單元。
另外，通過在偽字線上施加預(yù)定電壓，使該場效應(yīng)區(qū)域內(nèi)的晶體管處于截止?fàn)顟B(tài)，能夠正確地使存儲單元的存儲節(jié)點之間分離，進行正確的數(shù)據(jù)存儲。
第三實施例之第二變更例圖12是表示第三實施例之第二變更例的半導(dǎo)體存儲裝置的存儲陣列部分的布局的略圖。圖12中，代表性地表示了字線WL0～WL5和偽字線DWL，以及位線BL0、/BL0～BL4、/BL4。
在圖12表示的布局中，場效應(yīng)區(qū)域200關(guān)于偽字線DWL對稱地配置，而且，在列方向上其傾斜方向即朝上方向和朝下方向相互交替。與圖10的布局相同，場效應(yīng)區(qū)域200在偽字線DWL的下部，場效應(yīng)區(qū)域在列方向連續(xù)形成。因此，對于同一列的存儲單元，場效應(yīng)區(qū)域200連續(xù)地形成。
在鄰接字線之間的區(qū)域，位線接觸孔160對應(yīng)于各位線配置。存儲節(jié)點接觸孔170在偽字線DWL和字線WL(字線WL0～WL5的總稱)之間的區(qū)域，對應(yīng)于各DRAM單元100配置。也就是說，存儲節(jié)點接觸孔170關(guān)于偽字線DWL相對而配置。
在圖12所示的布局中，DRAM單元100所形成的基本單元區(qū)域的占用面積為6·F2。在圖12中所示的布局中，場效應(yīng)區(qū)域200的條紋形狀與第三實施例之第一變更例(圖10)中所示的向右上方一個方向上升的條紋形狀不同，在列方向上以鋸齒形狀連續(xù)地配置，而其余的結(jié)構(gòu)都相同。
在第三實施例之第二變更例的布局中，場效應(yīng)區(qū)域200由在各偽字線DWL下的區(qū)域形成的場效應(yīng)區(qū)域連續(xù)形成，不需要用于電場分離的厚分離絕緣膜等。
與第三實施例之第一變更例相同，各偽字線DWL上被提供接地電壓GND或比其低的負(fù)電壓。由此，各偽字線DWL下部的場效應(yīng)區(qū)域，就成為與圖9中的分離絕緣膜220同樣起作用的場效應(yīng)分離區(qū)。
因此，不需要設(shè)置用于電場絕緣的分離絕緣膜，能夠連續(xù)形成場效應(yīng)區(qū)域200。其結(jié)果，除了獲得第三實施例的效果之外，還使制作場效應(yīng)區(qū)域的圖案變得更容易，這與第三實施例之第一變更例相同。
再有，在第一實施例至第三實施例和其變更例中，就對應(yīng)于各雙單元配置孤立單元極板的結(jié)構(gòu)作了說明，但即使是在預(yù)定分區(qū)的多個雙單元上設(shè)置孤立單元極板的結(jié)構(gòu)，也能夠改善刷新特性并提高制造成品率。
例如，可以采用圖13所示的結(jié)構(gòu)，就是將圖2所示的第一實施例的布局中孤立單元極板130#設(shè)置在各存儲單元行上。這時，各孤立單元極板130#可以被屬于同一存儲單元列的多個(在圖13中為兩個)雙單元所共有。但是，為了進行這樣的布置，就要滿足在各雙單元內(nèi)分別存儲互補電平的數(shù)據(jù)的存儲節(jié)點電壓因電容耦合而同樣變動的范圍內(nèi)的條件。另外，由于這樣的電壓變動是通過抑制各孤立單元極板的電容值得以產(chǎn)生，因此，通過對每個雙單元分離單元極板，能夠達到本發(fā)明最顯著的效果。
第四實施例在第四實施例中，就進一步改善刷新特性的雙單元的結(jié)構(gòu)進行說明。
圖14是表示本發(fā)明第四實施例的半導(dǎo)體存儲裝置的存儲陣列部分的結(jié)構(gòu)的略圖。
參照圖14，在第四實施例的結(jié)構(gòu)中，各雙單元101#由DRAM單元100和從DRAM單元100省略了電容器120的DRAM單元100#構(gòu)成。
圖14中，與第一實施例至第三實施例的結(jié)構(gòu)相同，構(gòu)成同一雙單元101#的兩個DRAM單元100和100#，分別與成對的互補位線BL和/BL中的一方連接。與圖1相同，孤立單元極板130#與各雙單元對應(yīng)地被分離。
另外，與圖7所示的第三實施例的結(jié)構(gòu)相同，同一雙單元101#內(nèi)的存取晶體管110的各柵極，與共同的字線WL連接，而且，在字線WL之外以預(yù)定間隔配置了偽字線DWL。其它的結(jié)構(gòu)，與圖7所示的第三實施例的結(jié)構(gòu)相同，對應(yīng)的部分用相同的參照符號表示，因此不重復(fù)其詳細(xì)說明。
圖15是表示第四實施例的半導(dǎo)體存儲裝置的存儲陣列部分的布局的略圖。圖15中表示了，以與圖10所示的第三實施例之第一變更例相同的方式配置第四實施例的雙單元101#時的布局。
參照圖15，在第四實施例中，只在構(gòu)成雙單元的兩個DRAM單元中的一方設(shè)存儲節(jié)點140。如圖15所示，在各存儲單元行中，通過每隔1列設(shè)置存儲節(jié)點140，且由在行方向上鄰接的每兩個DRAM單元構(gòu)成雙單元，由此，能夠使各雙單元由DRAM單元100和100#構(gòu)成。
各存儲節(jié)點140通過存儲節(jié)點接觸孔170，與對應(yīng)的場效應(yīng)區(qū)域200電連接。另一方面，在構(gòu)成雙單元的另一方單元的場效應(yīng)區(qū)域設(shè)有單元極板接觸孔180。各單元極板接觸孔180將對應(yīng)的場效應(yīng)區(qū)域200和對應(yīng)的孤立單元極板130#，不經(jīng)由電容器地進行電連接。
由于包括孤立單元極板在內(nèi)的其它部分的布局，與圖10所示的第三實施例之第一變更例結(jié)構(gòu)相同，對應(yīng)的部分用相同的參照符號表示，因此，不重復(fù)其詳細(xì)說明。
圖16是圖15的XVI-XVI處的截面圖。
參照圖16，在同一場效應(yīng)區(qū)域200上夾著位線接觸孔160而形成的兩個DRAM單元中，一方的DRAM單元100的結(jié)構(gòu)與至此說明的結(jié)構(gòu)相同。也就是說，DRAM單元100中含有由摻雜區(qū)232、233形成的存取晶體管110和存儲節(jié)點140，以及使用孤立單元極板130#和存儲節(jié)點140及它們之間的間隙部240形成的電容器120。
與此形成對比，另一方的DRAM單元100#中含有由摻雜區(qū)231、232形成的存取晶體管110，但是，由于摻雜區(qū)231通過單元極板接觸孔180與孤立單元極板130#電連接，因此，在孤立單元極板130#和存取晶體管110之間不會形成電容器。摻雜區(qū)232為兩個DRAM單元100、100#所共有，而且，通過共同的位線接觸孔160與對應(yīng)的位線BL0電連接。
由于偽字線DWL和孤立單元極板130#等的配置與圖11相同，因此，不重復(fù)其詳細(xì)說明。另外，在圖16中例示了，與DRAM單元100中的存儲節(jié)點140和存儲節(jié)點接觸孔170相同形狀的，DRAM單元100#中的單元極板接觸孔180。通過這樣的結(jié)構(gòu)，能夠確保DRAM單元100和100#之間形狀的連續(xù)性，而且，提高了制造時的尺寸精度。
也就是說，在第四實施例的雙單元中，各雙單元上也設(shè)置了被分離的孤立單元極板，因此，與第一實施例至第三實施例相同，也能夠改善刷新特性和提高制造成品率。另外，在第四實施例的結(jié)構(gòu)中，通過只有在構(gòu)成同一雙單元的DRAM單元中的一方設(shè)置存儲節(jié)點(電容器)，能夠得到以下所述的效果。
如已說明，在第一實施例～第三實施例中，由于對存儲節(jié)點串聯(lián)連接了電容值為Cs的兩個電容器，因此，對存儲節(jié)點的電荷保持電容為Cs/2。相對地，在第四實施例的雙單元中，對存儲節(jié)點的電荷保持電容為一個電容器的電容值Cs，比第一實施例～第三實施例的大。
或者，與圖16的結(jié)構(gòu)例不同地，可以在確保電連接的情況下使單元極板接觸孔180小型化到最小限度的形狀，并利用減少了的空間，使電容器120的電容值增大地進行布局設(shè)計。這時，可確保對存儲節(jié)點的電荷保持電容的進一步增大。
因此，在第四實施例的雙單元中，如圖4所示的動作波形圖，由于能夠?qū)側(cè)的存儲節(jié)點電壓VRH的下降速度，改善至傳統(tǒng)的雙單元的H側(cè)的存儲節(jié)點電壓VR2的下降速度電平，或者比其更慢速度，因此，能夠使刷新時間進一步變長。也就是說，能夠進一步改善刷新特性。
另外，圖15和圖16中例示了，將第四實施例的雙單元以與第三實施例之第一變更例相同的布局來配置。但是，第四實施例的雙單元的配置布局，不局限于此，也可以按照第一實施例(圖2)、第二實施例(圖6)、第三實施例(圖8)以及第三實施例之第二變更例(圖12)中的任一例。
權(quán)利要求
1.一種半導(dǎo)體存儲裝置，其中設(shè)有行列狀配置的多個存儲單元；所述多個存儲單元被分割成由寫入互補數(shù)據(jù)的每兩個所述存儲單元構(gòu)成的多個存儲單位；還設(shè)有，與所述多個存儲單元的列對應(yīng)配置的、每兩條一對的多條位線，與所述多個存儲單元的行對應(yīng)的、在與所述多條位線交叉的方向上配置的多條字線，以及各自與各所述存儲單位對應(yīng)設(shè)置的、至少電氣上相互分離的多個單元極板；所述多個存儲單元各自包含，在對應(yīng)的所述位線和存儲節(jié)點之間連接的、根據(jù)對應(yīng)的所述字線的電壓導(dǎo)通或截止的選擇晶體管，以及在所述存儲節(jié)點和對應(yīng)的所述單元極板之間連接的電容器。
2.如權(quán)利要求1所述的半導(dǎo)體存儲裝置，其特征在于在形成同一所述存儲單位的兩個所述存儲單元中，所述選擇晶體管各自的柵極與不同的所述字線連接。
3.如權(quán)利要求2所述的半導(dǎo)體存儲裝置，其特征在于所述多個存儲單元各自還包括，沿著對應(yīng)的所述位線的延伸方向延伸而配置的、規(guī)定所述選擇晶體管的形成區(qū)域的活性區(qū)；在沿著所述對應(yīng)的位線的延伸方向鄰接的每兩個所述存儲單元之間，所述活性區(qū)連續(xù)地延伸形成；所述半導(dǎo)體存儲裝置中還設(shè)有，在所述鄰接的每兩個存儲單元組成的每個組設(shè)置的、將對應(yīng)的所述活性區(qū)和對應(yīng)的所述位線之間電連接的位線接觸孔。
4.如權(quán)利要求1所述的半導(dǎo)體存儲裝置，其特征在于在形成同一所述存儲單位的兩個所述存儲單元中，所述選擇晶體管各自的柵極與同一所述字線連接。
5.如權(quán)利要求1所述的半導(dǎo)體存儲裝置，其特征在于在形成同一所述存儲單位的兩個所述存儲單元中，所述選擇晶體管各自的柵極與同一所述字線連接；所述多個存儲單元各自還包含，沿著對應(yīng)的所述字線的延伸方向和對應(yīng)的所述位線的延伸方向之間的方向延伸配置的、規(guī)定所述選擇晶體管的形成區(qū)域的活性區(qū)；所述半導(dǎo)體存儲裝置，還設(shè)有將所述多個存儲單元各自的所述活性區(qū)和對應(yīng)的所述位線電連接的多個位線接觸孔，所述多個位線接觸孔在所述多條字線的延伸方向上排列，并與各所述位線對應(yīng)地設(shè)置，在所述多條位線的延伸方向上鄰接的所述位線接觸孔之間配置兩條字線；在沿著所述活性區(qū)的延伸方向鄰接的每兩個存儲單元之間，所述活性區(qū)連續(xù)地延伸形成；各所述位線接觸孔為所述鄰接的每兩個存儲單元所共有。
6.如權(quán)利要求5所述的半導(dǎo)體存儲裝置，其特征在于還在沿著所述多條位線的延伸方向鄰接的、且與各自不同的所述位線接觸孔對應(yīng)而設(shè)的所述存儲單元各自的所述存儲節(jié)點之間的區(qū)域，設(shè)有與所述多條字線在同一方向延伸設(shè)置的多條偽字線。
7.如權(quán)利要求6所述的半導(dǎo)體存儲裝置，其特征在于所述多條偽字線各自設(shè)定在預(yù)定電平的電壓上；所述活性區(qū)在各所述偽字線下的區(qū)域連續(xù)地延伸形成。
8.如權(quán)利要求7所述的半導(dǎo)體存儲裝置，其特征在于所述多條偽字線各自設(shè)定在預(yù)定電平的電壓上；所述活性區(qū)實質(zhì)上沿同一方向連續(xù)地延伸形成，使在鄰接的所述行的鄰接的所述列上配置的所述存儲單元的所述活性區(qū)連續(xù)。
9.如權(quán)利要求7所述的半導(dǎo)體存儲裝置，其特征在于所述多條偽字線各自設(shè)定在預(yù)定電平的電壓上；所述活性區(qū)關(guān)于各所述偽字線對稱配置地連續(xù)形成。
10.如權(quán)利要求6所述的半導(dǎo)體存儲裝置，其特征在于所述多條偽字線各自設(shè)定在預(yù)定電平的電壓上。
11.如權(quán)利要求6所述的半導(dǎo)體存儲裝置，其特征在于所述字線和所述偽字線之間的間隔，和所述字線之間的間隔實質(zhì)上相同。
12.一種半導(dǎo)體存儲裝置，其中設(shè)有行列狀配置的多個存儲單元；所述多個存儲單元被分割成由寫入互補數(shù)據(jù)的每兩個所述存儲單元構(gòu)成的多個存儲單位；還設(shè)有，與所述多個存儲單元的列對應(yīng)配置的、每兩條一對的多條位線，與所述多個存儲單元的行對應(yīng)的、在與所述多條位線交叉的方向上配置的多條字線，以及分別與所述多個存儲單位的預(yù)定分區(qū)對應(yīng)設(shè)置的、至少電氣上相互分離的多個單元極板；所述多個存儲單元各自包含，在對應(yīng)的所述位線和存儲節(jié)點之間連接的、按照對應(yīng)的所述字線的電壓導(dǎo)通或截止的選擇晶體管，以及在所述存儲節(jié)點和對應(yīng)的所述單元極板之間連接的電容器。
13.一種半導(dǎo)體存儲裝置，其中設(shè)有行列狀配置的多個存儲單元；所述多個存儲單元分別被分割成由寫入互補數(shù)據(jù)的每兩個所述存儲單元構(gòu)成的多個存儲單位；還設(shè)有，與所述多個存儲單元的列對應(yīng)配置的每兩條一對的多條位線，與所述多個存儲單元的行對應(yīng)的、在與所述多條位線交叉的方向上配置的多條字線，以及各自與各所述存儲單位對應(yīng)設(shè)置的、至少電氣上相互分離的多個單元極板；構(gòu)成所述存儲單位的兩個所述存儲單元的一方各自包含，在所述成對的兩條位線中的一方和存儲節(jié)點之間連接的、按照對應(yīng)的所述字線的電壓導(dǎo)通或截止的選擇晶體管，以及在所述存儲節(jié)點和對應(yīng)的所述單元極板之間連接的電容器；構(gòu)成所述存儲單位的兩個所述存儲單元的另一方各自包含，不經(jīng)由電容器在所述成對的兩條位線的另一方和對應(yīng)的所述單元極板之間連接的、按照對應(yīng)的所述字線的電壓導(dǎo)通或截止的選擇晶體管。
全文摘要
在由兩個DRAM單元構(gòu)成的雙單元(101#)中，將各雙單元(101#)的單元極板(130#)在電氣上分離。由此，存儲同一雙單元內(nèi)的互補數(shù)據(jù)的兩個存儲節(jié)點(140)的電壓，因電容耦合而同樣地變動。
文檔編號H01L21/8242GK1517997SQ0315890
公開日2004年8月4日 申請日期2003年9月8日 優(yōu)先權(quán)日2003年1月17日
發(fā)明者月川靖彥, 伊藤孝 申請人:株式會社瑞薩科技