專利名稱：避免1t sram加工中上電極層因應力導致縫隙產(chǎn)生的方法
技術領域：
本發(fā)明是關于一種在單一晶體管靜態(tài)只讀存取存儲器(1T SRAM)的加工中，避免因上電極層的應力誘導縫隙(void)產(chǎn)生的方法，特別是關于在電容的上電極層和其抗反射層之間添加一內(nèi)介電層來避免該縫隙產(chǎn)生的方法。
背景技術：
傳統(tǒng)的靜態(tài)隨機存取存儲器(SRAM)的基本組件配置是由六個晶體管組成，通常是四個N通道(N-channel)的金屬氧化半導體場效應晶體管(MOSFET)加兩個P通道的MOSFET。為了要降低加工成本，半導體產(chǎn)業(yè)界試著制造更小的芯片，而且至少和原先芯片的密度相同，甚至更大。只要能夠在一定大小的基材上切割出更多的芯片，每個單一芯片的成本便可降低。然而，在SRAM制造技術中，將六個晶體管放置于一較小的半導體芯片上，是一件有些困難的事。
因此，SRAM的制造技術就專注在一個晶體管，即1T SRAM的晶胞上，其包括一金屬氧化半導體場效應晶體管(MOSFET)及一電容結構。這樣的一個單一晶體管及電容結構的特征，卻提供了與六個晶體管的SRAM相同的功效，也逐漸邁向設計更小的半導體芯片之路。
由于工藝整合一直在改進，目前半導體業(yè)制造集成電路的趨勢，即為在一單一芯片上整合記憶陣列與高速邏輯電路，形成一內(nèi)嵌式存取存儲器(例如內(nèi)嵌式動態(tài)隨機存取存儲器、內(nèi)嵌式1T SRAM)。內(nèi)嵌式同時包含了記憶陣列及邏輯電路，能夠大大地減少電路面積而增加處理速率。對于1T SRAM加工來說，電容加工必須在邏輯加工開始前完成，而其間為了要縮小胞的尺寸，閘極必然會覆蓋整個電容。所以小于0.13μm(百萬分之一米)的加工是極具挑戰(zhàn)性的。由于電容加工在邏輯加工開始前就需完成，因此電容將會有一連串的高溫加工，例如閘極氧化層的成長、源/汲極的離子植入。由于這些連續(xù)的高溫加工，上電極層與抗反射層之間的應力不平衡會導致在上電極層與抗反射層之間形成縫隙(void)。也由于這些縫隙的產(chǎn)生，閘極在成長時會通過縫隙與上電極層相接觸，而導致閘極與上電極層之間的短路。

發(fā)明內(nèi)容
有鑒于在上述的背景技術中，電容的上電極層和其抗反射層中間應力的不平衡會產(chǎn)生縫隙；同時，該縫隙也會導致閘極與上電極層之間的短路。
因此，本發(fā)明的目的在于提供一種單一晶體管靜態(tài)只讀存取存儲器電容器的制造方法，可以避免上電極層與抗反射層之間不平衡的應力。
本發(fā)明的另一目的在于提供一種單一晶體管靜態(tài)只讀存取存儲器電容器的制造方法，可以避免在后續(xù)高溫加工中產(chǎn)生縫隙。
本發(fā)明的再一目的在于提供一種單一晶體管靜態(tài)只讀存取存儲器電容器的制造方法，可以避免閘極在成長時通過縫隙與上電極層相接觸而導致閘極與上電極層之間的短路。
根據(jù)以上的目的，本發(fā)明的實施方法步驟如下在半導體基材上形成淺溝渠隔離結構，在其上依序形成一墊氧化層及一第一罩幕層。在主動區(qū)及淺溝渠隔離結構上形成一圖案化光阻層，暴露出預定的電容制作區(qū)域。向下蝕刻移除部分淺溝渠隔離結構以成型出若干個開口，接著，移除光阻層，共形地沉積一第一導體層。依序移除在第一罩幕層上的第一導體層，移除墊氧化層上的第一罩幕層，使得第一導體層可覆蓋在該淺溝渠隔離結構之內(nèi)。
接著在該主動區(qū)及淺溝渠隔離結構上依序形成一第一介電層、一第二導體層、一第二介電層及一抗反射層。然后非等向蝕刻部分抗反射層、第二介電層、第二導體層及第一介電層，并以墊氧化層為停止層而成型出一電容結構。接著在該墊氧化層上形成一間隙壁，然后在主動區(qū)上形成一閘極氧化層，最后形成閘極結構橫跨于該電容結構、該主動區(qū)及淺溝渠隔離結構之上。
本發(fā)明的優(yōu)點在于，通過在電容中添加一第二介電層，平衡了第二導體層與抗反射層之間的應力，從而避免了在后續(xù)高溫加工中縫隙的產(chǎn)生。此外，由于應力的平衡，避免了后續(xù)高溫加工中縫隙的產(chǎn)生，從而有效避免閘極在成長時通過縫隙與上電極層相接觸而導致閘極與上電極層之間的短路。
附圖簡要說明為配合本發(fā)明的較佳實施例的闡述，文中將配合附圖做詳細說明，其中

圖1至圖6是依照本發(fā)明的較佳實施例的加工各步驟時的剖面示意圖。
具體實施例方式
為了讓本發(fā)明和上述的目的、特征和優(yōu)點更能明顯易懂，僅將一較佳實施方式及結果列于后，并配合附圖標號加以詳述請參考圖1，在一半導體基材100上形成一淺溝渠隔離結構102(STI)，并形成一主動區(qū)104(Active Area)。接著，對該主動區(qū)104進行離子布植，以形成摻雜井區(qū)(圖中未示出)。
請參考圖2，在基材上依序沉積墊氧化層18(Pad Oxide)及第一罩幕層20。
其中，該第一罩幕層20的材質(zhì)可以是氮化硅，且其利用電漿加強型-化學氣相沉積(PE-CVD)法或低壓-化學氣相沉積(LP-CVD)法形成。接著涂布一光阻層(圖中未示出)覆蓋住主動區(qū)及淺溝渠隔離結構上方，圖案化光阻層(圖中未示出)暴露出部分淺溝渠隔離結構102及主動區(qū)104，以主動區(qū)上的第一罩幕層20為罩幕，以一蝕刻加工在淺溝渠隔離結構102中形成若干個開口，這些開口是用作電容器開口的結構。
請參照圖3，移除光阻層(圖中未示出)。接著在該些開口及第一罩幕層20之上共形地沉積一第一導體層22。該第一導體層的材質(zhì)可以是多晶硅(Poly-silicon)或其它導電金屬層。
請參照圖4，利用化學機械研磨或回蝕法移除下電極層22，而第一罩幕層20作為停止層(stop layer)。接著利用熱磷酸(hot H3PO4)移除第一罩幕層20。
請參照圖5，共形地依序沉積第一介電層24、第二導體層26、第二介電層28及抗反射層30。其中，第一介電層24的材質(zhì)是一氮化硅與氧化硅的雙層結構。
第二導體層26的材質(zhì)可以是多晶硅或其它導電金屬層。第二介電層28可以是氧化物或氮化物?？狗瓷鋵?0的材質(zhì)可以是具延展力的氮氧化硅(SiON)，其是利用低壓-化學氣相沉積(LP-CVD)的方式形成。
請參照圖6，非等向蝕刻部分第一介電層24、第二導體層26、第二介電層28及抗反射層30，并以墊氧化層18為停止層以便在STI上成型出一電容結構44。
接著在該電容之上共形地沉積氮化硅層，之后再在該氮化硅層上沉積氧化硅層。然后蝕刻移除該氮化硅層，形成氧化硅間隙壁40緊鄰氮化硅層。然后蝕刻移除氮化硅層，在墊氧化層18之上、電容的兩側形成氮化硅間隙壁42，其大體上呈L型。因此形成了一種氮化硅與氧化硅的復合型間隙壁。接著在主動區(qū)104之上形成閘極氧化層46，最后形成閘極聯(lián)機56即可。
其中要說明的是，本發(fā)明的較佳實施例中，第一導體層22為電容結構44的下電極層，且此下電極層位于STI結構中。而第二導體層26為電容結構44的上電極層。
特別要說明的是，本發(fā)明的較佳實施例，其特征在于其在電容中添加第二介電層28，可平衡第二導體層26，也就是上電極層，與抗反射層30之間的應力，以避免后續(xù)高溫加工中縫隙(void)的產(chǎn)生。此外，由于應力的平衡，避免了后續(xù)高溫加工中縫隙的產(chǎn)生，從而有效避免了閘極在成長時通過縫隙與上電極層相接觸而導致閘極與上電極層之間的短路。
正如本領域普通技術人員所了解的，本發(fā)明通過較佳實施例揭露如上，但上述較佳實施例并非限定本發(fā)明的保護范圍；凡未脫離本發(fā)明的構思所做的修改或改進，均應包含在本發(fā)明的權利要求所限定的保護范圍之內(nèi)。
權利要求
1.一種避免1T SRAM加工中電容內(nèi)縫隙產(chǎn)生的方法，其至少包含以下步驟在一基底上形成一淺溝渠隔離結構；進行一成型步驟，以便在該淺溝渠隔離結構中形成若干個開口；共形地沉積一第一導體層；移除部分第一導體層；沉積共形的一第一介電層；在該第一介電層之上形成共形的一第二導體層；在該第二導體層之上形成一第二介電層；以及進行一最終步驟，以形成完整的電容結構。
2.如權利要求1所述的方法，其特征在于，該成型步驟至少包括下列步驟在該基底之上形成一墊氧化層；在該墊氧化層之上沉積形成一第一罩幕層；以及進行一微影蝕刻步驟。
3.如權利要求2所述的方法，其特征在于該第一罩幕層是通過電漿增強型-化學氣相沉積(PE-CVD)或低壓-化學氣相沉積(LP-CVD)形成的一氮化硅層。
4.如權利要求1所述的方法，其特征在于該第一導體層材質(zhì)包含一多晶硅。
5.如權利要求1所述的方法，其特征在于該第一導體層是利用化學機械研磨法或回蝕法來移除的。
6.如權利要求1所述的方法，其特征在于該第一介電層材質(zhì)包含一氮化硅與氧化硅的多層結構。
7.如權利要求1所述的方法，其特征在于該第二導體層材質(zhì)包含一多晶硅。
8.如權利要求1所述的方法，其特征在于該第二介電層包含氧化物或氮化物。
9.如權利要求1所述的方法，其特征在于該最終步驟至少包含下列步驟在該第二介電層之上形成一抗反射層；進行一成型步驟以便移除部分抗反射層、該第二介電層、該第二導體層及第一介電層，以便在該淺溝渠隔離結構上形成一電容；以及在該電容的兩側壁及該墊氧化層之上形成一間隙壁。
10.如權利要求9所述的方法，其特征在于該抗反射層是通過電漿增強型-化學氣相沉積形成的一氮氧化硅。
11.如權利要求9所述的方法，其特征在于該間隙壁是由氮化硅與氧化硅所組合而成的。
12.一種電容結構，該結構至少包括一下電極；一位于該下電極之上的第一介電層；一位于該第一介電層之上的上電極；一位于該上電極之上的第二介電層；以及一位于該第一介電層之上的抗反射層，其中，該第二介電層用來緩和該上電極與該抗反射層之間應力的差異以避免在后續(xù)的熱加工時在該上電極與該抗反射層之間產(chǎn)生孔隙。
13.如權利要求12所述的電容結構，其特征在于該下電極材質(zhì)位于一淺溝渠隔離結構中。
14.如權利要求12所述的電容結構，其特征在于該下電極材質(zhì)包含一多晶硅。
15.如權利要求12所述的電容結構，其特征在于該第一介電層材質(zhì)包含一氮化硅與氧化硅的多層結構。
16.如權利要求12所述的電容結構，其特征在于該上電極材質(zhì)包含一多晶硅。
17.如權利要求12所述的電容結構，其特征在于該第二介電層材質(zhì)包含氧化物或氮化物。
18.如權利要求12所述的電容結構，其特征在于該抗反射層材質(zhì)包含一氮氧化硅。
全文摘要
本發(fā)明揭露了一種在單一晶體管靜態(tài)只讀存取存儲器(1T SRAM)電容器的加工中避免因上電極層的應力誘導縫隙(void)產(chǎn)生的方法，該方法主要是在電容的上電極層和其抗反射層中間添加一層用來平衡應力的內(nèi)介電層。此外，同時也改善了閘極與閘極之間，以及閘極與上電極層之間的隔離效果，從而減少了縫隙的形成。
文檔編號H01L21/8244GK1581469SQ0315485
公開日2005年2月16日 申請日期2003年8月15日 優(yōu)先權日2003年8月15日
發(fā)明者涂國基 申請人:臺灣積體電路制造股份有限公司