專利名稱：半導(dǎo)體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體器件，特別是涉及具有具備溝和埋入到溝內(nèi)的絕緣膜的元件隔離區(qū)的半導(dǎo)體器件。
背景技術(shù)：
在MOS晶體管的柵極電極側(cè)壁上形成有將成為側(cè)壁的絕緣膜，向其兩端注入雜質(zhì)形成源極或漏極區(qū)。在源極或漏極區(qū)中，在硅襯底中，大多會(huì)發(fā)生晶體缺陷，作為防止該結(jié)晶缺陷的方法，在特開平08-97210號(hào)公報(bào)中，公開了如圖8所示在柵極電極的側(cè)面和要成為側(cè)壁的硅氮化物膜及其下邊的襯底之間存在著氧化膜的構(gòu)成。
此外，可以進(jìn)行數(shù)據(jù)的電寫入和電擦除的非易失性半導(dǎo)體存儲(chǔ)裝置，由于例如可以在保持已組裝到布線基板上邊的原狀不變的狀態(tài)下進(jìn)行數(shù)據(jù)的改寫，便于使用，所以可以范圍廣闊地在那些需要存儲(chǔ)器的各種產(chǎn)品中使用。
特別是一攬子電擦除型EEPROM(電可擦可編程只讀存儲(chǔ)器；以下叫做閃速存儲(chǔ)器)，具有一攬子地電擦除存儲(chǔ)器陣列一定范圍(存儲(chǔ)器陣列的所有存儲(chǔ)單元或規(guī)定的存儲(chǔ)單元群)的數(shù)據(jù)的功能。此外，閃速存儲(chǔ)器由于是單晶體管疊層?xùn)艠O構(gòu)造，故對(duì)推動(dòng)單元小型化和向高集成化邁進(jìn)的期待也大。
單晶體管疊層?xùn)艠O構(gòu)造的1個(gè)非易失性存儲(chǔ)單元(以下，簡(jiǎn)稱為存儲(chǔ)單元)基本上用1個(gè)2層?xùn)艠O場(chǎng)效應(yīng)晶體管(金屬絕緣體半導(dǎo)體場(chǎng)效應(yīng)晶體管；以下叫做MISFET)構(gòu)成。該2層?xùn)艠OMISFET，可采用在半導(dǎo)體襯底上邊通過隧道絕緣膜設(shè)置浮置柵極電極，再在其上邊通過層間膜疊層控制柵極電極的辦法形成。數(shù)據(jù)的存儲(chǔ)，可采用向上述浮置柵極電極注入電子，或從浮置柵極電極上抽出電子的辦法進(jìn)行。
至于閃速存儲(chǔ)器，已公開了具有在半導(dǎo)體襯底上行列狀配置的多個(gè)存儲(chǔ)單元，在各列中上述多個(gè)存儲(chǔ)單元的源極·漏極區(qū)彼此并聯(lián)連接，在各行中字線進(jìn)行延伸的存儲(chǔ)器陣列構(gòu)成的并聯(lián)型閃速存儲(chǔ)器的構(gòu)造及其使用方法(例如，參看專利文獻(xiàn)1特開平08-97210號(hào)公報(bào))。這種閃速存儲(chǔ)器，作為‘AND型閃速存儲(chǔ)器’的名稱，也是人們所熟知的。
此處，將專利文獻(xiàn)1和專利文獻(xiàn)2(特開平08-279566號(hào)公報(bào))的內(nèi)容引入作為參考。
但是，本發(fā)明人發(fā)現(xiàn)若使用上述眾所周知的構(gòu)造，則不能充分地抑制在含有源極和漏極區(qū)等的有源區(qū)域的襯底上發(fā)生的晶體缺陷。
這是因?yàn)榫w缺陷的產(chǎn)生并不僅僅決定于柵極電極的應(yīng)力，來自其它元件隔離區(qū)的應(yīng)力或基于已注入的雜質(zhì)的原因也會(huì)產(chǎn)生不能忽視的顯著影響。
此外，本發(fā)明人還發(fā)現(xiàn)在開發(fā)具有上述AND型閃速存儲(chǔ)器的半導(dǎo)體集成電路器件時(shí)存在著以下一些問題。就是說，顯然的是隨著閃速存儲(chǔ)器的高集成化存儲(chǔ)單元雖然被微細(xì)化，但是，同時(shí)在襯底上發(fā)生的晶體缺陷將增加，存儲(chǔ)單元的結(jié)漏電流增大，因而將產(chǎn)生存儲(chǔ)器讀出不合格或數(shù)據(jù)破壞模式等的不合格。
該晶體缺陷，雖然起因于在例如已注入進(jìn)雜質(zhì)的區(qū)域中產(chǎn)生的應(yīng)力、在柵極電極或元件隔離部分的形成過程中產(chǎn)生的應(yīng)力等，但是特別是在用淺溝隔離(以下，叫做STI)構(gòu)成元件隔離部分的情況下，估計(jì)在襯底上會(huì)產(chǎn)生許多的晶體缺陷。
STI可以采用例如在襯底上形成了淺溝之后，向該溝內(nèi)埋入絕緣膜，再使其表面平坦化的辦法形成。但是，在形成了STI后進(jìn)行的800℃以上的熱處理工序中，在溝的側(cè)壁上會(huì)產(chǎn)生因氧化膜的生長(zhǎng)而形成的體積膨脹，該體積膨脹受埋入到溝內(nèi)部的絕緣膜束縛，在襯底上產(chǎn)生將成為晶體缺陷原因的壓縮應(yīng)力。
該壓縮應(yīng)力，由于易于集中于有源區(qū)域的寬度相對(duì)窄、圖形密度相對(duì)高的地方，故在閃速存儲(chǔ)器的情況下，在有源區(qū)域的相對(duì)寬的區(qū)域，例如有源區(qū)域的寬度比外圍電路區(qū)域相對(duì)窄的存儲(chǔ)器陣列中，晶體缺陷就產(chǎn)生得多，從而產(chǎn)生存儲(chǔ)單元的結(jié)漏電流。

發(fā)明內(nèi)容
于是，本發(fā)明的第1目的在于提供可以有效地抑制在襯底上產(chǎn)生的晶體缺陷的性能良好的半導(dǎo)體器件和制造方法。
本發(fā)明的第2目的在于提供可以抑制在閃速存儲(chǔ)器中在襯底上產(chǎn)生的晶體缺陷，提高存儲(chǔ)單元的結(jié)漏電流的裕度的技術(shù)。
為了實(shí)現(xiàn)上述目的，本發(fā)明的做法是使得元件隔離區(qū)中的埋入氧化膜凹陷進(jìn)去。借助于此，就可以抑制襯底的晶體缺陷的產(chǎn)生。具體地說，可以具有以下的構(gòu)成。
本發(fā)明的發(fā)明者，對(duì)在襯底上形成有元件隔離區(qū)，在元件隔離區(qū)上形成了柵極構(gòu)造而且在已用高濃度向硅襯底中注入進(jìn)砷或磷等的雜質(zhì)的情況下，易于產(chǎn)生晶體缺陷的現(xiàn)象進(jìn)行了研究。其結(jié)果是查清了這樣的情況當(dāng)向襯底中注入進(jìn)雜質(zhì)后，在已注入進(jìn)雜質(zhì)的區(qū)域(雜質(zhì)形成區(qū)域)上就會(huì)產(chǎn)生高的應(yīng)力(雜質(zhì)誘生應(yīng)力)，該雜質(zhì)誘生應(yīng)力由于受在柵極構(gòu)造或元件隔離形成過程中產(chǎn)生的應(yīng)力(STI應(yīng)力)的束縛而產(chǎn)生晶體缺陷。根據(jù)這一點(diǎn)，發(fā)現(xiàn)可以采用減小STI應(yīng)力使得不束縛該雜質(zhì)應(yīng)力的辦法，來抑制晶體缺陷。
或者，元件隔離區(qū)是這樣的隔離區(qū)在硅襯底上邊形成溝，例如，埋入埋入氧化膜。在晶體管的形成過程中，存在著許多硅襯底氧化工序。由于將成為氧化反應(yīng)物的氧也將通過埋入氧化膜進(jìn)行擴(kuò)散，故在溝側(cè)壁上，也會(huì)生長(zhǎng)氧化膜。在從Si變化成SiO2時(shí)，將產(chǎn)生2倍的體積膨脹。由于該體積膨脹受已埋入的氧化膜束縛，故在硅襯底中就會(huì)產(chǎn)生高的壓縮應(yīng)力。為此，為了減小該壓縮應(yīng)力，就要使已埋入的埋入氧化膜從硅襯底表面凹陷進(jìn)去。借助于此，采用減小氧化所伴隨的應(yīng)力的辦法的就可以抑制晶體缺陷。
此外，具體地說，可以采用如下的形態(tài)。
(1)、其特征在于包括半導(dǎo)體襯底，具有上述半導(dǎo)體襯底上形成的溝和埋入到上述溝內(nèi)的埋入絕緣膜的元件隔離區(qū)，和與上述元件隔離區(qū)相鄰接且形成有柵極絕緣膜和柵極絕緣膜上邊的柵極電極的有源區(qū)域，上述柵極電極的至少一部分位于上述元件隔離區(qū)上邊，且存在有上述柵極電極的第1元件隔離區(qū)的上述埋入絕緣膜的上側(cè)的第1端面，位于比不存在上述柵極電極膜的第2元件隔離區(qū)的上述埋入絕緣膜的第2端面更往上邊的區(qū)域。
不存在上述柵極電極的第2元件隔離區(qū)，例如，可以是位于上述第1元件隔離區(qū)周圍的區(qū)域。作為上述第2元件隔離區(qū)測(cè)定的上述絕緣膜的端面，可以在距元件隔離區(qū)的溝一側(cè)端部?jī)H僅離開溝深的量的測(cè)定區(qū)域中測(cè)量。如果，在難于規(guī)定上述測(cè)定區(qū)域的情況下，也可以在含有被有源區(qū)域挾持著的元件隔離區(qū)的中央的區(qū)域中進(jìn)行測(cè)量(例如，在元件隔離區(qū)的襯底一側(cè)端部上已形成了比元件隔離區(qū)更低的低下部分的情況下，則可以定為避開該部分的區(qū)域)。
另外，例如，上述第1界面，是在上述埋入絕緣膜的界面之內(nèi)，與位于其上邊的柵極電極相對(duì)區(qū)域的界面。此外，例如，上述第2界面，是在上述埋入絕緣膜的界面之內(nèi)與在其上邊形成的層間絕緣膜相對(duì)區(qū)域的界面。
(2)、在(1)中，第1端面和第2端面之差比上述柵極絕緣膜的厚度還大。結(jié)果變成為在形成柵極電極的過程中，要形成在不使用本發(fā)明的情況下有可能形成的臺(tái)階量更大的臺(tái)階。作為一個(gè)例子，在這里定為柵極絕緣膜的厚度。
(3)、在(1)中，在上述有源區(qū)域中具有已與上述柵極電極對(duì)應(yīng)地注入了雜質(zhì)的雜質(zhì)區(qū)域，第1端面和第2端面之差比從上述雜質(zhì)區(qū)域中的襯底表面到雜質(zhì)濃度變成為最高的深度為止的距離還大。
(4)、在(1)中，第1界面和第2界面之差大于40nm。或者，小于200nm。更為理想的是處于該范圍內(nèi)。
(5)、被形成為使得元件隔離區(qū)的埋入絕緣膜界面比半導(dǎo)體襯底更低。例如，具備半導(dǎo)體襯底；具有在上述半導(dǎo)體襯底上邊形成有柵極電極的有源區(qū)域；具有在上述半導(dǎo)體襯底上形成的溝和埋入到該溝內(nèi)的埋入絕緣膜的元件隔離區(qū)，上述埋入絕緣膜的界面，在比已形成了上述柵極電極的半導(dǎo)體襯底表面更低的位置上形成。
此外，更為理想的是含有在上述(1)中所述的構(gòu)成。
另外，所謂上述埋入絕緣膜的界面，可以在距上述溝底部最遠(yuǎn)的界面處進(jìn)行測(cè)量。例如，是上述埋入絕緣膜的最上邊的端部?；蛘?，也可以在從上述埋入絕緣膜的元件隔離區(qū)的溝一側(cè)端部?jī)H僅離開溝深的量的測(cè)定區(qū)域上進(jìn)行測(cè)量。如果，在難于規(guī)定上述測(cè)定區(qū)域的情況下，也可以在含有被有源區(qū)域挾持著的元件隔離區(qū)的中央的區(qū)域中進(jìn)行測(cè)量。
(6)、在(5)中，在上述有源區(qū)域中具有已與上述柵極電極對(duì)應(yīng)地注入了雜質(zhì)的雜質(zhì)區(qū)域，第1端面和第2端面之差，比從上述雜質(zhì)區(qū)域中的襯底表面到雜質(zhì)濃度變成為最高的深度為止的距離還大。
(7)、具備半導(dǎo)體襯底；上述元件隔離區(qū)；上述柵極絕緣膜；上述有源區(qū)域和上述元件隔離區(qū)；具有位于比已淀積到上述有源區(qū)域上的上述柵極電極還往上邊的上端面的層間絕緣膜，其特征在于上述柵極電極的一部分位于上述元件隔離區(qū)上，要淀積到位于上述柵極電極的周圍的上述元件隔離區(qū)上的上述層間絕緣膜的一部分，在溝底面一側(cè)，用位于上述柵極電極的下邊的上述元件隔離區(qū)的上述埋入絕緣膜的上表面形成。
作為更為具體的例子，在有源區(qū)域上邊和元件隔離區(qū)上邊的一部分上具備柵極電極膜和柵極絕緣膜，該元件隔離區(qū)的埋入氧化膜和該絕緣膜之間的界面，從半導(dǎo)體襯底表面凹陷了進(jìn)去，此外，還從處于元件隔離區(qū)上邊的柵極絕緣膜和埋入氧化膜之間的界面凹陷了進(jìn)去?；蛘?，元件隔離區(qū)的埋入氧化膜與該絕緣膜之間的界面從處于元件隔離區(qū)上邊的柵極電極膜和埋入氧化膜之間的界面凹陷了進(jìn)去，此外，還從半導(dǎo)體襯底表面凹陷進(jìn)雜質(zhì)的形成深度以上。
(8)、在(1)到(7)中，埋入氧化膜具有使用高密度(1×1010到1×1012個(gè)/cm3)的等離子體制作的HDP膜。
(9)、具備具有位于比已淀積到元件隔離區(qū)和有源區(qū)域上的柵極電極還往上邊的上端面的層間絕緣膜，其特征在于上述柵極電極的一部分，位于上述元件隔離區(qū)上，具有其構(gòu)成如下的區(qū)域在上述元件隔離區(qū)的上述埋入絕緣膜與淀積到上述埋入絕緣膜的上邊的膜相對(duì)的界面之內(nèi)，存在有上述柵極電極的第1元件隔離區(qū)的第1界面，在比位于上述第1元件隔離區(qū)周圍的第2元件隔離區(qū)的第2界面還高的位置上形成，配置上述柵極電極的區(qū)域的上述半導(dǎo)體襯底表面位于上述第1界面和第2界面之間。
(10)、具有如下工序在半導(dǎo)體襯底上形成溝，向上述溝內(nèi)埋入導(dǎo)電性比上述襯底還低的埋入絕緣膜，形成元件隔離區(qū)和與元件隔離區(qū)相鄰的有源區(qū)域的工序；向上述半導(dǎo)體襯底上淀積柵極絕緣膜和柵極電極膜并在其上邊淀積絕緣膜，進(jìn)行圖形化以形成柵極電極的工序；除去上述元件隔離區(qū)的上述埋入絕緣膜的一部分，在上述埋入絕緣膜的表面上，形成存在有上述柵極電極的第1區(qū)域，和在上述第1區(qū)域的周圍形成且比上述第1區(qū)域還低的第2區(qū)域的工序。
(11)、在(10)中，上述第2區(qū)域的上述埋入絕緣膜，被除去的厚度大于上述絕緣膜的厚度。
(12)、在(10)中，上述第2區(qū)域的上述埋入絕緣膜，被除去的厚度大于40nm小于200nm。
(13)、具有如下工序在半導(dǎo)體襯底上形成溝，向上述溝內(nèi)埋入導(dǎo)電性比上述襯底還低的埋入絕緣膜，形成元件隔離區(qū)和與上述元件隔離區(qū)相鄰的有源區(qū)域的工序；向上述半導(dǎo)體襯底上淀積柵極絕緣膜和柵極電極膜以及在其上邊淀積絕緣膜，使之圖形化以形成柵極電極的工序；向半導(dǎo)體襯底上邊涂敷光刻膠，使之圖形化以在上述元件隔離區(qū)上，在存在有上述柵極電極的第1區(qū)域上剩下光刻膠，除去不存在上述柵極電極的第2區(qū)域的光刻膠，除去上述第2區(qū)域的上述埋入絕緣膜的一部分的工序；在上述半導(dǎo)體襯底表面上形成熱氧化膜，使雜質(zhì)通過上述熱氧化膜向上述半導(dǎo)體襯底上注入，進(jìn)行退火以形成雜質(zhì)區(qū)域的工序；向上述半導(dǎo)體襯底上淀積導(dǎo)電性比半導(dǎo)體襯底還低的絕緣膜的工序；在上述所淀積的絕緣膜的上述雜質(zhì)區(qū)域的位置上開孔，形成接觸孔的工序；向上述接觸孔內(nèi)埋入導(dǎo)電性比硅高的導(dǎo)電性材料以形成栓塞的工序。
(14)、在(13)中，上述第2區(qū)域的上述埋入絕緣膜，被除去的深度大于從上述雜質(zhì)區(qū)域的襯底到上述雜質(zhì)將變成為最高濃度的深度。
(15)、具有如下的工序(1)在半導(dǎo)體襯底上形成溝，向溝內(nèi)埋入埋入氧化膜，形成元件隔離區(qū)和用元件隔離區(qū)進(jìn)行電隔離的有源區(qū)域的工序；(2)向半導(dǎo)體襯底上淀積柵極氧化膜、柵極電極膜和絕緣膜，進(jìn)行圖形化以形成柵極電極的工序；(3)向上述半導(dǎo)體襯底上邊涂敷光刻膠，使上述光刻膠圖形化，除去元件隔離區(qū)中的氧化膜的一部分的工序；(4)使上述半導(dǎo)體襯底表面熱氧化以形成熱氧化膜，從上述熱氧化膜的上邊向上述半導(dǎo)體襯底內(nèi)注入雜質(zhì)，使之退火形成雜質(zhì)區(qū)域的工序；(5)向上述元件隔離區(qū)和有源區(qū)域的上邊淀積層間絕緣膜的工序；(6)在上述層間絕緣膜上開孔，形成接觸孔的工序；(7)向上述接觸孔內(nèi)埋入導(dǎo)電性材料，形成電連到上述雜質(zhì)區(qū)域上的栓塞的工序；(8)在上述層間絕緣膜上邊，形成電連到上述栓塞上的布線層的工序。
(17)、此外，本發(fā)明涉及半導(dǎo)體集成電路器件及其制造技術(shù)，特別是涉及提供適合于高集成化的非易失性半導(dǎo)體存儲(chǔ)裝置和對(duì)制造方法用之有效的技術(shù)。
為了實(shí)現(xiàn)上述目的，例如，就要相對(duì)地加大存儲(chǔ)器陣列中的元件隔離部分的凹槽量，相對(duì)地減小或使外圍電路區(qū)域中的元件隔離部分的凹槽量變成為0。借助于此，就可以在閃速存儲(chǔ)器中抑制在襯底上發(fā)生的晶體缺陷，提高存儲(chǔ)單元的結(jié)漏電流的裕度。
具體地說，可以具有異化的構(gòu)成。
具有在襯底的將成為存儲(chǔ)器陣列的元件隔離部分的區(qū)域上形成第1溝，在襯底的將成為元件隔離部分的區(qū)域上形成第2溝的工序；在向襯底上邊淀積上絕緣膜后，使絕緣膜平坦化并向第1和第2溝的內(nèi)部埋入絕緣膜的工序；在用光刻膠圖形把外圍電路區(qū)域被覆起來后，刻蝕已埋入到第1溝的內(nèi)部的絕緣膜，使已埋入到第1溝的內(nèi)部的絕緣膜的上表面比已埋入到第2溝的內(nèi)部的絕緣膜的上表面凹陷得更深，在存儲(chǔ)器陣列上形成凹槽量相對(duì)地大的元件隔離部分，在外圍電路區(qū)域上形成凹槽量為0或相對(duì)地小的元件隔離部分的工序。
如上所述，采用可以相對(duì)地加大有源區(qū)域的相對(duì)窄的存儲(chǔ)器陣列的元件隔離部分的凹槽量的辦法減小元件隔離部分在襯底產(chǎn)生的應(yīng)力，故可以抑制在襯底上產(chǎn)生的晶體缺陷，可以提高存儲(chǔ)單元的結(jié)漏電流的裕度。


圖1A-1H是本發(fā)明的一個(gè)實(shí)施例的柵極構(gòu)造的制造工序的模式圖。
圖2是對(duì)本發(fā)明的一個(gè)實(shí)施例進(jìn)行補(bǔ)充的模式圖。
圖3是對(duì)本發(fā)明的一個(gè)實(shí)施例進(jìn)行補(bǔ)充的模式圖，示出了雜質(zhì)注入后的硅襯底的隆起。
圖4是對(duì)本發(fā)明的一個(gè)實(shí)施例進(jìn)行補(bǔ)充的模式圖，示出了元件隔離應(yīng)力的發(fā)生機(jī)理。
圖5是對(duì)本發(fā)明的一個(gè)實(shí)施例進(jìn)行補(bǔ)充的模式圖，示出了在硅襯底表面上產(chǎn)生的應(yīng)力對(duì)埋入氧化膜凹陷量的依賴性。
圖6是對(duì)本發(fā)明的一個(gè)實(shí)施例進(jìn)行補(bǔ)充的模式圖，示出了根據(jù)實(shí)施例進(jìn)行試制的結(jié)果。
圖7是對(duì)本發(fā)明的一個(gè)實(shí)施例進(jìn)行補(bǔ)充的模式圖，示出了另一形態(tài)的一個(gè)例子。
圖8是對(duì)本發(fā)明的一個(gè)實(shí)施例進(jìn)行補(bǔ)充的模式圖。示出了另一形態(tài)的一個(gè)例子。
圖9是對(duì)本發(fā)明的一個(gè)實(shí)施例進(jìn)行補(bǔ)充的模式圖。示出了另一形態(tài)的一個(gè)例子。
圖10是對(duì)本發(fā)明的一個(gè)實(shí)施例進(jìn)行補(bǔ)充的模式圖。示出了另一形態(tài)的一個(gè)例子。
圖11A-11D是對(duì)本發(fā)明的一個(gè)實(shí)施例進(jìn)行補(bǔ)充的模式圖。示出了另一形態(tài)的一個(gè)例子。
圖12A-12D是對(duì)本發(fā)明的一個(gè)實(shí)施例進(jìn)行補(bǔ)充的模式圖。示出了另一形態(tài)的一個(gè)例子。
圖13A-13D是對(duì)本發(fā)明的一個(gè)實(shí)施例進(jìn)行補(bǔ)充的模式圖。示出了另一形態(tài)的一個(gè)例子。
圖14A-14C是對(duì)本發(fā)明的一個(gè)實(shí)施例進(jìn)行補(bǔ)充的模式圖。示出了另一形態(tài)的一個(gè)例子。
圖15A-15C是對(duì)本發(fā)明的一個(gè)實(shí)施例進(jìn)行補(bǔ)充的模式圖。示出了另一形態(tài)的一個(gè)例子。
圖16A、16B是對(duì)本發(fā)明的一個(gè)實(shí)施例進(jìn)行補(bǔ)充的模式圖。示出了另一形態(tài)的一個(gè)例子。
圖17是作為本發(fā)明的實(shí)施例3的閃速存儲(chǔ)器的塊構(gòu)成的說明圖。
圖18是含于圖17的閃速存儲(chǔ)器中的存儲(chǔ)器陣列的一個(gè)例子的部分電路圖。
圖19是圖17的存儲(chǔ)器陣列的主要部分平面圖。
圖20是與圖19同一平面區(qū)域，而且是比圖3更往上層的布局層的主要部分平面圖。
圖21A是圖19的A-A線的存儲(chǔ)器陣列的主要部分剖面圖。
圖21B是外圍電路區(qū)域的主要部分剖面圖。
圖22是圖19的B-B線的存儲(chǔ)器陣列的主要部分剖面圖。
圖23是圖17的閃速存儲(chǔ)器的制造工序中的主要部分平面圖。
圖24是與圖23同一工序時(shí)的閃速存儲(chǔ)器的主要部分剖面圖。
圖25是接在圖23、圖24后邊的閃速存儲(chǔ)器制造工序中的與圖24同一地方的主要部分剖面圖。
圖26是接在圖25后邊的閃速存儲(chǔ)器制造工序中的與圖23同一地方的主要部分平面圖。
圖27是與圖26同一工序時(shí)的閃速存儲(chǔ)器的與圖24同一地方的主要部分剖面圖。
圖28是接在圖26、圖27后邊的閃速存儲(chǔ)器制造工序中的與圖24同一地方的主要部分剖面圖。
圖29是接在圖28后邊的閃速存儲(chǔ)器制造工序中的與圖23同一地方的主要部分平面圖。
圖30是與圖29同一工序時(shí)的閃速存儲(chǔ)器的與圖24同一地方的主要部分剖面圖。
圖31是接在圖29、圖30后邊的閃速存儲(chǔ)器制造工序中的與圖23同一地方的主要部分平面圖。
圖32是與圖31同一工序時(shí)的閃速存儲(chǔ)器的與圖24同一地方的主要部分剖面圖。
圖33是接在圖31、圖32后邊的閃速存儲(chǔ)器制造工序中的與圖23同一地方的主要部分平面圖。
圖34是與圖33同一工序時(shí)的閃速存儲(chǔ)器的與圖24同一地方的主要部分剖面圖。
圖35是接在圖33、圖34后邊的閃速存儲(chǔ)器制造工序中的與圖24同一地方的主要部分剖面圖。
圖36是接在圖35后邊的閃速存儲(chǔ)器制造工序中的與圖24同一地方的主要部分剖面圖。
圖37是接在圖36后邊的閃速存儲(chǔ)器制造工序中的與圖24同一地方的主要部分剖面圖。
圖38是接在圖37后邊的閃速存儲(chǔ)器制造工序中的與圖23同一地方的主要部分平面圖。
圖39是與圖38同一工序時(shí)的閃速存儲(chǔ)器的與圖24同一地方的主要部分剖面圖。
圖40是接在圖38、圖39后邊的閃速存儲(chǔ)器制造工序中的與圖23同一地方的主要部分平面圖。
圖41是與圖40同一工序時(shí)的閃速存儲(chǔ)器的與圖24同一地方的主要部分剖面圖。
圖42是接在圖40、圖41后邊的閃速存儲(chǔ)器制造工序中的與圖24同一地方的主要部分剖面圖。
具體實(shí)施例方式
以下，對(duì)本發(fā)明的實(shí)施形態(tài)的實(shí)施例進(jìn)行說明。另外，本發(fā)明并不限于以下所述的形態(tài)，也可以變形為得到同樣效果的其它形態(tài)。
用圖1A-1H、圖9、圖10對(duì)作為本發(fā)明的一個(gè)實(shí)施形態(tài)的半導(dǎo)體器件的制造工序進(jìn)行說明。圖9是平面布局圖，圖1A-1H是圖9的A-A’處的剖面圖，圖10是B-B’處的埋入氧化膜凹陷形成后的剖面圖。
(1)在硅襯底100上形成淺溝，以1000℃前后的溫度使其溝內(nèi)熱氧化形成5到30nm的熱氧化膜102。然后，向溝內(nèi)埋入埋入氧化膜。例如，埋入用CVD或?yàn)R射法形成的氧化硅等的埋入氧化膜103。例如，該溝的形成方法也可以用以下所示的方法構(gòu)成。在向硅襯底100上邊淀積上襯墊氧化膜和硅氮化物膜后使之圖形化，然后，以硅氮化膜為掩模用干法刻蝕法在硅襯底上邊形成200到400nm的溝。
然后，理想的是進(jìn)行埋入氧化膜的致密化。例如，在稀釋氧化氣氛中或氮?dú)鈿夥罩?，?shí)施1000℃到1150℃、1到2小時(shí)的退火。然后，用CMP法等平坦化后除去硅襯底上邊多余的埋入氧化膜103，形成元件隔離區(qū)(STI區(qū)域)119(圖1A)。元件隔離區(qū)以外將變成為有源區(qū)域118。
(2)在900℃、氧氣氣氛中對(duì)硅襯底100表面實(shí)施熱處理，形成約10nm的犧牲氧化膜125，以該膜為緩沖層用濃度1E13(個(gè)/cm2)左右注入硼或磷等的雜質(zhì)，形成阱層105。然后，用稀釋后的HF除去上述熱氧化膜，向襯底上邊依次淀積柵極氧化膜106、多晶硅膜107、鎢膜108、硅氮化物膜109并使之圖形化以形成柵極電極(圖1B)。這時(shí)，也可以完全不除去柵極氧化膜106。
(3)然后，淀積光刻膠104，用使柵極電極圖形化后的掩模，在柵極電極上邊保留光刻膠。這時(shí)要作成為使得圖形化的光刻膠尺寸變成為稍微大于掩模尺寸，以便用光刻膠把全部柵極電極被覆起來。
上述掩模由于不除去柵極端部下邊的柵極氧化膜106，故要使用的掩模也可以是在形成工序(1)的淺溝時(shí)使用的掩模。此外，只要是滿足本目的的方法，也可以使用別的方法(圖1C)。此外，即便是除去柵極端部下邊的柵極氧化膜106，只要是電學(xué)特性不降低的產(chǎn)品，也可以使圖形化后的光刻膠尺寸變成為不比掩模尺寸大?？梢宰鞒蔀榕c掩模尺寸對(duì)應(yīng)的光刻膠尺寸。
(4)用干法刻蝕使埋入氧化膜103從硅襯底100的表面凹陷進(jìn)去(圖1D)。由于柵極電極變成為掩模，故柵極電極下邊的埋入氧化膜不會(huì)被除去，而其它區(qū)域的埋入氧化膜則被除去規(guī)定的厚度，在柵極電極端部附近將形成凹陷進(jìn)去的臺(tái)階126(參看圖10)。這樣一來，倘同時(shí)觀看圖1D和圖10就會(huì)明白，結(jié)果就變成為在柵極電極向元件隔離區(qū)伸出來的部分的周圍區(qū)域(元件隔離區(qū))的表面(要形成元件隔離區(qū)的埋入絕緣膜上和要淀積到其上邊的層之間的界面)，對(duì)于柵極電極下邊的埋入膜形成臺(tái)階(圖10)，對(duì)于襯底也形成臺(tái)階(圖1D)。
(5)然后，在900℃、在氧氣氣氛中進(jìn)行熱處理以在硅襯底表面上形成厚度3到10nm的熱氧化膜A110，以該膜為緩沖層向硅襯底100內(nèi)以1E13(個(gè)/cm2)左右注入硼(在PMOS的情況下)或砷(在NMOS的情況下)，形成低濃度層111(圖1E)。在本實(shí)施例中，在工序(8)中，為了進(jìn)行來自硅襯底100的電極引出，雖然使將成為電極栓塞的多晶硅115直接淀積到接觸區(qū)域120上使之進(jìn)行接觸，但是，在需要使這時(shí)的接觸電阻低電阻化的情況下，理想的是在圖1F工序的硅氮化物膜A112圖形化后再形成硅化物膜，上述硅化物膜例如是CoSi2、TiSi2、NiSi2等。
另外，在本實(shí)施例中，雖然講述的是形成熱氧化膜A110向硅襯底內(nèi)導(dǎo)入硼或砷等的雜質(zhì)(摻雜元素)的形態(tài)，但是從使工藝效率化的觀點(diǎn)看，也可以作成為使硅襯底暴露向其中導(dǎo)入雜質(zhì)而不實(shí)施形成上述熱氧化膜A110的工序。
(6)然后，在淀積上將成為絕緣膜的硅氮化物膜A112之后，使之圖形化，向已露出來的硅襯底100內(nèi)以5E14到3E15(個(gè)/cm2)左右注入硼(在PMOS的情況下)或砷(在NMOS的情況下)。然后，例如在1000℃下實(shí)施短時(shí)間的燈退火，形成高濃度層114。
為了用化學(xué)氣相淀積法形成所謂的層間絕緣膜，向整個(gè)襯底表面上淀積氧化膜A113，用CMP法等使氧化膜113平坦化(圖1F)。在這里，所謂絕緣膜，指的是在柵極電極形成后要淀積到埋入氧化膜103上邊的膜。此外，是導(dǎo)電性比上述半導(dǎo)體襯底低的膜。
(7)用各向異性干法刻蝕，部分地除去氧化膜A113，形成接觸區(qū)域120(圖1G)。
(8)為了引出來自硅襯底100的電極，向接觸區(qū)域120上淀積將成為電極栓塞的多晶硅115，完成晶體管(圖1H)。此外，根據(jù)需要，還要在作為上述層間絕緣膜的氧化膜A113的上邊的層上，形成連接到上述栓塞上的布線層。另外，電極栓塞由于只要電阻低即可，故也可以是別的金屬，例如，鎢等。
對(duì)其次的本發(fā)明的作用效果進(jìn)行說明。圖2示出了在省略作為本實(shí)施例的(3)、(4)工序進(jìn)行制造的情況下的柵極端部附近(圖1H的c)的TEM象。由圖2可知，從硅氮化物端部附近產(chǎn)生晶體缺陷，進(jìn)而摻入了雜質(zhì)的硅襯底表面，已經(jīng)向上隆起。根據(jù)該隆起，可以認(rèn)為在已注入了雜質(zhì)的區(qū)域上產(chǎn)生了高的應(yīng)力。采用測(cè)定硅襯底的撓曲量的辦法對(duì)該應(yīng)力(雜質(zhì)誘生應(yīng)力)進(jìn)行評(píng)價(jià)，其結(jié)果如圖3所示，可知在雜質(zhì)注入后，一直到注入量5E14個(gè)/cm2為止產(chǎn)生-350MPa左右的壓縮應(yīng)力，隨著濃度增加到3E15個(gè)/cm2，應(yīng)力會(huì)增加到-500MPa。這被認(rèn)為是因?yàn)楫?dāng)向硅襯底內(nèi)注入雜質(zhì)后，所注入的原子存在于硅原子的晶格間位置上，故在注入后的區(qū)域內(nèi)就會(huì)產(chǎn)生高的應(yīng)力的緣故。此外，在注入后的熱處理后，該隆起的雜質(zhì)原子與硅原子進(jìn)行置換，剩余的原子將進(jìn)一步隆起所注入進(jìn)的雜質(zhì)那么大的量。
晶體缺陷，大多在注入了雜質(zhì)的區(qū)域附近存在著元件隔離區(qū)(STI區(qū)域)的情況下出現(xiàn)。該STI構(gòu)造是先在硅襯底上形成溝，然后埋入埋入氧化膜，與現(xiàn)有的LOCOS構(gòu)造比，由于可以確保掩模尺寸那樣的有源區(qū)域?qū)挾?，故理想的是?.25微米工藝以后再使用。但是，該STI構(gòu)造，存在著在硅襯底中產(chǎn)生高的壓縮應(yīng)力，產(chǎn)生晶體缺陷的可能性。STI構(gòu)造的應(yīng)力產(chǎn)生機(jī)理如下(參看圖4)。圖4模式性地示出了與具有埋入氧化膜103和熱氧化膜102的SGI區(qū)域相鄰接的有源區(qū)域的硅襯底部分的狀態(tài)。在晶體管在形成過程中，由于存在著許多硅襯底氧化工序，作為氧化反應(yīng)物的氧也將通過溝內(nèi)部的埋入氧化膜103進(jìn)行擴(kuò)散，故在溝側(cè)壁上也會(huì)生長(zhǎng)氧化膜。在從Si變化成SiO2時(shí)，將產(chǎn)生2倍的體積膨脹。由于該體積膨脹受已埋入的氧化膜103束縛，故在硅襯底中就會(huì)產(chǎn)生高的壓縮應(yīng)力(STI應(yīng)力)。
晶體缺陷的雜質(zhì)誘生應(yīng)力，被認(rèn)為是歸因于該應(yīng)力受到大的束縛而產(chǎn)生的。即，為了防止晶體缺陷，可以說關(guān)鍵在于第1如何解除雜質(zhì)誘生應(yīng)力，第2如何減小束縛雜質(zhì)應(yīng)力的STI應(yīng)力。
人們認(rèn)為采用使STI區(qū)域的埋入氧化膜從硅襯底凹陷進(jìn)去的辦法，就可以使溝的側(cè)壁(圖5的A部分)變成為自由面，就可以解除雜質(zhì)誘生應(yīng)力減小STI應(yīng)力。圖5對(duì)在形成了STI構(gòu)造后注入雜質(zhì)，在硅襯底表面上產(chǎn)生的應(yīng)力和埋入氧化膜凹陷量的依賴性進(jìn)行了解析。解析是在有源區(qū)域?qū)挾?.5微米，STI的溝寬為0.3微米，溝深為0.35微米，雜質(zhì)注入深度40nm的條件下進(jìn)行的。圖中橫軸是埋入氧化膜的凹陷量(圖5的B)，縱軸是在硅襯底表面上產(chǎn)生的應(yīng)力。在硅襯底表面上產(chǎn)生的應(yīng)力，在埋入氧化膜的凹陷量處于雜質(zhì)注入?yún)^(qū)域內(nèi)(雜質(zhì)注入深度不足40nm)的情況下，雖然減小得不那么大，但是，當(dāng)超過了雜質(zhì)注入深度時(shí)，則將急劇地減小，在溝深的一半左右以后就變成為大體上恒定的應(yīng)力值，可知采用STI的埋入氧化膜凹陷進(jìn)去的辦法，就可以減小在硅襯底表面上產(chǎn)生的應(yīng)力。圖6示出了以本結(jié)果為基礎(chǔ)試制晶體管的結(jié)果。圖6示出了與圖2對(duì)應(yīng)的場(chǎng)所。圖6是根據(jù)本實(shí)施例試制晶體管，使埋入氧化膜凹陷50nm的結(jié)果?？芍串a(chǎn)生在圖2中產(chǎn)生的晶體缺陷，本方法是有效的。
如上所述，由于可以采用使STI區(qū)域的埋入氧化膜從硅襯底凹陷進(jìn)去的辦法，解除雜質(zhì)誘生應(yīng)力，此外，還可以減小束縛雜質(zhì)應(yīng)力的STI應(yīng)力，故可以對(duì)防止晶體缺陷作出貢獻(xiàn)。
在本實(shí)施例中，在工序(8)中，為了進(jìn)行來自硅襯底100的電極引出，雖然使將成為電極栓塞的多晶硅115直接淀積到接觸區(qū)域120上使之進(jìn)行接觸，但是，在需要使這時(shí)的接觸電阻低電阻化的情況下，理想的是在圖1F工序的硅氮化物膜A112圖形化后再形成硅化物膜，上述硅化物膜，例如是CoSi2、TiSi2、NiSi2等。
此外，如圖5所示，從減小應(yīng)力的觀點(diǎn)來看使埋入氧化膜的凹陷量變成為雜質(zhì)注入深度以上是理想的。這里所說的雜質(zhì)注入深度，是使雜質(zhì)濃度參差的標(biāo)準(zhǔn)偏差σ與從硅襯底表面到硅襯底中的雜質(zhì)峰值濃度位置為止的距離Rp合起來的Rp+σ，是在圖1H的工序C的位置處濃度深度均一部分處的深度。在柵極電極端部或元件隔離區(qū)端部處，由于峰值濃度深度變化大，故可以在被這些區(qū)域夾在中間的峰值濃度深度小的區(qū)域中進(jìn)行測(cè)定。
例如，可以在襯底的側(cè)壁端部(在不具備側(cè)壁的情況下是柵極電極端部)和元件隔離溝端部之間的距離的中間部分(例如，1/2的場(chǎng)所)處進(jìn)行測(cè)定。
另外，這可以用例如能散X射線(EDX)等進(jìn)行測(cè)定。
此外，具體地說，理想的是具備到雜質(zhì)的峰值濃度為止的深度，或者，比較理想的是具備到上述峰值濃度為止的深度的1.5倍，更為理想的是具備2倍深度以上的埋入氧化膜的凹陷量。
或者，根據(jù)圖5，從減小應(yīng)力效果來看，使埋入氧化膜凹陷50nm以上是理想的。另外，把上限定為效果變動(dòng)少、作為穩(wěn)定區(qū)域的200nm以下左右是妥當(dāng)?shù)摹Ｒ驗(yàn)榧幢闶嵌楸冗@更大，也存在著不會(huì)有顯著的效果增加的可能。由于在此后的工序中要向其上邊淀積膜，故即便是從減少臺(tái)階的觀點(diǎn)來看，抑制到該程度以下也是妥當(dāng)?shù)?。另外，上述效果雖然也有減小的可能性，但是考慮到制造上的方便或與雜質(zhì)注入?yún)^(qū)域的關(guān)系，也可以定為使之具有例如40nm以上的埋入氧化膜的凹陷量。
另外，關(guān)于雜質(zhì)峰值濃度研究，如上所述，鑒于已導(dǎo)入到襯底內(nèi)的低濃度的雜質(zhì)的峰值和高濃度的雜質(zhì)的峰值不同的情況，可以根據(jù)高濃度雜質(zhì)的濃度峰值進(jìn)行上述判斷等。
此外，與雜質(zhì)的濃度峰值比，從半導(dǎo)體襯底表面開始隨著變成為深的區(qū)域，所導(dǎo)入的雜質(zhì)濃度變低。元件隔離膜的從半導(dǎo)體襯底表面算起的凹槽量，已預(yù)先定為構(gòu)成阱的雜質(zhì)濃度與注入雜質(zhì)濃度變成為相同的結(jié)面的深度以下，從之后要形成的半導(dǎo)體器件的電學(xué)特性的觀點(diǎn)看是理想的。從采取充分的裕度以穩(wěn)定地抑制特性降低而與匹配誤差無關(guān)的觀點(diǎn)來看，凹槽量預(yù)先定為上述結(jié)面的深度的80％以下的深度是理想的。
在本實(shí)施例中，雖然以光刻膠為掩模借助于干法刻蝕除去元件隔離中的埋入氧化膜，但是，當(dāng)然也可以用別的方法進(jìn)行。
作為別的方法，例如，也可以在圖1B之后進(jìn)行圖1E所述的離子注入，然后再形成元件隔離區(qū)的凹槽。
作為該情況下的工序，雖然基本上可以具有與圖1A-1H同樣的工序，但是，其特征在于不實(shí)施圖1C-1E的工序而代之以實(shí)施以下的工序。
在圖1F之前，要實(shí)施以下的工序(1)、(2)。借助于此，就可以比較容易地在埋入氧化膜103上形成凹陷。
(1)、向硅襯底100內(nèi)以1E13(個(gè)/cm2)左右注入硼(在PMOS的情況下)或砷(在NMOS的情況下)等雜質(zhì)，形成低濃度層111。然后，在淀積上將成為絕緣膜的硅氮化物膜A112后，使之圖形化(圖16A)。
(2)、以硅氮化物膜A112為掩模，用干法刻蝕法使埋入氧化膜103從硅襯底100表面凹陷進(jìn)去，向已露出來的硅襯底100內(nèi)以5E14到3E15(個(gè)/cm2)左右注入硼(在PMOS的情況下)或砷(在NMOS的情況下)，形成高濃度層114(圖16B)。
然后，采用借助于燈泡退火，短時(shí)間維持為大約1000℃，借助于使歸因于注入而變得混亂的結(jié)晶構(gòu)造再結(jié)晶化的辦法，使已形成了上述高濃度層的區(qū)域的襯底表面作為接觸變成為良好的狀態(tài)。
借助于此，由于與使用光刻膠的情況比較可以進(jìn)行自對(duì)準(zhǔn)的定位，故可以減小器件特性的參差。此外，還可應(yīng)用于微細(xì)化圖形。采用省略圖7C的光刻膠形成工序如圖16A、16B所示使刻蝕變成為與圖1對(duì)應(yīng)的情況更長(zhǎng)一點(diǎn)的辦法，就可以有效地形成元件隔離區(qū)的凹槽。
另外，在上述說明中，在圖1B中，在柵極電極的圖形化時(shí)，雖然說明為要除去柵極電極周圍的硅襯底上邊的硅氧化膜，但是，也可以選用除此之外的形態(tài)。
例如，在圖1B中，在柵極電極圖形化時(shí)不除去周圍的硅襯底上邊的熱氧化膜地形成柵極電極。在該側(cè)壁部分上形成硅氮化物膜A112并使之圖形化的工序中，雖然公開的是在柵極電極部分和元件隔離部分之間的硅襯底100露出來的形態(tài)，但是也可以作成為如下所示。
例如，在該柵極電極的側(cè)壁部分上形成側(cè)壁絕緣膜并使之圖形化的工序中，使刻蝕量變得比上述形態(tài)更少，使襯墊氧化膜等的氧化膜在上述區(qū)域的硅襯底100表面上剩下來。借助于此，就可以省略或減少形成圖1E所示的熱氧化膜A110的工序。
另外，在圖1D中雖然使埋入氧化膜從硅襯底表面一樣地凹陷進(jìn)去，但是，不言而喻只要哪怕是在埋入氧化膜的一部分中從硅襯底凹陷進(jìn)去就具有效果?；蛘撸谠纬蓞^(qū)域中，在由被插進(jìn)來的元件隔離層夾在中間的SGI區(qū)域之內(nèi)，要作成為使得過半數(shù)已凹陷進(jìn)去(具體地說，可以配置為使得被元件形成區(qū)域夾在中間的剖面上的元件隔離層的表面的過半數(shù)的區(qū)域已凹陷進(jìn)去)。
作為凹陷的測(cè)定場(chǎng)所，除此之外也可以把埋入絕緣膜的上端部當(dāng)作比較對(duì)象。
圖7作為其它的形態(tài)，示出了已變更為使得在上述制造工序中，在柵極電極形成前，進(jìn)行埋入氧化膜的凹陷形成的情況。如圖7所示，存在著柵極電極膜被形成為使得繞進(jìn)STI溝上端部A的可能性。從抑制電場(chǎng)集中在溝上端部?jī)?nèi)，MOS晶體管的閾值電壓的漂移等的電特性變化的觀點(diǎn)看，理想的是如先前所述在上述(2)的工序的柵極電極形成后再進(jìn)行埋入氧化膜的凹陷形成。
當(dāng)然，從它們影響少的產(chǎn)品或別的觀點(diǎn)看，埋入氧化膜的凹陷形成，也可以在含有柵極電極的晶體管形成前在STI形成后(工序(1)后)進(jìn)行。
此外，晶體缺陷的產(chǎn)生，大多在向硅襯底內(nèi)注入雜質(zhì)，然后的結(jié)晶恢復(fù)退火中產(chǎn)生。為此，上述埋入氧化膜的凹陷形成，在該結(jié)晶恢復(fù)退火之前進(jìn)行是有效的。
此外，作為STI構(gòu)造的制造方法，若象圖11A-11D所示地那樣進(jìn)行制造，由于難于形成使與埋入氧化膜103的溝相鄰接的區(qū)域比別的埋入氧化膜103表面低的低下區(qū)域，故在使用本方法的情況下是特別有效的。
(1)、在硅襯底100上邊淀積上厚度約10nm的襯墊氧化膜121，厚度約150nm的硅氮化物膜B122后使之圖形化，然后，向硅氮化物膜B122上邊淀積氧化膜B123。用僅僅在深度方向上選擇性地刻蝕的干法刻蝕法，使氧化膜B123在襯墊氧化膜121和硅氮化物膜B122端部側(cè)壁上剩下來(圖11A)。
(2)、以氧化膜B123為掩模在硅襯底100上形成200到400nm左右的溝(圖1B)。
(3)、以1000℃左右的溫度使溝內(nèi)熱氧化形成5到30nm的熱氧化膜102。然后，向溝內(nèi)埋入埋入絕緣膜。例如，埋入用CVD法或?yàn)R射法形成的氧化硅等的埋入氧化膜103。接著，在稀釋氧化氣氛中或氮?dú)鈿夥罩羞M(jìn)行1000到1150℃、1到2個(gè)小時(shí)的退火(圖11C)。
(4)、以硅氮化物膜B122為阻擋層用CMP法等使埋入氧化膜103平坦化，然后，用分別加熱到150到200℃左右的磷酸和氟酸除去硅氮化物膜B122和襯墊氧化膜B121(圖11D)。采用作成為這樣的STI構(gòu)造的制造方法，結(jié)果就變成為可以向硅襯底100上邊恰好淀積圖11D的d那么厚的埋入氧化膜103，由于難于形成埋入氧化膜的上述低下區(qū)域，故在使用這樣的制造方法的情況下強(qiáng)制性地形成凹陷的本方法是特別有效的。
歸因于象這樣地進(jìn)行制作，柵極電極的一部分就位于元件隔離區(qū)內(nèi)，在元件隔離區(qū)的埋入絕緣膜與在埋入絕緣膜的上邊淀積的膜相對(duì)的界面之內(nèi)，柵極電極所位于的第1元件隔離區(qū)的第1界面，就可以在比位于第1元件隔離區(qū)的周圍的第2元件隔離區(qū)的第2界面更高的位置上形成，且被形成為具有這樣的關(guān)系柵極電極所配置的區(qū)域的半導(dǎo)體襯底表面位于在上述第1界面與第2界面之間。
此外，作為STI構(gòu)造的制造方法，如果象圖12A-12D那樣地進(jìn)行制造，由于難于形成埋入氧化膜3的上述低下區(qū)域，故在使用本方法的情況下是特別有效的。
(1)、在硅襯底100上邊淀積上厚度約10nm的襯墊氧化膜121、厚度約150nm的硅氮化物膜B122后，使之圖形化，以硅氮化物膜B122為掩模，在硅襯底100上邊形成200到400nm左右的溝。然后，以1000℃前后的溫度使其溝內(nèi)熱氧化形成5到30nm的熱氧化膜102(圖12A)。
(2)、向溝內(nèi)埋入埋入氧化膜。埋入例如用CVD或?yàn)R射法形成的氧化硅等的埋入氧化膜103。接著，在稀釋氧化氣氛中或氮?dú)鈿夥罩?，?duì)埋入氧化膜103實(shí)施1000℃到1150℃、1到2小時(shí)的退火，進(jìn)行埋入氧化膜103的致密化。然后，以硅氮化物膜B122為阻擋層用CMP法等使埋入氧化膜103平坦化(圖12B)。
(3)、用加熱到150到200℃左右的磷酸除去硅氮化物膜B122(圖12C)。
(4)、向硅襯底100上邊淀積氧化膜B123，用僅僅在深度方向上選擇性地刻蝕該氧化膜B123的干法刻蝕法，僅僅在埋入氧化膜103的側(cè)壁上剩下氧化膜B123(圖12D)。之后，也可以以使氧化膜B123致密化為目的進(jìn)行1000℃左右的退火。
采用作成為這樣的STI構(gòu)造的制造方法，結(jié)果就變成為可以向硅襯底100上邊恰好淀積圖12D的d那么厚的埋入氧化膜103，由于難于形成埋入氧化膜的上述低下區(qū)域，故在使用這樣的制造方法的情況下強(qiáng)制性地形成凹陷的本方法是特別有效的。
此外，作為STI構(gòu)造的制造方法，若象圖13A-13D所示地那樣進(jìn)行制造，由于難于形成埋入氧化膜103的上述低下區(qū)域，故在使用本方法的情況下是特別有效的。
(1)、在硅襯底100上邊淀積上厚度約10nm的襯墊氧化膜121，厚度約200到250nm的硅氮化物膜B122后使之圖形化，以硅氮化物膜B122為掩模在硅襯底100上形成200到400nm左右的溝(圖13A)。
(2)、然后，用加熱到150到200℃左右的磷酸除去硅氮化物膜B122的一部分，使硅氮化物膜B122從硅襯底100的溝上端部后退20到50nm(圖13B)。
(3)、以1000℃前后的溫度使其溝內(nèi)熱氧化形成5到30nm的熱氧化膜102。然后，向溝內(nèi)埋入埋入絕緣膜。例如，埋入用CVD法或?yàn)R射法形成的氧化硅等的埋入氧化膜103。接著，在稀釋氧化氣氛中或氮?dú)鈿夥罩校瑢?duì)埋入氧化膜103實(shí)施1000℃到1150℃、1到2小時(shí)的退火，進(jìn)行埋入氧化膜103的致密化(圖13C)。
(4)、以硅氮化物膜B122為阻擋層用CMP法等使埋入氧化膜103平坦化，然后，用分別加熱到150到200℃左右的磷酸和氟酸除去硅氮化物膜B122和襯墊氧化膜B121(圖13D)。采用作成為這樣的STI構(gòu)造的制造方法，結(jié)果就變成為可以向硅襯底上邊恰好淀積圖13D的d那么厚的埋入氧化膜103，由于難于形成埋入氧化膜的上述低下區(qū)域，故在使用這樣的制造方法的情況下強(qiáng)制性地形成凹陷的本方法是特別有效的。
此外，作為STI構(gòu)造的制造方法，如果象圖14所示的那樣進(jìn)行制造，由于難于形成埋入氧化膜103的上述低下區(qū)域，故在使用本方法的情況下是特別有效的。
(1)、在硅襯底100上邊淀積上厚度約10nm的襯墊氧化膜121、厚度約150am的硅氮化物膜B122后，使之圖形化，以硅氮化物膜B122為掩模，在硅襯底100上邊形成200到400nm左右的溝。然后，在AMAT公司制造的ISSG(In-Situ Steam Generation，現(xiàn)場(chǎng)水蒸氣生成)氧化爐體內(nèi)，以1000到1150℃前后的溫度使該溝內(nèi)熱氧化形成5到30nm的熱氧化膜102。若使用ISSG氧化方式，由于把氫和氧導(dǎo)入到爐內(nèi)，在爐內(nèi)形成水蒸氣而不是在爐外形成將成為氧化劑的水蒸氣，故不僅僅是硅，而且硅氮化物膜也被氧化。為此，在硅氮化物膜B122膜表面上形成氧化，結(jié)果硅氮化物膜B122就變成為從溝上端部后退的形狀(圖14A)。
(2)、向溝內(nèi)埋入埋入絕緣膜。埋入例如用CVD法或?yàn)R射法形成的氧化硅等的埋入氧化膜103。接著，在稀釋氧化氣氛中或氮?dú)鈿夥罩?，?duì)埋入氧化膜103實(shí)施1000℃到1150℃、1到2小時(shí)的退火，進(jìn)行埋入氧化膜103的致密化。然后，以硅氮化物膜B122為阻擋層用CMP法等使埋入氧化膜103平坦化(圖14B)。
(3)、用分別加熱到150到200℃左右的磷酸和氟酸除去硅氮化物膜B122和襯墊氧化膜(圖14C)。
此外，采用作成為這樣的STI構(gòu)造的制造方法，結(jié)果就變成為在硅襯底上邊恰好淀積圖14C的d那么厚的埋入氧化膜103，由于埋入氧化膜難于形成上述低下區(qū)域，故在這樣的制造方法的情況下，強(qiáng)制性地形成凹陷的本方法是特別有效的。
此外，作為STI構(gòu)造的制造方法，若象圖15A-15C所示的那樣進(jìn)行制造，由于難于形成埋入氧化膜103的上述低下區(qū)域，故在使用本方法的情況下，也是特別有效的。
(1)、在硅襯底100上邊依次淀積上厚度約10nm的襯墊氧化膜121、厚度約10到50nm的多晶硅膜(或無定形硅膜)124、厚度約150nm的硅氮化物膜B122后，使之圖形化，以硅氮化物膜B122為掩模，在硅襯底100上邊形成200到400nm左右的溝。然后，以1000到1150℃前后的溫度使溝內(nèi)熱氧化形成5到30nm的熱氧化膜102。這時(shí)，由于多晶硅膜124被氧化，故可以在硅襯底100上邊的溝上端部上形成厚的氧化膜(圖15A)。
(2)、向溝內(nèi)埋入埋入絕緣膜。埋入例如用CVD法或?yàn)R射法形成的氧化硅等的埋入氧化膜103。接著，在稀釋氧化氣氛中或氮?dú)鈿夥罩?，?duì)埋入氧化膜103實(shí)施1000℃到1150℃、1到2小時(shí)的退火，進(jìn)行埋入氧化膜103的致密化(圖15B)。
(3)、然后，以硅氮化物膜B122為阻擋層用CMP法等使埋入氧化膜103平坦化，用分別加熱到150到200℃左右的磷酸和氟酸除去硅氮化物膜B122和襯墊氧化膜121(圖15C)。
采用作成為這樣的STI構(gòu)造的制造方法，結(jié)果就變成為在硅襯底上邊恰好淀積圖15C的d那么厚的埋入氧化膜103，由于埋入氧化膜難于形成上述低下區(qū)域，故在這樣的制造方法的情況下，形成凹陷的本方法是特別有效的。
此外，作為埋入氧化膜的制造方法，使用1×1010到1×1012個(gè)/cm3的高密度的等離子體制作的HDP膜，密度比用CVD法或?yàn)R射法制作的膜高，難于用氟酸除去。為此，在要除去已經(jīng)不要的襯墊氧化膜121或犧牲氧化膜125時(shí)，該膜就難于除去，上述低下區(qū)域就難于形成，所以，在使用HDP膜的情況下本方法是特別有效的。
作為減小STI的應(yīng)力的方法，有如下方法在工序(1)的熱氧化膜2形成后在NO氣體中進(jìn)行熱處理，在硅襯底和熱氧化膜2界面上形成氮氧化物的方法、和暴露于氮等離子體中，在熱氧化膜2表面上形成氮氧化物的方法。這些方法，雖然可以抑制氧的擴(kuò)散，減小STI應(yīng)力，但是不能完全防止氧的擴(kuò)散。為此，在這種情況下本方法也是有效的。
就是說，在存在起因于STI而產(chǎn)生的應(yīng)力的情況下，本方法是有效的。
此外，在上述的實(shí)施例中，雖然示出的是與DRAM和其它的一般的MOS等的場(chǎng)效應(yīng)晶體管有關(guān)的構(gòu)造，但是，若把本發(fā)明應(yīng)用于象閃速存儲(chǔ)器等那樣溝氧化量多的半導(dǎo)體器件，其效果很大。
其次，作為實(shí)施例3根據(jù)附圖詳細(xì)地說明本發(fā)明的實(shí)施形態(tài)。另外，在用來說明實(shí)施形態(tài)的全部附圖中，對(duì)那些具有同一功能的構(gòu)件，賦予同一標(biāo)號(hào)而省略其重復(fù)的說明。
此外，在本實(shí)施形態(tài)中，把MOSFET(金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管)用做場(chǎng)效應(yīng)晶體管的總稱，把它簡(jiǎn)寫為MOS，把p溝型的MOSFET簡(jiǎn)寫為PMOS，把n溝型的MOSFET簡(jiǎn)寫為NMOS。
在本實(shí)施形態(tài)中，例如，對(duì)把本發(fā)明應(yīng)用于具有512兆位的存儲(chǔ)容量的閃速存儲(chǔ)器的情況進(jìn)行說明。但是，本發(fā)明并不限定于512兆位的閃速存儲(chǔ)器，還可以有種種的應(yīng)用，例如，在比512兆位小的256兆位的閃速存儲(chǔ)器，或者大于512兆位的閃速存儲(chǔ)器中也可以應(yīng)用。
圖17示出了該閃速存儲(chǔ)器的一個(gè)實(shí)施形態(tài)的塊構(gòu)成。首先，根據(jù)該圖，對(duì)本實(shí)施形態(tài)的閃速存儲(chǔ)器的構(gòu)成的概要進(jìn)行說明。
對(duì)于存儲(chǔ)器陣列MARY，在把選擇字線的行譯碼器XD連接起來的同時(shí)，還通過讀出放大器數(shù)據(jù)鎖存器SADL把選擇位線的列譯碼器YD連接起來。輸入輸出緩沖器IOB，在通過行地址緩沖器XB連接到行譯碼器XD上的同時(shí)，還通過列地址緩沖器YB連接到列譯碼器YD上，此外，還連接到讀出放大器數(shù)據(jù)鎖存器SADL和控制電路CC上?？刂齐娐稢C，則通過電源控制電路VCC連接到行譯碼器XD和讀出放大器數(shù)據(jù)鎖存器SADL上。
控制電路CC，由指令譯碼器、電源切換電路和寫入/擦除電路構(gòu)成。此外，電源控制電路VCC，由基準(zhǔn)電壓產(chǎn)生電路、寫入/擦除電壓產(chǎn)生電路和驗(yàn)證電壓產(chǎn)生電路構(gòu)成。在這里，基準(zhǔn)電壓產(chǎn)生電路，是為了產(chǎn)生寫入/擦除電壓產(chǎn)生電路和驗(yàn)證電壓產(chǎn)生電路等的各個(gè)規(guī)定電壓而產(chǎn)生要向各個(gè)電路輸入的參照電壓的電路。
存儲(chǔ)器陣列MARY，被配置為占有半導(dǎo)體襯底的主面的大部分，具有被配置為與圖的水平方向平行的規(guī)定條數(shù)的字線、被配置為與此垂直的方向平行的規(guī)定條數(shù)的位線、和網(wǎng)格排列在這些字線和位線的實(shí)質(zhì)的交點(diǎn)上的多個(gè)2層?xùn)艠O構(gòu)造型存儲(chǔ)單元。該存儲(chǔ)單元以被配置在同一列上的m+1個(gè)為單位，塊分割成單元部件，該單元部件，以n+1個(gè)為單位構(gòu)成存儲(chǔ)單元塊。
此外，本實(shí)施形態(tài)的閃速存儲(chǔ)器，采用所謂的階層位線方式，存儲(chǔ)器陣列MARY的位線，由把構(gòu)成各個(gè)單元部件的m+1個(gè)存儲(chǔ)單元的漏極共通連結(jié)起來的子位線和通過漏極一側(cè)的選擇MOS選擇性地把被配置成同一列的p+1條子位線連接起來的主位線構(gòu)成。
構(gòu)成存儲(chǔ)器陣列MARY的各個(gè)單元部件的m+1個(gè)存儲(chǔ)單元的源極，分別共有連結(jié)到對(duì)應(yīng)的局域源極線上，這些局域源極線，通過對(duì)應(yīng)的源極一側(cè)的選擇MOS連結(jié)到共通源極線上。此外，存儲(chǔ)器陣列MARY的被配置在同一行上的n+1個(gè)存儲(chǔ)單元的控制柵極，分別共通連結(jié)到對(duì)應(yīng)的字線上，漏極一側(cè)的選擇MOS和源極一側(cè)的選擇MOS，分別共通連結(jié)到被配置為與字線平行的p+1條漏極一側(cè)塊選擇信號(hào)線或源極一側(cè)塊選擇信號(hào)線上。
其次，圖18示出了含于圖17的閃速存儲(chǔ)器中的存儲(chǔ)器陣列部分的電路圖。根據(jù)該圖，對(duì)存儲(chǔ)器陣列的具體構(gòu)成進(jìn)行說明。這些電路由NMOS構(gòu)成。
如圖18所示，本實(shí)施形態(tài)的閃速存儲(chǔ)器的存儲(chǔ)器陣列MARY，含有p+1個(gè)的存儲(chǔ)單元塊MCB0到MCBp(在圖18中，僅僅例示出了存儲(chǔ)單元塊MCB0、MCB1和存儲(chǔ)單元塊MCB2以及與這些存儲(chǔ)單元塊相關(guān)的部分。以下，同樣)，這些存儲(chǔ)單元塊中的每一個(gè)，都包括被配置為與圖的水平方向平行的m+1條字線W00～W0m到Wp0～Wpm，和被配置為與圖的垂直方向平行的n+1條的主位線MB0～MBn(MB)。在這些字線和主位線的實(shí)質(zhì)上的交點(diǎn)上，分別網(wǎng)格配置(m+1)×(n+1)個(gè)的2層?xùn)艠O構(gòu)造型的存儲(chǔ)單元MC。
存儲(chǔ)器陣列MARY，雖然沒有什么特別限定，但是被構(gòu)成為例如AND型陣列，構(gòu)成存儲(chǔ)單元塊MCB0～MCBp的存儲(chǔ)單元MC，以配置為同一列的m+1個(gè)為單位分別塊分割成n+1個(gè)單元部件CU00～CU0n到CUp0～CUpn。構(gòu)成這些單元部件的m+1個(gè)存儲(chǔ)單元MC的漏極，分別被共通連結(jié)到對(duì)應(yīng)的子位線SB00～SB0n到SBp0～SBpn上。其源極則分別被共通連結(jié)到對(duì)應(yīng)的局域源極線SS00～SS0n到SSp0～SSpn上。此外，各個(gè)單元部件的子位線SB00～SB0n到SBp0～SBpn，其柵極通過已連結(jié)到對(duì)應(yīng)的漏極一側(cè)的塊選擇信號(hào)線MD0～MDp上的n溝型的漏極一側(cè)選擇MOSN1被連結(jié)到對(duì)應(yīng)的主位線MB0～MBn上，局域源極線SS00～SS0n到SSp0～SSpn，其柵極通過已連結(jié)到對(duì)應(yīng)的源極一側(cè)的塊選擇信號(hào)線MS0～MSp上的n溝型的源極一側(cè)選擇MOSN3被連結(jié)到共通源極線SL上。
存儲(chǔ)單元塊MCB0～MCBp的各個(gè)單元部件，還分別含有分別設(shè)置在已把對(duì)應(yīng)的m+1個(gè)存儲(chǔ)單元MC共通連結(jié)起來的漏極即子位線SB00～SB0n到SBp0～SBpn，和把對(duì)應(yīng)的m+1個(gè)存儲(chǔ)單元MC共通連結(jié)起來的源極即局域源極線SS00～SS0n到SSp0～SSpn之間的n溝型的短路MOSN2。含于各個(gè)存儲(chǔ)單元塊中的n+1個(gè)短路MOSN2，分別被共通連結(jié)到對(duì)應(yīng)的短路MOS用的塊選擇信號(hào)線SC0～SCp上。
其次，用圖19到圖22說明本實(shí)施形態(tài)的閃速存儲(chǔ)器的元件配置和元件構(gòu)造。圖19是上述存儲(chǔ)器陣列的主要部分平面圖，圖20是與圖19同一平面區(qū)域且比圖19更往上層的布局層的主要部分平面圖，圖21A、21B是存儲(chǔ)器陣列和外圍電路區(qū)域的主要部分剖面圖，圖22是圖19的B-B線(沿著對(duì)字線進(jìn)行交叉的方向(Y方向)切斷存儲(chǔ)單元的溝道部分的線)的剖面圖。外圍電路是控制存儲(chǔ)器陣列、與存儲(chǔ)器陣列進(jìn)行數(shù)據(jù)的授受的相關(guān)電路的總稱。
另外，圖21A所示的存儲(chǔ)器陣列，相當(dāng)于圖19的A-A線(沿著其延伸方向(X方向)切斷字線W上邊的線)的剖面。在圖21B所示的外圍電路區(qū)域上形成有與存儲(chǔ)器陣列不同的電路元件，在外圍電路區(qū)域中所示的低電壓系NMOS和PMOS，是驅(qū)動(dòng)電壓例如為1.8到3.3V左右的相對(duì)低的外圍電路用的MOS。在外圍電路區(qū)域中雖然也形成有驅(qū)動(dòng)電壓相對(duì)高的外圍電路用MOS，但是，在這里予以省略。此外，在這里，是以圖21A、21B和圖22的剖面圖為中心進(jìn)行的說明，至于那些說明平面構(gòu)成的地方，請(qǐng)隨時(shí)參看圖19和圖20。
構(gòu)成上述半導(dǎo)體芯片的半導(dǎo)體襯底1，例如，由p型硅單晶構(gòu)成，在存儲(chǔ)器陣列MARY的半導(dǎo)體襯底1上，形成例如導(dǎo)入硼(B)構(gòu)成的p阱PWm，在外圍電路區(qū)域的半導(dǎo)體襯底1上，形成例如導(dǎo)入硼的p阱PWp和例如導(dǎo)入磷(P)或砷(As)構(gòu)成的n阱NWp。
p阱PWm，沒有什么特別限制，位于在其下層上形成的埋入n阱NWm和在p阱PWm的側(cè)部一側(cè)形成的n阱NWp中，且與半導(dǎo)體襯底1電隔離。該埋入n阱NWm，是例如向半導(dǎo)體襯底1內(nèi)導(dǎo)入磷或砷形成的，具備抑制或防止來自半導(dǎo)體襯底1上邊的其它元件的噪聲通過半導(dǎo)體襯底1侵入到p阱PWm(即存儲(chǔ)單元MC)，或者與半導(dǎo)體襯底1獨(dú)立地把p阱PWm的電位設(shè)定為規(guī)定值的功能。
在半導(dǎo)體襯底1的主面上，形成有例如溝型的隔離部分(溝隔離)STI，隔離部分STI被形成為把絕緣膜埋入到在半導(dǎo)體襯底1上挖出的溝內(nèi)，隔離部分STI的絕緣膜例如由氧化硅等構(gòu)成。存儲(chǔ)器陣列MARY中的隔離部分STI，使得沿著字線的延伸方向(X方向)配置的多個(gè)存儲(chǔ)單元MC間電隔離那樣地，沿著Y方向平面帶狀地配置，構(gòu)成具有例如不足1微米寬度的條帶狀的有源區(qū)域。
此外，在存儲(chǔ)器陣列MARY中，隔離部分STI的絕緣膜的上表面凹陷得比半導(dǎo)體襯底1的表面還深，凹槽量(從半導(dǎo)體襯底1的表面到隔離部分STI的絕緣膜的上表面為止的凹陷量)相對(duì)地大，例如為80nm左右。采用象這樣地把隔離部分STI作成為凹槽量較大的構(gòu)造，由于溝的側(cè)壁的上部將變成為自由面，故在以800℃以上的溫度進(jìn)行熱處理的情況下等，就可以減小在半導(dǎo)體襯底1上產(chǎn)生的應(yīng)力。
在有源區(qū)域的寬度在1微米以上，且圖形較疏散配置的外圍電路區(qū)域中，隔離部分STI的絕緣膜的上表面被平面化為使得與半導(dǎo)體襯底1的表面大體上一致。凹槽量為0或較小，例如為0到40nm左右。
在外圍電路區(qū)域中，從有源區(qū)域到隔離部分STI連續(xù)地存在著MOS的柵極電極。為此，若在外圍電路區(qū)域中采用凹槽量大的隔離部分STI，則在有源區(qū)域的端部將產(chǎn)生電場(chǎng)的集中，變成為MOS的柵極絕緣膜易于遭受破壞。為了避免該現(xiàn)象，理想的是使外圍電路區(qū)域的隔離部分STI的凹槽量為0或較小。另外，外圍電路區(qū)域的有源區(qū)域，由于比存儲(chǔ)器陣列的有源區(qū)域大，故在外圍電路區(qū)域中，隔離部分STI分散在半導(dǎo)體襯底1上產(chǎn)生的應(yīng)力，即便是凹槽量形成得不大，也可以抑制晶體缺陷的產(chǎn)生。
各個(gè)存儲(chǔ)單元MC，具有在半導(dǎo)體襯底1上形成的一對(duì)n型半導(dǎo)體區(qū)域2S、2D，在半導(dǎo)體襯底1的主面(有源區(qū)域)上形成的絕緣膜3a，在其上邊形成的浮置柵極電極用的導(dǎo)體膜4，和在其上邊形成的層間膜5，在其上邊形成控制柵極電極用的導(dǎo)體膜6。
存儲(chǔ)單元MC的n型半導(dǎo)體區(qū)域2S，是要形成源極區(qū)的區(qū)域，可用上述局域源極線SS的一部分形成，此外，n型半導(dǎo)體區(qū)域2D，是要形成漏極區(qū)的區(qū)域，可用上述子位線SB的一部分形成。局域源極線SS和子位線SB，使得平面地把沿著上述Y方向配置的多個(gè)存儲(chǔ)單元MC夾在中間那樣地，被形成為沿著Y方向彼此平行地平面帶狀地延伸，變成為該被夾在中間的多個(gè)存儲(chǔ)單元MC所共有的區(qū)域。
在本實(shí)施形態(tài)中，該n型半導(dǎo)體區(qū)域2S(局域源極線SS)和n型半導(dǎo)體區(qū)域2D(子位線SB)，采用向例如半導(dǎo)體襯底1內(nèi)導(dǎo)入例如1014/cm2左右以上的砷的辦法形成。借助于此，就可以實(shí)現(xiàn)半導(dǎo)體區(qū)域2S、2D的淺結(jié)，而且，由于在可以抑制或防止短溝道效應(yīng)等的發(fā)生的同時(shí)增加雜質(zhì)濃度，故可以實(shí)現(xiàn)微細(xì)化、可靠性的確保和電阻(表面電阻)的降低。另外局域源極線SS通過選擇MOSN3與用金屬膜等形成的共通源極線SL(參看圖1)電連，子位線SB則通過選擇MOSN1與用金屬膜等形成的主位線MB電連。
構(gòu)成存儲(chǔ)單元MC的絕緣膜3a，由例如厚度9到10nm的氧化硅等構(gòu)成，變成為從半導(dǎo)體襯底1向浮置柵極電極用的導(dǎo)體膜4注入?yún)⑴c信息寫入或擦除的電子，或向半導(dǎo)體襯底1放出保持在該導(dǎo)體膜4內(nèi)的電子時(shí)的電子通過區(qū)域(隧道絕緣膜)。
浮置柵極電極用導(dǎo)體膜4，其構(gòu)成為從下層開始疊層2層的導(dǎo)體膜(下層導(dǎo)體膜4a、上層導(dǎo)體膜4b)。下層導(dǎo)體膜4a和上層導(dǎo)體膜4b，例如都由已導(dǎo)入了雜質(zhì)的低電阻的多晶硅構(gòu)成，其厚度是下層導(dǎo)體膜4a例如為70nm左右，上層導(dǎo)體膜4b例如為40nm左右。
但是，導(dǎo)體膜4，如沿著圖19的上述X方向的剖面(圖21A)所示，剖面被形成為T形形狀，上層導(dǎo)體膜4b的寬度，變成為比其下層導(dǎo)體膜4a的寬度還寬。借助于此，就可以在保持小的存儲(chǔ)單元MC的柵極長(zhǎng)度不變的狀態(tài)下，增大浮置柵極電極用的導(dǎo)體膜4對(duì)控制柵極電極用的導(dǎo)體膜6的相向面積，可以增大在這些柵極電極間形成的電容。因此，可以在保持微細(xì)存儲(chǔ)單元MC原狀的狀態(tài)下，提高存儲(chǔ)單元MC的動(dòng)作效率。
此外，在浮置柵極電極用的導(dǎo)體膜4的導(dǎo)體膜4b和半導(dǎo)體襯底1之間，存在著例如由氧化硅等形成的絕緣膜7，實(shí)現(xiàn)一對(duì)n型半導(dǎo)體區(qū)域2S、2D與導(dǎo)體膜4b之間的絕緣。
浮置柵極電極用的上層導(dǎo)體膜4b的表面，已被上述層間膜5覆蓋起來，借助于此，浮置柵極電極用的導(dǎo)體膜4，與控制柵極電極用的導(dǎo)體膜6進(jìn)行絕緣。上述層間膜5，采用例如在氧化硅膜上通過氮化硅膜再重疊氧化硅膜的辦法構(gòu)成，其厚度例如為15nm左右?？刂茤艠O電極用的導(dǎo)體膜6，是用來進(jìn)行信息的讀出、寫入和擦除的電極，與字線W一體地形成，用字線W的一部分構(gòu)成。該控制柵極電極用的導(dǎo)體膜6(字線W)，例如采用從下層開始依次把2層導(dǎo)體膜(下層導(dǎo)體膜6a、上層導(dǎo)體膜6b)重疊起來的辦法形成。下層導(dǎo)體膜6a，由例如厚度100nm左右的低電阻的多晶硅構(gòu)成。其上層導(dǎo)體膜6b，例如由厚度80nm左右的鎢硅化物(WSix)構(gòu)成，在已電連接到下層導(dǎo)體膜6a上的狀態(tài)下重疊起來。采用設(shè)置該上層導(dǎo)體膜6b的辦法，由于可以降低字線W的電阻，故可以提高閃速存儲(chǔ)器的動(dòng)作速度。但是，導(dǎo)體膜6的構(gòu)造，并不限于此，可進(jìn)行種種變更，例如，也可以作成為中間存在著氮化鎢等的勢(shì)壘導(dǎo)體膜把鎢等的金屬膜重疊到低電阻多晶硅上邊的構(gòu)造。在該情況下，由于大幅降低字線W的電阻，可以進(jìn)一步提高閃速存儲(chǔ)器的動(dòng)作速度，另外，在字線W上邊，形成由例如氧化硅構(gòu)成的帽狀(cap)絕緣膜8。
低電壓系NMOSQLn、低電壓系PMOSQLp、短路MOSN2、選擇MOSN1、N3(參照?qǐng)D18等)等的MOS構(gòu)造，用與上述存儲(chǔ)單元MC相同的工藝形成。這些MOS的柵極電極(低電壓系NMOSQLn的柵極電極10n、低電壓系PMOSQLp的柵極電極10p、短路MOSN2的柵極電極9和選擇MOSN1的柵極電極10)具有在浮置柵極電極用導(dǎo)體膜4上通過層間膜5疊層控制柵極電極用導(dǎo)體膜6的構(gòu)造。導(dǎo)體膜4和導(dǎo)體膜6通過接觸孔SC電連接，在導(dǎo)體膜6上形成有帽狀絕緣膜8。
此外，這些MOS，分別具有各自分開形成的源極·漏極，例如在低電壓系NMOSQLn上形成n型半導(dǎo)體區(qū)域11n，在低電壓系PMOSQLp上形成p型半導(dǎo)體區(qū)域11p和選擇MOSN1的n型半導(dǎo)體區(qū)域11。此外，低電壓系NMOSQLn、低電壓系PMOSQLp和短路MOSN2的柵極絕緣膜，用與構(gòu)成存儲(chǔ)單元MC的隧道絕緣膜的絕緣膜3a同一層構(gòu)成，選擇MOSN1的柵極絕緣膜，用例如厚度為20nm左右的氧化硅等構(gòu)成的絕緣膜3b構(gòu)成。另外，在本實(shí)施形態(tài)中，雖然用同一層的絕緣膜3a構(gòu)成存儲(chǔ)單元MC的隧道絕緣膜和低電壓系MOS等的柵極絕緣膜，但是，并不限于此，也可以用不同層的絕緣膜構(gòu)成。
此外，在這樣的浮置柵極電極用的導(dǎo)體膜4、控制柵極電極用的導(dǎo)體膜6、柵極電極9、10、10n、10p和帽狀絕緣膜8的側(cè)面上，例如被覆有由氧化硅構(gòu)成的絕緣膜12a。特別是在上述柵極寬度方向上彼此相鄰接的字線W之間，已變成為用該絕緣膜12a填埋起來的狀態(tài)。在這樣的絕緣膜12a上邊和導(dǎo)體膜6上邊，淀積有例如由氧化硅構(gòu)成的絕緣膜12b。
在該絕緣膜12b上邊，形成由例如鎢等構(gòu)成的第1層布線L1。規(guī)定的第1層布線L1，通過已在絕緣膜12b上穿孔的接觸孔CON1，與低電壓系NMOSQLn的n型半導(dǎo)體區(qū)域11n，低電壓系PMOSQLp的p型半導(dǎo)體區(qū)域11p和選擇MOSN1的n型半導(dǎo)體區(qū)域11電連起來。此外，在絕緣膜12b上邊，淀積有由例如氧化硅構(gòu)成的絕緣膜12c，借助于此，把第1層布線L1的表面覆蓋起來。在該絕緣膜12c上邊，形成第2層布線L2。第2層布線L2的構(gòu)成為從下層開始依次疊層例如氮化鈦、鋁和氮化鈦，并通過埋入到在絕緣膜12c上穿孔的貫通孔TH1內(nèi)部的栓塞13與第1層布線L1電連。該第2層布線L2的表面，已被例如由氧化硅構(gòu)成的絕緣膜12d覆蓋起來。然后，在該絕緣膜12d上邊，形成第3層布線，雖然未畫出來。第3層布線的構(gòu)成為從下層開始把例如氮化鈦、鋁和氮化鈦疊層起來，并通過在絕緣膜12d上穿孔的貫通孔與第2層布線L2電連起來。
其次，按照工序順序說明閃速存儲(chǔ)器的制造方法的一個(gè)例子。
圖23和圖24，是本實(shí)施形態(tài)的閃速存儲(chǔ)器的制造工序中的圖。圖23是相當(dāng)于上述圖10的存儲(chǔ)器陣列(包括短路MOS和選擇MOS)的主要部分平面圖。圖24是相當(dāng)于上述圖21的含有閃速存儲(chǔ)器的存儲(chǔ)器陣列和外圍電路區(qū)域的主要部分剖面圖。在這里的存儲(chǔ)器陣列，相當(dāng)于圖19的A-A線剖面(在后續(xù)圖中也同樣)。在外圍電路區(qū)域中，例示出了低電壓系NMOS和PMOS。
首先，如圖23和圖24所示，在由硅單晶構(gòu)成的半導(dǎo)體襯底(在該階段中，是叫做半導(dǎo)體晶片的平面大體上圓形的半導(dǎo)體薄片)1的主面上，形成溝型的隔離部分STI和被配置為使得被它圍起來的有源區(qū)域Lm等。
隔離部分STI，例如可以如下地形成。在半導(dǎo)體襯底1的規(guī)定的地方形成了隔離溝14后，對(duì)半導(dǎo)體襯底1實(shí)施熱氧化處理，形成5到20nm左右的氧化硅膜，雖然未畫出來。接著，向半導(dǎo)體襯底1的主面上邊，用CVD法或?yàn)R射法，淀積例如由氧化硅構(gòu)成的絕緣膜15。然后，采用用CMP法等研磨絕緣膜15的表面的辦法，使得絕緣膜15的表面與半導(dǎo)體襯底1的主面大體上一致那樣地，在隔離溝14內(nèi)剩下絕緣膜15。
接著，圖25是后續(xù)制造工序中的與圖24同一地方的主要部分剖面圖。首先，在用光刻膠圖形把外圍電路區(qū)域覆蓋起來之后，把該光刻膠圖形用做掩模，對(duì)埋入到存儲(chǔ)器陣列的隔離溝14內(nèi)部的絕緣膜15進(jìn)行規(guī)定量深刻蝕。然后，對(duì)半導(dǎo)體襯底1實(shí)施1000℃左右的熱處理，進(jìn)行絕緣膜15的致密化。借助于此，在外圍電路區(qū)域上形成凹槽量為0到40nm左右的隔離部分STI，在存儲(chǔ)器陣列上形成凹槽量為80nm左右的隔離部分STI。
接著，采用用規(guī)定的能量用離子注入法等向半導(dǎo)體襯底1的規(guī)定部分內(nèi)選擇性地導(dǎo)入規(guī)定雜質(zhì)的辦法，形成埋入n阱NWm，p阱PWm，p阱PWp和n阱NWp。
其次，形成厚度不同的2種絕緣膜3a、3b。首先，在半導(dǎo)體襯底1的主面上邊，用熱氧化法等形成例如厚度為20nm左右的厚的絕緣膜。接著，在該厚的絕緣膜上邊，在形成了使存儲(chǔ)器陣列(除去選擇MOS)和外圍電路區(qū)域露出來，把除此之外的區(qū)域覆蓋起來那樣的光刻膠圖形后，以之為刻蝕掩模用濕法刻蝕等刻蝕除去在那里露出來的厚的絕緣膜。然后，在除去了該光刻膠圖形后，對(duì)要在存儲(chǔ)器陣列上形成隧道氧化膜的半導(dǎo)體襯底1再次實(shí)施熱氧化處理。借助于此，在存儲(chǔ)器陣列(除去選擇MOS區(qū)域)和外圍電路區(qū)域上，形成例如厚度為9nm左右的較薄的柵極絕緣膜3a，在選擇MOS區(qū)域上，形成例如厚度為25nm左右的較厚的絕緣膜3b(參看圖22)。
接著，圖26是后續(xù)制造工序中的與圖23同一地方的主要部分平面圖，圖27是后續(xù)制造工序中的與圖24同一地方的主要部分剖面圖。
首先，在半導(dǎo)體襯底1的主面上邊，從下層開始依次用CVD法等淀積上例如厚度70nm左右的由低電阻的多晶硅構(gòu)成的下層導(dǎo)體膜4a和由氮化硅等構(gòu)成的絕緣膜16后，采用用光刻技術(shù)和干法刻蝕技術(shù)加工該絕緣膜16和下層導(dǎo)體膜4a的辦法，使在存儲(chǔ)器陣列上形成浮置柵極電極的下層導(dǎo)體膜4a圖形化。這時(shí)，外圍電路區(qū)域和選擇MOS區(qū)域，全體地被下層導(dǎo)體膜4a和絕緣膜19覆蓋起來。接著，采用用離子注入法等向半導(dǎo)體襯底1內(nèi)導(dǎo)入存儲(chǔ)單元的源極·漏極用的雜質(zhì)(例如砷)的辦法，形成一對(duì)n型半導(dǎo)體區(qū)域2S、2D(局域源極線SS和子位線SB)。這時(shí)，外圍電路區(qū)域和選擇MOS區(qū)域等，已用下層導(dǎo)體膜4a覆蓋起來。
接著，圖28是后續(xù)制造工序中的與圖24同一地方的主要部分剖面圖。
在這里，首先，在半導(dǎo)體襯底1的主面上邊，用CVD法等淀積上例如由氧化硅構(gòu)成的絕緣膜7之后，用CMP法研磨該絕緣膜7，使得該絕緣膜7在半導(dǎo)體襯底1的主面上邊的凹坑內(nèi)剩下，然后，用干法刻蝕法等進(jìn)行刻蝕。借助于此，使半導(dǎo)體襯底1的主面上邊平坦化。此外，還要使得在其上邊淀積的后述的浮置柵極電極用的上層導(dǎo)體膜不與存儲(chǔ)單元的源極·漏極用的n型半導(dǎo)體區(qū)域2S、2D進(jìn)行接觸。這時(shí)，雖然絕緣膜16也會(huì)被除去，但是卻起著保護(hù)下層的功能。
接著，圖29是后續(xù)制造工序中的與圖23同一地方的主要部分平面圖，圖30是后續(xù)制造工序中的與圖24同一地方的主要部分剖面圖。
首先，在半導(dǎo)體襯底1的主面上邊，淀積上例如厚度40nm左右的由低電阻多晶硅構(gòu)成的上層導(dǎo)體膜4b之后，在其上邊，用光刻技術(shù)形成光刻膠圖形PR1，以該光刻膠圖形PR1為刻蝕掩模，用干法刻蝕法等除去從那里露出來的上層導(dǎo)體膜4b，借助于此形成由下層導(dǎo)體膜4a和上層導(dǎo)體膜4b構(gòu)成的浮置柵極電極。另外，這時(shí)，外圍電路區(qū)域、短路MOS區(qū)域和選擇MOS區(qū)域，已全體地被上層導(dǎo)體膜4b覆蓋起來。
接著，圖31是后續(xù)制造工序中的與圖23同一地方的主要部分平面圖，圖32是后續(xù)制造工序中的與圖24同一地方的主要部分剖面圖。
在這里，首先，在采用從下層開始依次用CVD法等淀積例如由氧化硅膜、氮化硅膜和氧化硅膜的辦法，形成了例如厚度15nm左右的層間膜5后，在其上邊，用光刻技術(shù)形成用來形成接觸孔SC的光刻膠圖形PR2。接著，采用以該光刻膠圖形PR2為刻蝕掩模，用干法刻蝕法等除去從那里露出來的層間膜5的辦法，在層間膜5上形成接觸孔SC。另外，在圖31中，上邊的行的接觸孔SC被配置在選擇MOS的柵極電極形成區(qū)域上邊，下邊的行的接觸孔SC則被配置在短路MOS的柵極電極形成區(qū)域上邊。此外，在圖32中，在外圍電路區(qū)域中雖然未示出接觸孔SC，但是在圖32的剖面中未畫出來的別的位置上，在這些MOS柵極電極形成區(qū)域上邊則形成了導(dǎo)體膜4b的一部分露出來的接觸孔SC。
接著，圖33是后續(xù)制造工序中的與圖23同一地方的主要部分平面圖，圖34是后續(xù)制造工序中的與圖24同一地方的主要部分剖面圖。
在這里，首先，在采用從下層開始依次用CVD法等淀積上例如由低電阻多晶硅構(gòu)成的下層導(dǎo)體膜6a、由鎢硅化物等構(gòu)成的上層導(dǎo)體膜6b和由氧化硅等構(gòu)成的帽狀絕緣膜8后，在其上邊，用光刻技術(shù)形成光刻膠圖形PR3。采用以該光刻膠圖形PR3為刻蝕掩模，用干法刻蝕法等除去從那里露出來的帽狀絕緣膜8、上層導(dǎo)體膜6b和下層導(dǎo)體膜6a的辦法，在存儲(chǔ)器陣列中形成控制柵極電極(字線W)，在除此之外的區(qū)域、外圍電路區(qū)域、短路MOS區(qū)域和選擇MOS區(qū)域等中，形成各個(gè)MOS的柵極電極的一部分。在進(jìn)行該刻蝕處理時(shí)，層間膜5起著刻蝕阻擋層的作用。
接著，圖35是后續(xù)制造工序中的與圖24同一地方的主要部分剖面圖。
在這里，首先，以帽狀絕緣膜8、導(dǎo)體膜6為刻蝕掩模，用干法刻蝕法等刻蝕除去其下層的層間膜5、上層導(dǎo)體膜4b和下層導(dǎo)體膜4a。借助于此，導(dǎo)體膜4與導(dǎo)體膜6自對(duì)準(zhǔn)地被圖形化，結(jié)果變成為在字線方向上具有同一形狀。
借助于此，在存儲(chǔ)器陣列中，完成存儲(chǔ)單元MC的控制柵極電極和浮置柵極電極。就是說，完成在浮置柵極電極用的導(dǎo)體膜4上邊中間存在著層間膜5地疊層上控制柵極電極用的導(dǎo)體膜6的2層?xùn)艠O電極構(gòu)造。存儲(chǔ)單元MC的浮置柵極電極和控制柵極電極已完全地絕緣。
此外，在外圍電路區(qū)域中，完成低電壓系NMOS的柵極電極10n和低電壓系PMOS的柵極電極10p。在各個(gè)MOS的柵極電極中，導(dǎo)體膜4和導(dǎo)體膜6通過接觸孔SC電連起來。另外，雖然未畫出來，但是即便是在短路MOS區(qū)域和選擇MOS區(qū)域中，也可以分別形成短路MOS的柵極電極和選擇MOS的柵極電極。
接著，圖36是后續(xù)制造工序中的與圖24同一地方的主要部分剖面圖。
在這里，在外圍電路區(qū)域中，分別各自分開形成每一個(gè)MOS的雜質(zhì)濃度較低的半導(dǎo)體區(qū)域。例如，在低電壓系NMOS上形成n型半導(dǎo)體區(qū)域11na和在低電壓系PMOS上形成p型半導(dǎo)體區(qū)域11pa。向n型半導(dǎo)體區(qū)域11na內(nèi)，例如導(dǎo)入砷，向p型半導(dǎo)體區(qū)域11pa內(nèi)，例如導(dǎo)入硼。另外，雖然未畫出來，但是即便是在短路MOS區(qū)域和選擇MOS區(qū)域中，也可以分別形成短路MOS的半導(dǎo)體區(qū)域和選擇MOS的半導(dǎo)體區(qū)域。
接著，在用CVD法等在半導(dǎo)體襯底1的主面上邊淀積上例如由氧化硅構(gòu)成的絕緣膜后，采用用各向異性的干法刻蝕法等對(duì)之進(jìn)行刻蝕的辦法，在低電壓系NMOS的柵極電極10n和低電壓系PMOS的柵極電極10p的側(cè)面上形成絕緣膜12a。另外，雖然未畫出來，但是，在短路MOS的柵極電極和選擇MOS的柵極電極的側(cè)面上也可以分別形成絕緣膜12a，彼此相鄰的字線W間，用該絕緣膜12a進(jìn)行填埋。
接著，圖37是后續(xù)制造工序中的與圖24同一地方的主要部分剖面圖。
在這里，在外圍電路區(qū)域、短路MOS區(qū)域和選擇MOS區(qū)域中，分別各自分開形成每一個(gè)MOS的雜質(zhì)濃度較高的半導(dǎo)體區(qū)域。例如，在低電壓系NMOS上形成n型半導(dǎo)體區(qū)域11nb和在低電壓系PMOS上形成p型半導(dǎo)體區(qū)域11pb。向n型半導(dǎo)體區(qū)域11nb內(nèi)，例如導(dǎo)入砷，向p型半導(dǎo)體區(qū)域11pb內(nèi)，例如導(dǎo)入硼。借助于此，形成低電壓系NMOS的源極·漏極用的一對(duì)n型半導(dǎo)體區(qū)域11n，和低電壓系PMOS的源極·漏極用的一對(duì)p型半導(dǎo)體區(qū)域11p，在外圍電路區(qū)域中，完成低電壓系NMOSQLn和PMOSQLp。另外，雖然未畫出來，但是，也可以形成選擇MOS的源極·漏極用的一對(duì)n型半導(dǎo)體區(qū)域。
接著，圖38是后續(xù)制造工序中的與圖26同一地方的主要部分平面圖，圖39是后續(xù)制造工序中的與圖27同一地方的主要部分剖面圖。
在這里，在半導(dǎo)體襯底1上邊，用CVD法等淀積上例如由氧化硅構(gòu)成的絕緣膜12b之后，在該絕緣膜12b上，用光刻技術(shù)和干法刻蝕技術(shù)形成使半導(dǎo)體襯底1的一部分(各MOS的源極·漏極區(qū)域)、字線W的一部分和規(guī)定MOS的柵極電極的一部分露出來那樣的接觸孔CON1。接著，在該半導(dǎo)體襯底1上邊，用濺射法等淀積上鎢等那樣的金屬膜后，采用用光刻技術(shù)和干法刻蝕技術(shù)使之圖形化的辦法，形成第1層布線L1(包括共通源極線)。第1層布線L1，通過接觸孔CON1，與各個(gè)MOS的源極·漏極用的一對(duì)半導(dǎo)體區(qū)域、柵極電極和字線W適宜地電連起來。
接著，圖40是后續(xù)制造工序中的與圖26同一地方的主要部分平面圖，圖41是后續(xù)制造工序中的與圖27同一地方的主要部分剖面圖。
在這里，在半導(dǎo)體襯底1上邊，用CVD法等淀積上例如由氧化硅構(gòu)成的絕緣膜12c之后，在該絕緣膜12c上，用光刻技術(shù)和干法刻蝕技術(shù)進(jìn)行使第1層布線L1的一部分露出來那樣的貫通孔TH1的穿孔。接著，在該半導(dǎo)體襯底1上邊，用濺射法或CVD法等淀積上例如鎢等那樣的金屬膜之后，使得僅僅在貫通孔TH1內(nèi)才殘留下該金屬膜那樣地用CMP法等對(duì)之進(jìn)行研磨，以在貫通孔TH1內(nèi)形成栓塞13。然后，在半導(dǎo)體襯底1上邊，用濺射法等從下層開始依次淀積例如氮化鈦、鋁和氮化鈦之后，用光刻技術(shù)和干法刻蝕技術(shù)使之圖形化，以形成第2層布線L2(包括主位線)。第2層布線L2通過栓塞13與第1層布線L1電連。
接著，圖42是后續(xù)制造工序中的與圖27同一地方的主要部分剖面圖。
在這里，在半導(dǎo)體襯底1上邊，用CVD法等淀積上例如由氧化硅構(gòu)成的絕緣膜12d之后，在該絕緣膜12d上，與上述貫通孔TH1同樣，進(jìn)行使第2層布線L2的一部分露出來那樣的貫通孔TH2的穿孔。接著，在與上述栓塞13同樣地處理，在貫通孔TH2內(nèi)形成了由鎢等構(gòu)成的栓塞17之后，在半導(dǎo)體襯底1上邊，與第2層布線L2同樣，形成例如由氮化鈦、鋁和氮化鈦的疊層膜構(gòu)成的第3層布線L3。第3層布線L3，通過栓塞17與第2層布線L2電連。然后，在半導(dǎo)體襯底1上邊，形成了表面保護(hù)膜之后，采用在其一部分上形成使第3層布線L3的一部分露出來那樣的開口部分以形成鍵合焊盤的辦法，制造閃速存儲(chǔ)器。
如上所述，倘采用本實(shí)施形態(tài)，由于歸因于把有源區(qū)域Lm的寬度相對(duì)地窄，圖形密度相對(duì)地高的存儲(chǔ)器陣列的隔離部分STI作成為具有相對(duì)地大的凹槽量的凹槽構(gòu)造，而可以減小隔離部分STI在半導(dǎo)體襯底1上產(chǎn)生的應(yīng)力，故可以抑制半導(dǎo)體襯底1的晶體缺陷，可以提高存儲(chǔ)單元的結(jié)漏電流的裕度。
此外，由于可以提高結(jié)漏電流的裕度，故可以實(shí)現(xiàn)存儲(chǔ)單元尺寸的縮小，可以實(shí)現(xiàn)因柵極長(zhǎng)度的縮小得到的寫入特性的高速化或芯片尺寸的縮小。
以上雖然根據(jù)發(fā)明的實(shí)施形態(tài)具體地說明了由本發(fā)明人進(jìn)行的發(fā)明，但本發(fā)明并不限于上述實(shí)施形態(tài)，在不脫離其要旨的范圍內(nèi)當(dāng)然可進(jìn)行種種的變更。
例如，在上述實(shí)施形態(tài)中，雖然說明的是應(yīng)用于AND型閃速存儲(chǔ)器的情況，但是，包括NOR型閃速存儲(chǔ)器、DRAM(動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器)在內(nèi)，在尺寸短小且具有反復(fù)重復(fù)性的存儲(chǔ)器件，而且微細(xì)化、低功耗化的要求高的所有的產(chǎn)品中也可以應(yīng)用。此外，在SRAM(靜態(tài)讀寫存儲(chǔ)器)或邏輯產(chǎn)品中也可以得到同樣的效果。
倘采用本方法，則可以有效地防止襯底上位錯(cuò)的產(chǎn)生。
權(quán)利要求
1.一種半導(dǎo)體器件，其特征在于包括半導(dǎo)體襯底，具有上述半導(dǎo)體襯底上形成的溝和埋入到上述溝內(nèi)的埋入絕緣膜的元件隔離區(qū)，和與上述元件隔離區(qū)相鄰接且形成有柵極絕緣膜和柵極絕緣膜上邊的柵極電極的有源區(qū)域，上述柵極電極的至少一部分位于上述元件隔離區(qū)上邊，且存在有上述柵極電極的第1元件隔離區(qū)的上述埋入絕緣膜上側(cè)的第1端面，位于比不存在上述柵極電極膜的第2元件隔離區(qū)的上述埋入絕緣膜的第2端面更往上邊的區(qū)域。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于第1端面與第2端面之差，比上述柵極絕緣膜的厚度大。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于在上述有源區(qū)域內(nèi)具有與上述柵極電極對(duì)應(yīng)地向襯底內(nèi)注入了雜質(zhì)的雜質(zhì)區(qū)域，第1端面與第2端面之差，比上述雜質(zhì)區(qū)域的從襯底表面到雜質(zhì)濃度變成為最高的深度為止的距離還大。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于第1端面與第2端面之差在40nm以上。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于第1端面與第2端面之差在200nm以下。
6.一種半導(dǎo)體器件，具備半導(dǎo)體襯底；在上述半導(dǎo)體襯底上邊形成有柵極電極的有源區(qū)域；具有在上述半導(dǎo)體襯底上形成的溝和埋入到該溝內(nèi)的埋入絕緣膜的元件隔離區(qū)，其特征在于上述元件隔離區(qū)的上述埋入絕緣膜與在上述埋入絕緣膜的上邊淀積的膜之間的界面，或離上述溝底部最遠(yuǎn)的上述埋入絕緣膜的界面，在比形成有上述柵極電極的半導(dǎo)體襯底表面更低的位置上形成。
7.一種半導(dǎo)體器件，具備半導(dǎo)體襯底；在上述半導(dǎo)體襯底上邊形成有柵極電極的有源區(qū)域；具有在上述半導(dǎo)體襯底上形成的溝和埋入到該溝內(nèi)的埋入絕緣膜的元件隔離區(qū)，其特征在于上述元件隔離區(qū)的上述埋入絕緣膜與在上述埋入絕緣膜的上邊淀積的膜之間的界面，或上述埋入絕緣膜的界面，在比形成有上述柵極電極的半導(dǎo)體襯底表面更低的位置上形成，上述有源區(qū)域具有與上述柵極電極對(duì)應(yīng)向襯底中注入了雜質(zhì)的雜質(zhì)區(qū)域，上述埋入絕緣膜的界面與上述半導(dǎo)體襯底表面之差，比上述雜質(zhì)區(qū)域中的從襯底表面到雜質(zhì)濃度變成為最高的深度為止的距離還大。
8.一種半導(dǎo)體器件，具備半導(dǎo)體襯底；具有在上述半導(dǎo)體襯底上形成的溝和已埋入到上述溝內(nèi)的埋入絕緣膜的元件隔離區(qū)；與上述元件隔離區(qū)相鄰接且形成有柵極絕緣膜和柵極絕緣膜上的柵極電極的有源區(qū)域；具有位于比已淀積到上述元件隔離區(qū)和上述有源區(qū)域上的上述柵極電極還往上邊的上端面的層間絕緣膜，其特征在于上述柵極電極的一部分位于上述元件隔離區(qū)上，淀積到位于上述柵極電極周圍的上述元件隔離區(qū)上的上述層間絕緣膜的一部分，在比位于上述柵極電極下邊的上述元件隔離區(qū)的上述埋入絕緣膜的上表面更往溝底面一側(cè)形成。
9.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于埋入氧化膜具有使用密度為1×1010到1×1012個(gè)/cm3的等離子體制作的HDP膜。
10.一種半導(dǎo)體器件，具備半導(dǎo)體襯底；具有在上述半導(dǎo)體襯底上形成的溝和已埋入到上述溝內(nèi)的埋入絕緣膜的元件隔離區(qū)；與上述元件隔離區(qū)相鄰接且形成有柵極絕緣膜和柵極絕緣膜上的柵極電極的有源區(qū)域；具有位于比已淀積到上述元件隔離區(qū)和上述有源區(qū)域上的上述柵極電極還往上邊的上端面的層間絕緣膜，其特征在于上述柵極電極的一部分位于上述元件隔離區(qū)上，上述元件隔離區(qū)的上述埋入絕緣膜與淀積到上述埋入絕緣膜上邊的膜相對(duì)的界面之內(nèi)，存在有上述柵極電極的第1元件隔離區(qū)的第1界面，在比位于上述第1元件隔離區(qū)周圍的第2元件隔離區(qū)的第2界面還高的位置上形成，配置上述柵極電極的區(qū)域的上述半導(dǎo)體襯底表面位于上述第1界面和第2界面之間。
11.一種半導(dǎo)體器件，具有具有形成有元件的多個(gè)有源區(qū)域和隔離有源區(qū)域彼此間的元件隔離區(qū)的半導(dǎo)體襯底；在半導(dǎo)體襯底的有源區(qū)域的表面上中間存在著柵極絕緣膜形成的柵極電極；在半導(dǎo)體襯底的元件隔離區(qū)中形成并用埋入絕緣膜填埋起來的溝，其特征在于埋入絕緣膜的上端從半導(dǎo)體襯底的有源區(qū)域表面向溝底部一側(cè)后退。
12.一種半導(dǎo)體器件的制造方法，其特征在于具有如下工序在半導(dǎo)體襯底中形成溝，向上述溝內(nèi)埋入導(dǎo)電性比上述襯底還低的埋入絕緣膜，形成元件隔離區(qū)和與元件隔離區(qū)相鄰的有源區(qū)域的工序；向上述半導(dǎo)體襯底上淀積柵極絕緣膜和柵極電極膜并在其上邊淀積絕緣膜，進(jìn)行圖形化以形成柵極電極的工序；除去上述元件隔離區(qū)的上述埋入絕緣膜的一部分，在上述埋入絕緣膜的表面上，形成存在有上述柵極電極的第1區(qū)域，和在上述第1區(qū)域的周圍形成且比上述第1區(qū)域還低的第2區(qū)域的工序。
13.根據(jù)權(quán)利要求12所述的半導(dǎo)體器件的制造方法，其特征在于上述第2區(qū)域的上述埋入絕緣膜，被除去的厚度大于上述柵極絕緣膜的厚度。
14.根據(jù)權(quán)利要求12所述的半導(dǎo)體器件的制造方法，其特征在于上述第2區(qū)域的上述埋入絕緣膜，被除去的厚度大于40nm。
15.根據(jù)權(quán)利要求12所述的半導(dǎo)體器件的制造方法，其特征在于上述第2區(qū)域的上述埋入絕緣膜，被除去的厚度小于200nm。
16.一種半導(dǎo)體器件的制造方法，其特征在于具有如下工序在半導(dǎo)體襯底上形成溝，向上述溝內(nèi)埋入導(dǎo)電性比上述襯底還低的埋入絕緣膜，形成元件隔離區(qū)和與上述元件隔離區(qū)相鄰的有源區(qū)域的工序；向上述半導(dǎo)體襯底上淀積柵極絕緣膜和柵極電極膜以及在其上邊淀積絕緣膜，使之圖形化以形成柵極電極的工序；向半導(dǎo)體襯底上邊涂敷光刻膠，使之圖形化以在上述元件隔離區(qū)上，在存在有上述柵極電極的第1區(qū)域上剩下光刻膠，除去不存在上述柵極電極的第2區(qū)域的光刻膠，除去上述第2區(qū)域的上述埋入絕緣膜的一部分的工序；在上述半導(dǎo)體襯底表面上形成熱氧化膜，使雜質(zhì)通過上述熱氧化膜向上述半導(dǎo)體襯底上注入，進(jìn)行退火以形成雜質(zhì)區(qū)域的工序；向上述半導(dǎo)體襯底上淀積導(dǎo)電性比半導(dǎo)體襯底還低的絕緣膜的工序；在上述所淀積的絕緣膜的上述雜質(zhì)區(qū)域的位置上開孔，形成接觸孔的工序；向上述接觸孔內(nèi)埋入導(dǎo)電性比硅高的導(dǎo)電性材料以形成栓塞的工序。
17.根據(jù)權(quán)利要求16所述的半導(dǎo)體器件的制造方法，其特征在于上述第2區(qū)域的上述埋入絕緣膜被除去的深度，大于從上述雜質(zhì)區(qū)域的襯底到上述雜質(zhì)將變成為最高濃度的深度。
18.一種半導(dǎo)體器件的制造方法，其特征在于具有如下的工序(1)在半導(dǎo)體襯底上形成溝，向溝內(nèi)埋入埋入氧化膜，形成元件隔離區(qū)和用元件隔離區(qū)進(jìn)行電隔離的有源區(qū)域的工序；(2)向半導(dǎo)體襯底上淀積柵極氧化膜、柵極電極膜和絕緣膜，進(jìn)行圖形化以形成柵極電極的工序；(3)向上述半導(dǎo)體襯底上邊涂敷光刻膠，使上述光刻膠圖形化，除去元件隔離區(qū)中的氧化膜的一部分的工序；(4)使上述半導(dǎo)體襯底表面熱氧化以形成熱氧化膜，從上述熱氧化膜的上邊向上述半導(dǎo)體襯底內(nèi)注入雜質(zhì)，使之退火形成雜質(zhì)區(qū)域的工序；(5)向上述元件隔離區(qū)和有源區(qū)域的上邊淀積層間絕緣膜的工序；(6)在上述層間絕緣膜上開孔，形成接觸孔的工序；(7)向上述接觸孔內(nèi)埋入導(dǎo)電性材料，形成電連到上述雜質(zhì)區(qū)域上的栓塞的工序；(8)在上述層間絕緣膜上邊，形成電連到上述栓塞上的布線層的工序。
19.一種半導(dǎo)體器件，具有在半導(dǎo)體襯底上形成氧化膜的工序，在上述氧化膜的上邊形成氧化防止膜的工序，除去規(guī)定區(qū)域的上述氧化防止膜和上述氧化膜以使上述襯底露出來的工序，刻蝕上述露出來的襯底形成溝的工序，在上述溝和上述氧化防止膜上淀積絕緣膜的工序，除去上述氧化防止膜上邊的上述絕緣膜的工序，形成多個(gè)元件隔離溝的工序，中間存在著柵極絕緣膜地在半導(dǎo)體襯底的有源區(qū)域的表面上形成的柵極電極，在半導(dǎo)體襯底的元件隔離區(qū)上形成且用埋入絕緣膜填埋起來的溝，其特征在于埋入絕緣膜的上端從半導(dǎo)體襯底的有源區(qū)域表面向溝底部一側(cè)后退。
20.一種在襯底的主面上具有由埋入到溝內(nèi)部的絕緣膜構(gòu)成的多個(gè)元件隔離部分的半導(dǎo)體器件，其特征在于在有源區(qū)域?qū)挾刃〉牡?區(qū)域中，上述元件隔離部分的凹槽量大，在有源區(qū)域?qū)挾却蟮牡?區(qū)域中，上述元件隔離部分的凹槽量小或?yàn)?。
21.根據(jù)權(quán)利要求20所述的半導(dǎo)體器件，其特征在于上述第1區(qū)域的有源區(qū)域的寬度小于1微米，上述第2區(qū)域的有源區(qū)域的寬度大于1微米。
22.一種半導(dǎo)體器件，具備由在襯底上配置為行列狀的多個(gè)存儲(chǔ)單元構(gòu)成的存儲(chǔ)器陣列和形成有與上述多個(gè)存儲(chǔ)單元不同的電路元件的外圍電路區(qū)域，在襯底的主面上具有由埋入到溝內(nèi)部的絕緣膜構(gòu)成的多個(gè)元件隔離部分，其特征在于上述存儲(chǔ)器陣列的上述元件隔離部分的凹槽量大，上述外圍電路區(qū)域的上述元件隔離部分的凹槽量小或?yàn)?。
23.根據(jù)權(quán)利要求22所述的半導(dǎo)體器件，其特征在于上述存儲(chǔ)器陣列的有源區(qū)域的寬度小于1微米，上述外圍電路區(qū)域的有源區(qū)域的寬度大于1微米。
24.根據(jù)權(quán)利要求22所述的半導(dǎo)體器件，其特征在于上述存儲(chǔ)器陣列的上述元件隔離部分的凹槽量為80nm左右，上述外圍電路區(qū)域的上述元件隔離部分的凹槽量為0到40nm左右。
25.根據(jù)權(quán)利要求22所述的半導(dǎo)體器件，其特征在于上述存儲(chǔ)器陣列的有源區(qū)域?yàn)闂l帶形狀。
26.根據(jù)權(quán)利要求22所述的半導(dǎo)體器件，其特征在于構(gòu)成閃速存儲(chǔ)器的存儲(chǔ)器陣列，其構(gòu)成為上述多個(gè)存儲(chǔ)單元，在各列中上述多個(gè)存儲(chǔ)單元的源極·漏極區(qū)彼此并聯(lián)連接，在各行中多條字線進(jìn)行延伸。
27.根據(jù)權(quán)利要求26所述的半導(dǎo)體器件，其特征在于上述多個(gè)存儲(chǔ)單元中的每一個(gè)，都具有在上述源極·漏極區(qū)之間的溝道區(qū)域上邊中間存在著第1絕緣膜設(shè)置的浮置柵極電極用的下層導(dǎo)體膜；與上述浮置柵極電極用的下層導(dǎo)體膜電連，中間存在著上述源極·漏極區(qū)上邊的第2絕緣膜地從上述浮置柵極電極用的下層導(dǎo)體膜向上述源極·漏極區(qū)上邊延伸的浮置柵極電極用的上層導(dǎo)體膜；中間存在著第3絕緣膜在上述浮置柵極電極用的上層導(dǎo)體膜上邊設(shè)置，用作重疊到上述浮置柵極電極用的上層導(dǎo)體膜上的上述字線的控制柵極電極用的導(dǎo)體膜。
28.一種半導(dǎo)體器件的制造方法，具有(a)在襯底的第1區(qū)域上形成第1溝，在與上述第1區(qū)域不同的第2區(qū)域上形成第2溝的工序；(b)在向襯底上邊淀積上絕緣膜后，使絕緣膜平坦化并向第1和第2溝的內(nèi)部埋入絕緣膜的工序；(c)在用光刻膠圖形把上述第2區(qū)域被覆起來后，刻蝕已埋入到第1溝內(nèi)部的絕緣膜，使已埋入到第1溝內(nèi)部的絕緣膜的上表面比已埋入到第2溝內(nèi)部的絕緣膜的上表面凹陷得更深，在上述第1區(qū)域上形成第1元件隔離部分，在上述第2區(qū)域上形成第2元件隔離部分的工序，其特征在于上述第1區(qū)域是有源區(qū)域?qū)挾刃〉膮^(qū)域，上述第2區(qū)域是有源區(qū)域?qū)挾却蟮膮^(qū)域。
29.根據(jù)權(quán)利要求28所述的半導(dǎo)體器件的制造方法，其特征在于上述第1元件隔離部分的凹槽量大，上述第2元件隔離部分的凹槽量小或?yàn)?。
30.根據(jù)權(quán)利要求28所述的半導(dǎo)體器件的制造方法，其特征在于上述第1區(qū)域的有源區(qū)域的寬度小于1微米，上述第2區(qū)域的有源區(qū)域的寬度大于1微米。
31.根據(jù)權(quán)利要求28所述的半導(dǎo)體器件的制造方法，其特征在于還包括(d)在上述襯底的主面上形成了柵極絕緣膜之后，采用向上述襯底上邊淀積導(dǎo)體膜，以光刻膠圖形為掩模對(duì)上述導(dǎo)體膜進(jìn)行加工的辦法，在上述第1區(qū)域上形成由上述導(dǎo)體膜構(gòu)成的柵極電極的工序；(e)分別向在上述第1區(qū)域上形成的上述柵極電極兩側(cè)的上述襯底內(nèi)導(dǎo)入雜質(zhì)，形成源極·漏極區(qū)的工序。
32.一種半導(dǎo)體器件的制造方法，所述半導(dǎo)體器件在襯底上配置有行列狀的多個(gè)存儲(chǔ)單元，上述多個(gè)存儲(chǔ)單元中的每一個(gè)都具有浮置柵極電極和控制柵極電極，在各列中，上述多個(gè)存儲(chǔ)單元的源極·漏極區(qū)彼此并聯(lián)連接，與上述控制柵極電極一體形成的字線在作為上述多個(gè)存儲(chǔ)單元的柵極長(zhǎng)度方向的行方向上延伸構(gòu)成存儲(chǔ)器陣列，和由與上述多個(gè)存儲(chǔ)單元不同的電路元件構(gòu)成的外圍電路區(qū)域，其特征在于具備如下的工序(a)在上述襯底的成為上述存儲(chǔ)器陣列的元件隔離部分的區(qū)域中形成第1溝，在上述襯底的成為上述外圍電路區(qū)域的元件隔離部分的區(qū)域中形成第2溝的工序；(b)在向上述襯底上邊淀積上第1絕緣膜之后，使上述第1絕緣膜平坦化并向上述第1和第2溝內(nèi)部埋入上述第1絕緣膜的工序；(c)在用光刻膠圖形把上述外圍電路區(qū)域覆蓋起來之后，刻蝕已埋入到上述第1溝內(nèi)部的第1絕緣膜，使埋入到上述第1溝內(nèi)部的上述第1絕緣膜的上表面，比埋入到上述第2溝內(nèi)部的上述第1絕緣膜的上表面凹陷得更深，在上述存儲(chǔ)器陣列上形成第1元件隔離部分，在上述外圍電路區(qū)域上形成第2元件隔離部分的工序。
33.根據(jù)權(quán)利要求32所述的半導(dǎo)體器件的制造方法，其特征在于上述存儲(chǔ)器陣列中上述第1元件隔離部分的凹槽量大，上述外圍電路區(qū)域的上述第2元件隔離部分的凹槽量小或?yàn)?。
34.根據(jù)權(quán)利要求33所述的半導(dǎo)體器件的制造方法，其特征在于上述存儲(chǔ)器陣列的有源區(qū)域的寬度小于1微米，上述外圍電路區(qū)域的有源區(qū)域的寬度大于1微米。
35.根據(jù)權(quán)利要求33所述的半導(dǎo)體器件的制造方法，其特征在于上述存儲(chǔ)器陣列的上述第1元件隔離部分的凹槽量為80nm左右，上述外圍電路區(qū)域的上述第2元件隔離部分的凹槽量為0到40nm左右。
36.根據(jù)權(quán)利要求33所述的半導(dǎo)體器件的制造方法，其特征在于上述存儲(chǔ)器陣列的有源區(qū)域?yàn)闂l帶形狀。
37.根據(jù)權(quán)利要求32所述的半導(dǎo)體器件的制造方法，其特征在于還具有如下的工序(d)在上述存儲(chǔ)單元的有源區(qū)域上邊形成成為場(chǎng)效應(yīng)晶體管的柵極絕緣膜的第2絕緣膜的工序；(e)在上述存儲(chǔ)器陣列的有源區(qū)域中，在上述第2絕緣膜上邊形成浮置柵極電極用的下層導(dǎo)體膜，使之在上述第1方向上延伸的工序；(f)向上述浮置柵極電極用的下層導(dǎo)體膜的兩側(cè)的上述襯底內(nèi)，導(dǎo)入雜質(zhì)形成在上述第1方向上延伸的源極·漏極區(qū)的工序；(g)在上述源極·漏極區(qū)上邊形成比第2絕緣膜更厚的第3絕緣膜的工序；(h)沿著上述第1方向形成連接到上述浮置柵極電極用的下層導(dǎo)體膜的上層上，在上述第3絕緣膜上邊延伸的浮置柵極電極用的上層導(dǎo)體膜的工序；(i)在上述浮置柵極電極用的上層導(dǎo)體膜的上層上形成第4絕緣膜的工序；(j)在上述第4絕緣膜上邊形成控制柵極電極用的導(dǎo)體膜的工序；(k)采用使上述控制柵極電極用的導(dǎo)體膜、上述浮置柵極電極用的上層導(dǎo)體膜和下層導(dǎo)體膜，沿著作為上述行方向的第2方向圖形化的辦法，形成與上述控制柵極電極一體形成的字線和上述浮置柵極電極的工序。
38.一種半導(dǎo)體器件的制造方法，其特征在于具有如下工序在半導(dǎo)體襯底上形成元件隔離溝，向上述元件隔離溝內(nèi)埋入導(dǎo)電性比上述襯底還低的埋入絕緣膜，形成元件隔離部分的工序；向上述半導(dǎo)體襯底上淀積柵極絕緣膜和柵極電極膜并向其上邊淀積絕緣膜，使之圖形化以形成柵極電極的工序；向上述柵極電極周圍的上述半導(dǎo)體襯底內(nèi)導(dǎo)入雜質(zhì)的工序；除去上述元件隔離部分的上述埋入絕緣膜的一部分，使上述埋入絕緣膜的最高區(qū)域形成得比上述半導(dǎo)體襯底的表面還低的工序；對(duì)上述半導(dǎo)體襯底進(jìn)行熱處理的工序；形成電連到在上述半導(dǎo)體襯底的已導(dǎo)入了上述雜質(zhì)的區(qū)域上的栓塞的工序。
39.一種半導(dǎo)體器件的制造方法，其特征在于具有如下工序在半導(dǎo)體襯底上形成元件隔離溝，向上述元件隔離溝內(nèi)埋入導(dǎo)電性比上述襯底還低的埋入絕緣膜，形成元件隔離部分的工序；向上述半導(dǎo)體襯底上淀積柵極絕緣膜和柵極電極膜并向其上邊淀積絕緣膜，使之圖形化以形成柵極電極的工序；在上述柵極電極的側(cè)壁上形成由絕緣膜構(gòu)成的側(cè)壁的工序；向上述側(cè)壁周圍的上述半導(dǎo)體襯底內(nèi)導(dǎo)入雜質(zhì)的工序；除去上述元件隔離部分的上述埋入絕緣膜的一部分，使上述埋入絕緣膜的最高區(qū)域形成得比上述半導(dǎo)體襯底的表面還低的工序；對(duì)上述半導(dǎo)體襯底進(jìn)行熱處理的工序；形成把上述半導(dǎo)體襯底的已導(dǎo)入了上述雜質(zhì)的區(qū)域和在比上述柵極電極更往上的上層上形成的布線連接起來的栓塞的工序。
全文摘要
本發(fā)明的目的在于提供可以有效地抑制在襯底上產(chǎn)生的晶體缺陷，性能良好的半導(dǎo)體器件和制造方法。其特征在于包括半導(dǎo)體襯底，具有上述半導(dǎo)體襯底上形成的溝和埋入到上述溝內(nèi)的埋入絕緣膜的元件隔離區(qū)，和與上述元件隔離區(qū)相鄰接且形成有柵極絕緣膜和柵極絕緣膜上邊的柵極電極的有源區(qū)域，上述柵極電極的至少一部分位于上述元件隔離區(qū)上邊，且存在有上述柵極電極的第1元件隔離區(qū)的上述埋入絕緣膜的上側(cè)的第1端面，位于比不存在上述柵極電極膜的第2元件隔離區(qū)的上述埋入絕緣膜的第2端面更往上邊的區(qū)域。
文檔編號(hào)H01L21/8234GK1471173SQ0314871
公開日2004年1月28日 申請(qǐng)日期2003年6月24日 優(yōu)先權(quán)日2002年6月24日
發(fā)明者石塚典男, 巖崎富生, 太田裕之, 三浦英生, 高橋正人, 鈴木範(fàn)夫, 池田修二, 田中英樹, 美馬宏行, 之, 二, 人, 夫, 生, 石 典男, 行 申請(qǐng)人:株式會(huì)社日立制作所, 聯(lián)晶半導(dǎo)體股份有限公司