專利名稱：半導(dǎo)體器件的制造方法及半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體器件的制造技術(shù)及半導(dǎo)體器件，特別涉及電容器的形成方法。
背景技術(shù)：
近年來，隨半導(dǎo)體器件的微細化、低消費功耗化及集成化的進展，半導(dǎo)體器件也正向工作電壓的低電壓化、外部電源供給的電壓的低電壓化發(fā)展，在半導(dǎo)體器件上搭載充電泵電路等升壓電路，用于從外部電源電壓形成半導(dǎo)體器件工作電壓。這種升壓電路具有電容器(電容元件)，電容器例如由利用MISFET(金屬絕緣體半導(dǎo)體場效應(yīng)晶體管)作為電容器的MIS電容元件形成。
在日本特開2001-85633(以下稱為例1)中公開了如下技術(shù)，在具有非易失性存儲器的半導(dǎo)體器件中，通過將第1柵極和第2柵極間的第1電容與第1柵極和阱區(qū)域間的第2電容并聯(lián)連接的電容結(jié)構(gòu)，減少充電泵電路的面積。
在日本特開平11-251547(以下稱為例2)中公開了如下技術(shù)，形成構(gòu)成DRAM(動態(tài)隨機存取存儲器)存儲單元的第1溝槽電容器、及在這之外的區(qū)域與第1溝槽電容器的結(jié)構(gòu)大致相同的第2溝槽電容器，第2溝槽電容器也作為電容器在DRAM以外的區(qū)域使用。
在日本特開2002-222924(以下稱為例3)中公開了如下技術(shù)，在半導(dǎo)體襯底上形成用于分離元件的溝槽，同時在形成電容元件的區(qū)域形成預(yù)期的圖形。
在上述例1中，上升了的電壓值與電容器的面積成比例，所以隨微細化而實現(xiàn)的低面積化，第1柵極和第2柵極的面積減小，可得到的容量也變小。因此，為了形成在高電壓下的安定的升壓電路，必須增加充電泵電路需要的電容器的面積。
在上述例2中，存在如下問題點為了形成與DRAM的存儲單元結(jié)構(gòu)大致相同的電容器，增加了制造工序。
在上述例3中，存在如下問題點為了形成電容元件，形成電介質(zhì)膜和布線層，增加了用于分別形成它們的制造工序。

發(fā)明內(nèi)容
本發(fā)明的目的在于，提供一種能提高單位面積電容器容量的技術(shù)。
本發(fā)明的另一目的在于，提供一種能簡化具有電容器的半導(dǎo)體器件的制造工序的技術(shù)。
可從本說明書的記述和附圖，了解本發(fā)明的其他目的和新的特征。
以下，簡單說明本申請公開的發(fā)明中的代表例的概要。
也就是說，本發(fā)明的半導(dǎo)體器件，在半導(dǎo)體襯底上具有MISFET等半導(dǎo)體元件和電容器(電容元件)，其中，通過在電容器形成區(qū)域形成的多個電容器形成槽、及在包含上述多個電容器形成槽內(nèi)部的電容器形成區(qū)域上形成的電容器電介質(zhì)膜和電容器電極，形成電容器(電容元件)。這樣一來，使電容器的表面積增加，從而可以提高單位面積的電容器容量。
另外，一種半導(dǎo)體器件的制造方法，該半導(dǎo)體器件在半導(dǎo)體襯底上具有MISFET等半導(dǎo)體元件和電容器(電容元件)，其中，在上述半導(dǎo)體襯底上，通過形成對半導(dǎo)體器件之間進行分離的元件分離槽的工序，形成至少不小于1個的電容器形成槽。這樣一來，可使電容器的表面積增加，從而可以提高單位面積的電容器容量，而且可以簡化制造工序。上述電容器形成槽形成為孔狀或條狀。這樣形成，能使電容器的表面積增加，能提高單位面積的電容器容量。
另外，本發(fā)明通過形成上述MISFET的柵極氧化膜的工序，形成在上述電容器形成槽形成的電容器電介質(zhì)膜。這樣一來，可以實現(xiàn)制造工序的簡化。在這里，MISFET包含高耐壓用MISFET和低耐壓用MISFET，能分開使用高耐壓用MISFET的柵極絕緣膜或低耐壓用MISFET的柵極絕緣膜。
另外，本發(fā)明形成存儲單元，該存儲單元包含第1存儲器柵極絕緣膜、在上述第1存儲器柵極絕緣膜上形成的第1導(dǎo)電體膜、在上述第1導(dǎo)電體膜上形成的第2存儲器柵極絕緣膜，通過同一工序形成上述第2存儲器柵極絕緣膜和在上述電容器形成槽上形成的上述電容器電介質(zhì)膜。這樣一來，可以簡化制造工序。另外，使用存儲單元的第2存儲器柵極絕緣膜，代替上述MISFET的柵極絕緣膜，來作為上述電容器電介質(zhì)膜，可以提高電容器電介質(zhì)膜的可靠性并簡化制造工序。


圖1是本發(fā)明實施例1的半導(dǎo)體器件主要部分的俯視圖。
圖2是本發(fā)明實施例1的半導(dǎo)體器件主要部分的剖面圖。
圖3是本發(fā)明實施例1的半導(dǎo)體器件主要部分的剖面圖。
圖4是說明本發(fā)明實施例1的半導(dǎo)體器件的制造方法的主要部分的剖面圖。
圖5是接圖4的半導(dǎo)體器件的制造工序中的主要部分剖面圖。
圖6是本發(fā)明實施例1的半導(dǎo)體器件的制造工序中的主要部分俯視圖。
圖7是本發(fā)明實施例1的半導(dǎo)體器件的制造工序中的主要部分俯視圖。
圖8是本發(fā)明實施例1的半導(dǎo)體器件的制造工序中的主要部分俯視圖。
圖9是接圖5的半導(dǎo)體器件的制造工序中的主要部分剖面圖。
圖10是接圖9的半導(dǎo)體器件的制造工序中的主要部分剖面圖。
圖11是接圖10的半導(dǎo)體器件的制造工序中的主要部分剖面圖。
圖12是接圖11的半導(dǎo)體器件的制造工序中的主要部分剖面圖。
圖13是接圖12的半導(dǎo)體器件的制造工序中的主要部分剖面圖。
圖14是本發(fā)明實施例1的半導(dǎo)體器件的制造工序中的主要部分俯視圖。
圖15是接圖13的半導(dǎo)體器件的制造工序中的主要部分剖面圖。
圖16是接圖15的半導(dǎo)體器件的制造工序中的主要部分剖面圖。
圖17是本發(fā)明實施例1的半導(dǎo)體器件的制造工序中的主要部分俯視圖。
圖18是接圖17的半導(dǎo)體器件的制造工序中的主要部分剖面圖。
圖19是接圖18的半導(dǎo)體器件的制造工序中的主要部分剖面圖。
圖20是接圖16的半導(dǎo)體器件的制造工序中的主要部分剖面圖。
圖21是接圖20的半導(dǎo)體器件的制造工序中的主要部分剖面圖。
圖22是接圖21的半導(dǎo)體器件的制造工序中的主要部分剖面圖。
圖23是接圖22的半導(dǎo)體器件的制造工序中的主要部分剖面圖。
圖24是接圖23的半導(dǎo)體器件的制造工序中的主要部分剖面圖。
圖25是本發(fā)明實施例1的半導(dǎo)體器件的制造工序中的主要部分俯視圖。
圖26是本發(fā)明實施例2的半導(dǎo)體器件的主要部分剖面圖。
圖27是說明本發(fā)明實施例2的半導(dǎo)體器件的制造方法的主要部分剖面圖。
圖28是本發(fā)明實施例2的半導(dǎo)體器件的制造工序中的主要部分俯視圖。
圖29是本發(fā)明實施例3的半導(dǎo)體器件的主要部分剖面圖。
圖30是說明本發(fā)明實施例3的半導(dǎo)體器件的制造方法的主要部分剖面圖。
圖31是接圖30的半導(dǎo)體器件的制造工序中的主要部分剖面圖。
圖32是接圖31的半導(dǎo)體器件的制造工序中的主要部分剖面圖。
圖33是本發(fā)明實施例3的半導(dǎo)體器件的制造工序中的主要部分剖面圖。
圖34是接圖32的半導(dǎo)體器件的制造工序中的主要部分剖面圖。
圖35是接圖33的半導(dǎo)體器件的制造工序中的主要部分剖面圖。
圖36是接圖34的半導(dǎo)體器件的制造工序中的主要部分剖面圖。
圖37是本發(fā)明實施例4的半導(dǎo)體器件的主要部分剖面圖。
圖38是說明本發(fā)明實施例4的半導(dǎo)體器件的制造方法的主要部分剖面圖。
圖39是接圖38的半導(dǎo)體器件的制造工序中的主要部分剖面圖。
圖40是接圖39的半導(dǎo)體器件的制造工序中的主要部分剖面圖。
圖41是接圖40的半導(dǎo)體器件的制造工序中的主要部分剖面圖。
圖42是接圖41的半導(dǎo)體器件的制造工序中的主要部分剖面圖。
圖43是本發(fā)明實施例5的半導(dǎo)體器件的主要部分剖面圖。
圖44是說明本發(fā)明實施例5的半導(dǎo)體器件的制造方法的主要部分剖面圖。
圖45是接圖44的半導(dǎo)體器件的制造工序中的主要部分剖面圖。
圖46是接圖45的半導(dǎo)體器件的制造工序中的主要部分剖面圖。
圖47是接圖46的半導(dǎo)體器件的制造工序中的主要部分剖面圖。
圖48是接圖47的半導(dǎo)體器件的制造工序中的主要部分剖面圖。
圖49是接圖48的半導(dǎo)體器件的制造工序中的主要部分剖面圖。
圖50是本發(fā)明實施例6的半導(dǎo)體器件的主要部分剖面圖。
圖51是說明本發(fā)明實施例6的半導(dǎo)體器件的制造方法的主要部分剖面圖。
圖52是接圖51的半導(dǎo)體器件的制造工序中的主要部分剖面圖。
圖53是接圖52的半導(dǎo)體器件的制造工序中的主要部分剖面圖。
圖54是接圖53的半導(dǎo)體器件的制造工序中的主要部分剖面圖。
圖55是本發(fā)明的充電泵電路的一電路圖。
具體實施例方式
以下，根據(jù)

本發(fā)明的具體實施方式
。并且，在用于說明實施方式的全部附圖中，具有同一功能的部件附帶同一符號，并省略對它們的重復(fù)說明。
(實施例1)圖1是示出本發(fā)明的一實施例，即具有非易失性存儲器的半導(dǎo)體器件的主要部分的俯視圖。圖1是示出左側(cè)為非易失性存儲器的存儲單元、中央為MISFET、右側(cè)為電容器(電容元件)的俯視圖。圖2是示出與圖1相對應(yīng)的左側(cè)為存儲單元、中央為高耐壓用MISFET、左側(cè)為電容器的剖面圖，分別與圖1中A-A′線、B-B′線和C-C′線方向的剖面圖相對應(yīng)。圖2所示的電容器，使用高耐壓用MISFET的柵極絕緣膜作為其電介質(zhì)膜。
圖3是示出左側(cè)為低耐壓用MISFET、右側(cè)為電容器的剖面圖，是與圖1中B-B′線、C-C′線方向相對應(yīng)的剖面圖。圖3所示的電容器，使用低耐壓用MISFET的柵極絕緣膜作為其電介質(zhì)膜。
如上所述，圖2右側(cè)所示是使用MISFET的高耐壓用柵極絕緣膜作為電容器電介質(zhì)膜的電容器形成區(qū)域，圖3右側(cè)所示是使用MISFET的低耐壓用柵極絕緣膜作為電容器電介質(zhì)膜的電容器形成區(qū)域。其中，在圖3中只示出了與圖2結(jié)構(gòu)不同的MISFET、電容器。
首先，使用圖1～圖3說明本實施例1的基本結(jié)構(gòu)。
在半導(dǎo)體襯底1上，形成非易失性存儲器的存儲單元、MISFET和電容器。并且，為了簡化以下的說明，MISFET用N溝道型MISFET表示，不圖示P溝道型MISFET。
存儲單元主要由在形成于半導(dǎo)體襯底1上的P型雜質(zhì)層(P型阱區(qū))7上形成的存儲器隧道絕緣膜(第1存儲器柵極絕緣膜)9、作為電荷積蓄層的浮柵電極10、在浮柵電極10上形成的控制柵電極(存儲器柵電極)17a、在控制柵電極17a上形成的氧化硅膜18、在浮柵電極10和控制柵電極17a之間形成的存儲器柵極層間膜(第2存儲器柵極絕緣膜)11、在存儲器柵電極結(jié)構(gòu)20的側(cè)壁形成的側(cè)壁26、在P型雜質(zhì)層(P型阱區(qū))7形成的作為漏區(qū)的N型雜質(zhì)層23a、作為源極區(qū)域的N型雜質(zhì)層23b構(gòu)成。并且，存儲器柵電極結(jié)構(gòu)20由存儲器隧道絕緣膜9、浮柵電極10、存儲器柵極層間膜11、控制柵電極17a和氧化硅膜18構(gòu)成。
存儲器隧道絕緣膜(第1存儲器柵極絕緣膜)9例如由熱氧化膜構(gòu)成，存儲器柵極層間膜(第2存儲器柵極絕緣膜)11例如由NONO膜構(gòu)成，所謂NONO膜是指在氧化膜上形成氮化硅膜、在氮化硅膜上形成氧化膜、在氧化膜上形成氮化硅膜。
作為電荷積蓄層的浮柵電極10例如由多晶硅膜形成，控制柵電極(存儲器柵電極)17a例如由多晶硅膜和硅化鈷(CoSi)膜等硅化物膜的多層膜形成。
控制柵電極(存儲器柵電極)17a與字線(word line)電連接。
布線層33構(gòu)成位線(bit line)，與作為漏區(qū)的N型雜質(zhì)層23a電連接。插頭層(plug layer)33a形成源極線，與作為源區(qū)的N型雜質(zhì)層23b電連接。布線層33和插頭層33a例如由鎢(W)、銅(Cu)等金屬膜形成。
在上述存儲單元中，數(shù)據(jù)的寫入如下進行，例如，使源區(qū)為接地電壓(0V)、向N型雜質(zhì)層23a施加5V左右的電壓、向控制柵電極17a施加10V左右的電壓，向作為電荷積蓄層的浮柵電極10注入、積蓄熱電子而進行。
消除數(shù)據(jù)時如下進行，例如，使P型雜質(zhì)層(P型阱區(qū))7為10V、源/漏區(qū)開路、向控制柵電極17a施加與寫入時相反的電位-10V左右的高電壓，從而使在作為電荷積蓄層的浮柵電極10中積蓄的電子，通過經(jīng)由存儲器隧道絕緣膜(第1存儲器柵極絕緣膜)9的電子隧道，向P型雜質(zhì)層(P型阱區(qū))7抽出而進行。
數(shù)據(jù)的讀出如下進行，例如，使源區(qū)為0V、向漏區(qū)施加1V左右的電壓、向控制柵電極17a施加2～4V左右的電壓而進行。
如上所述，非易失性存儲單元的寫入/消除動作，需要絕對值比接地電壓(0V)高的電壓。另一方面，隨著微細化、低功耗化，正在向從外部電源供給的外部電源電壓Vss為接地電壓(0V)、外部電源電壓Vcc為1.8～3.3V左右的低電壓化方向發(fā)展。所以，在半導(dǎo)體襯底上設(shè)置充電泵電路等升壓電路，由外部電源生成這些高電壓。并且，高電壓為絕對值比外部電源電壓高的電壓，本實施例的非易失性存儲器中需要大致不小于10V的高電壓。
為此，構(gòu)成外圍電路的MISFET由作為柵極絕緣膜具有高耐壓用柵極絕緣膜16的高耐壓用MISFET和具有低耐壓用柵極絕緣膜15的低耐壓用MISFET構(gòu)成，向柵電極或源/漏施加高電壓的MISFET由高耐壓用MISFET構(gòu)成。
電容器(電容元件)具有利用高耐壓用MISFET形成工序形成的MIS電容元件、及利用低耐壓用MISFET形成工序形成的MIS電容元件。
由這些MISFET和電容器構(gòu)成充電泵電路等的升壓電路。并且，高耐壓用柵極絕緣膜16的膜厚被構(gòu)成為與低耐壓用柵極絕緣膜15的膜厚相比厚。
低耐壓用MISFET、高耐壓用MISFET、電容器等半導(dǎo)體器件之間，由元件分離槽4和埋入元件分離槽中的元件分離絕緣膜分離。即，通過高耐壓用MISFET形成區(qū)域、低耐壓用MISFET形成區(qū)域、電容器形成區(qū)域等的半導(dǎo)體元件形成區(qū)域的元件分離槽4來分離元件。
N溝道型高耐壓用MISFET主要在形成于半導(dǎo)體襯底1上的P型雜質(zhì)層(P型阱區(qū))7上，由作為MISFET柵極絕緣膜的高耐壓用柵極絕緣膜16、在高耐壓用MISFET柵極絕緣膜16上形成的MISFET柵電極17b、在由柵電極17b和氧化硅膜18構(gòu)成的柵電極結(jié)構(gòu)21的側(cè)壁上形成的側(cè)壁26、在P型雜質(zhì)層(P型阱區(qū))7形成的作為源/漏區(qū)的N型雜質(zhì)層24a、27a形成。N型雜質(zhì)層24a、27a與布線層34a電連接。
高耐壓用柵電極17b利用與存儲單元的控制柵電極(存儲器柵電極)17a同層的導(dǎo)電膜形成。
利用高耐壓用MISFET形成工序而形成的電容器(MIS電容元件)C主要在形成于半導(dǎo)體襯底1的N型雜質(zhì)層(N型阱區(qū))8上形成的電容器形成槽4a上，由通過形成高耐壓用MISFET的柵極絕緣膜的工序形成的電容器電介質(zhì)膜16a、及通過形成高耐壓用MISFET的柵電極17b的工序形成的電容器電極17c構(gòu)成。并且，電容器的上部電極結(jié)構(gòu)22由電容器電極17c和氧化硅膜18形成。
也就是說，電容器形成槽4a通過與形成分離MISFET等的半導(dǎo)體元件間的元件分離槽4的工序相同的工序形成，在電容器形成槽4a的側(cè)面和底面形成電容器的電介質(zhì)膜16a，電容器電極17c經(jīng)電容器的電介質(zhì)膜16a埋入電容器形成槽4a而形成。
并且，在電容器(MIS電容元件)形成區(qū)域形成N型雜質(zhì)層(N型阱區(qū))8的工序，通過與在圖未示出的p溝道MISFET形成區(qū)域形成N型雜質(zhì)層(N型阱區(qū))8的工序相同的工序形成。
通過與形成N溝道型高耐壓用MISFET的柵電極17b的工序相同的工序形成的電容器電極17c成為電容器的上部電極，N型雜質(zhì)層(N型阱區(qū))8成為電容器的下部電極。N型雜質(zhì)層(N型阱區(qū))8通過使用p溝道MISFET的源/漏區(qū)形成工序形成的N型雜質(zhì)層28a，與布線層35a電連接，電容器電極17c與布線層36a電連接。
低耐壓用MISFET主要在形成于半導(dǎo)體襯底1的P型雜質(zhì)層(P型阱區(qū))7上，由作為MISFET柵極絕緣膜的低耐壓用柵極絕緣膜15、在低耐壓用MISFET柵極絕緣膜15上形成的MISFET柵電極17b、在由柵電極17b和氧化硅膜18構(gòu)成的柵電極結(jié)構(gòu)21的側(cè)壁上形成的側(cè)壁26、在P型雜質(zhì)層(P型阱區(qū))7形成的作為源/漏區(qū)的N型雜質(zhì)層24a、27a形成。N型雜質(zhì)層24a、27a與布線層34a電連接。
低耐壓用柵電極17b利用與存儲單元的控制柵電極(存儲器柵電極)17a同層的導(dǎo)電膜形成。
利用低耐壓用MISFET形成工序而形成的電容器(MIS電容元件)，主要在形成于半導(dǎo)體襯底1的N型雜質(zhì)層(N型阱區(qū))8上形成的電容器形成槽4a上，由通過形成低耐壓用MISFET的柵極絕緣膜的工序形成的電容器電介質(zhì)膜15a、及在形成低耐壓用MISFET的柵電極17b的工序形成的電容器電極17c構(gòu)成。并且，電容器的上部電極結(jié)構(gòu)22由電容器電極17c和氧化硅膜18形成。
電容器形成槽4a使用與形成分離MISFET等半導(dǎo)體元件間的元件分離槽4的工序相同的工序形成，在電容器形成槽4a的側(cè)面和底面形成電容器的電介質(zhì)膜15a，電容器電極17c通過電容器的電介質(zhì)膜15a埋入電容器形成槽4a而形成。
使用低耐壓用MISFET的柵電極17b形成工序形成的電容器電極17c構(gòu)成電容器的上部電極，N型雜質(zhì)層(N型阱區(qū))8構(gòu)成電容器的下部電極。N型雜質(zhì)層(N型阱區(qū))8通過使用p溝道MISFET的源/漏區(qū)形成工序形成的N型雜質(zhì)層28a，與布線層35a電連接，電容器電極17c與布線層36a電連接。
雖然由這些電容器構(gòu)成充電泵電路等升壓電路的電容元件，但為了提高升壓電路的能力，必須提高電容器的容量，也就是必須增大MIS電容元件的占有面積，由此將導(dǎo)致在芯片中所占的升壓電路的占有面積增加的問題。也就是說，需要增加單位面積的電容器的電容值，在本實施例中，采用元件分離槽形成工序在半導(dǎo)體襯底1的表面形成電容器形成槽4a，在其內(nèi)部埋入電容器(MIS電容元件)C的電容器電極17c而形成，與在平坦的半導(dǎo)體襯底1表面上形成電容器(MIS電容元件)的情況相比較，電容器(MIS電容)的面積即電容器形成槽4a的側(cè)面和底面成為MIS電容，所以可以提高單位面積的電容器容量，可以增大MIS電容。
另外，由在電容器形成區(qū)域形成的多個電容器形成槽4a、及在包含上述多個電容器形成槽4a內(nèi)部的電容器形成區(qū)域上形成的電容器電介質(zhì)膜15a和電容器電極17c，形成電容器(電容元件)。由此，可以使電容器的表面積增大，從而提高單位面積的電容器容量。
另外，上述電容器形成槽4a的深度實質(zhì)上與上述元件分離槽4的深度相等，電容器形成槽4a使用形成元件分離槽4的工序形成。也就是說，電容器形成槽4a如下形成，在包含電容器形成區(qū)域在內(nèi)的半導(dǎo)體襯底1上利用形成分離各半導(dǎo)體元件的元件分離槽4的工序，至少形成不少于1個的電容器形成槽4a，在埋入作為元件分離絕緣膜的氧化硅膜5之后，除去電容器形成區(qū)域的作為元件分離絕緣膜的氧化硅膜5。也就是說，通過形成元件分離槽4的同一工序，至少形成不少于1個的電容器形成槽4a。
另外，電容器的電介質(zhì)膜15a、16a分別由與MISFET的低耐壓用柵極絕緣膜15和高耐壓用柵極絕緣膜16同層的絕緣膜形成，電容器電極17c由與MISFET的柵電極17b和控制柵電極17a同層的導(dǎo)電膜形成。也就是說，電容器的電介質(zhì)膜15a、16a分別是通過與MISFET的低耐壓用柵極絕緣膜15和高耐壓用柵極絕緣膜16相同的形成工序形成的絕緣膜，電容器電極17c是通過與MISFET的柵電極17b和控制柵電極17a相同的形成工序形成的導(dǎo)電膜。由此，可以實現(xiàn)制造工序的簡化，而且可以提高單位面積的電容器容量。
接著，說明本實施例中使用的充電泵電路的一個例子。如圖55所示，充電泵電路100通過從外部接受的輸入信號Φ、Φ和電容器C1、C2、…、Cn-1、Cn升壓，產(chǎn)生高電壓。電容器C1、C2、…、Cn-1、Cn由在上述電容器形成區(qū)域形成的電容器形成。晶體管T0、T1、…、Tn-1、Tn例如由上述高耐壓用MISFET中N型MISFET形成，在源區(qū)27a和柵電極17b短路的狀態(tài)下形成。如上所述的晶體管T0的源區(qū)27a與外部電壓Vcc連接，漏區(qū)27a與下一級的晶體管T1和電容器C1連接。
在此，如果施加外部電壓Vcc，則由第一級電容器C1升壓的電荷通過晶體管T1對下一級電容器C2進行充電。由電容器C2升壓的電荷通過晶體管T2對下一級電容器C3進行充電。如上所述反復(fù)升壓，可從輸出端得到內(nèi)部電壓Vpp。通過控制柵極的控制電路，向上述存儲單元的控制柵電極17a施加如上的內(nèi)部電壓Vpp。在本實施例中，外部電壓大致為1.8～3.3V，內(nèi)部電壓Vpp可升壓至18V左右。
以下，說明本實施例1的半導(dǎo)體器件的制造方法。
首先，如圖4所示，準備例如由P型單晶硅形成的半導(dǎo)體襯底1。然后，例如對該半導(dǎo)體襯底1進行熱氧化，在其表面形成厚度大致為8～10nm的氧化硅膜2。
然后，例如使用CVD(化學(xué)氣相淀積)法在氧化硅膜2的上層，淀積膜厚大致為130～150nm的氮化膜3作為保護膜，然后，如圖4所示，以抗蝕圖形為掩膜，順次對氮化膜3、氧化硅膜2和半導(dǎo)體襯底1進行干法刻蝕，由此在半導(dǎo)體襯底1上形成元件分離槽4。這時，在電容器形成區(qū)域至少形成不少于1個的電容器形成槽4a，此時的電容器形成槽4a的平面形狀形成為如圖6所示的條狀、或如圖7所示的孔狀、或如圖8所示的格子狀。
如上所述，通過同一工程形成元件分離槽4和電容器形成槽4a，可實現(xiàn)制造工序的簡化。再有，通過在電容器形成區(qū)域的表面上形成不少于1個的電容器形成槽4a，可提高單位面積的電容器容量。另外，電容器形成槽4a的形成圖形也可以不限于孔狀、條狀或格子狀，在不超出本發(fā)明主旨的范圍內(nèi)，可進行改變。
接著，如圖9所示，在半導(dǎo)體襯底1上，例如使用CVD法淀積氧化硅膜5作為絕緣膜。然后，通過化學(xué)機械研磨(CMPChemicalMechanical Polishing)法研磨氧化硅膜5，在元件分離槽4的內(nèi)部殘留并埋入氧化硅膜5，形成元件分離區(qū)域。同樣在電容器形成槽4a的內(nèi)部埋入氧化硅膜5。
接著，在例如使用熱磷酸除去氮化硅膜3后，通過離子注入法向存儲單元和N溝道型MISFET形成區(qū)域注入P型雜質(zhì)，例如硼(B)，形成P型雜質(zhì)層(P型阱區(qū))7。另外，通過離子注入法向電容器和圖未示出的P溝道型MISFET形成區(qū)域注入N型雜質(zhì)，例如磷(P)或砷(As)，形成N型雜質(zhì)層(N型阱區(qū))8。
接著，如圖10所示，例如對半導(dǎo)體襯底1進行熱氧化，在表面形成大致8～12nm的氧化硅膜，由此形成存儲單元的存儲器隧道絕緣膜(第1存儲器柵極絕緣膜)9。接著，利用CVD法在半導(dǎo)體襯底1的整個面，淀積成為存儲單元的浮柵電極(電荷積蓄層)10的多晶硅層10a。
接著，如圖11所示，在多晶硅層10a上的整個面，形成成為存儲單元的存儲器柵極層間膜(第2存儲器柵極絕緣膜)的氧化硅膜和氮化硅膜的多層膜11a。進一步，在該多層膜11a上形成作為保護膜的氮化硅膜13，形成由多層膜11a和氮化硅膜13構(gòu)成的存儲器柵極層間膜11(以下，記為NONO膜11)。例如使用CVD法，順次疊層形成膜厚大致為2～6nm的氧化硅膜、膜厚大致為5～9nm的氮化硅膜、膜厚大致為3～7nm的氧化硅膜、膜厚大致為5～15nm的氮化硅膜，從而形成NONO膜11。
接著，如圖12所示，在使用抗蝕圖形121覆蓋存儲單元形成區(qū)域的整個面之后，例如通過干法刻蝕，順次除去在MISFET形成區(qū)域的整個面和電容器形成區(qū)域的整個面形成的NONO膜11、多晶硅層10a和存儲器隧道絕緣膜9。
接著，如圖13所示，以抗蝕圖形122為掩膜，該抗蝕圖形122用圖14所示的平面圖形在存儲單元形成區(qū)域的整個面和MISFET形成區(qū)域的整個面上形成，例如通過干法刻蝕，選擇除去埋入電容器的電容器形成槽4a中的氧化硅膜5。
接著，形成MISFET的柵極絕緣膜，其中，通過同層的電介質(zhì)膜形成用于MISFET的柵極絕緣膜和用于電容器的電容器電介質(zhì)膜。也就是說，在同一工序形成用于MISFET的柵極絕緣膜和用于電容器的電容器電介質(zhì)膜。在本實施例中，說明了有關(guān)在同一制造工序內(nèi)分開形成高耐壓用柵極絕緣膜和低耐壓用柵極絕緣膜的例子，說明了有關(guān)(a)形成電容器電介質(zhì)膜的工序和形成高耐壓用的柵極絕緣膜的工序為同一工序的情況、及(b)形成電容器電介質(zhì)膜的工序和形成低耐壓用的柵極絕緣膜的工序為同一工序的情況。
(a)如圖15所示，例如通過對半導(dǎo)體襯底1進行熱氧化，在包含MISFET形成區(qū)域和電容器形成槽4a在內(nèi)的電容器形成區(qū)域，形成由MISFET的高耐壓用柵極絕緣膜和電容器的電介質(zhì)膜構(gòu)成的、厚度大致為12～16nm的氧化硅膜14。
(b)接著，如圖16和圖17所示，在存儲單元形成區(qū)域的整個面、及使用MISFET形成區(qū)域和電容器形成區(qū)域的高耐壓用柵極絕緣膜的區(qū)域的整個面，形成抗蝕圖形123。也就是說，形成抗蝕圖形123，以便露出MISFET形成區(qū)域和電容器形成區(qū)域的使用高耐壓用柵極絕緣膜的區(qū)域的整個面。
接著，如圖18所示，例如利用干法刻蝕，除去在MISFET和電容器的使用低耐壓用柵極絕緣膜的區(qū)域形成的氧化硅膜14。
接著，如圖19所示，在除去抗蝕圖形123之后，例如通過對半導(dǎo)體襯底1進行熱氧化處理，形成由MISFET和電容器的低耐壓用柵極絕緣膜形成的、厚度大致為4～8nm的氧化硅膜，由此形成低耐壓用柵極絕緣膜15和電介質(zhì)膜15a。
并且，如圖20所示，通過該熱氧化，MISFET和電容器的使用高耐壓用柵極絕緣膜的區(qū)域的氧化膜14，由被氧化的膜厚大致為15～20nm的高耐壓用柵極絕緣膜16和電介質(zhì)膜16a構(gòu)成。也就是說，在MISFET形成區(qū)域和電容器形成區(qū)域的使用高耐壓用柵極絕緣膜的區(qū)域，形成上述高耐壓柵極絕緣膜16。
另一方面，如圖19所示，在MISFET形成區(qū)域和電容器形成區(qū)域的使用低耐壓用柵極絕緣膜的區(qū)域，形成上述低耐壓柵極絕緣膜15。由上述低耐壓柵極絕緣膜15形成的氧化硅膜，具有作為MISFET的低耐壓柵極絕緣膜和電容器的電容器電介質(zhì)膜的功能。
在本實施例1中，主要記述了電容器電介質(zhì)膜使用(a)與高耐壓用的柵極絕緣膜相同的膜的情況，但在記述(b)低耐壓用的柵極絕緣膜的情況時，這以后的制造方法用相同的步驟進行，故除去一部分省略其說明。
接著，如圖21所示，在存儲單元形成的NONO膜11上、及在MISFET和電容器上形成的低耐壓用柵極絕緣膜15和高耐壓用柵極絕緣膜16上，形成多晶硅層17，該多晶硅層17例如稱為由存儲單元的控制柵電極(存儲器柵電極)17a(參照圖2)。接著，在多晶硅層17上，例如通過CVD法淀積氧化硅膜18作為絕緣膜，該絕緣膜作為存儲單元的間隙層。
接著，如圖22所示，在氧化硅膜18上形成抗蝕圖形124，從而干法刻蝕氧化硅膜18、多晶硅膜17、NONO膜11和多晶硅層10a，來形成存儲單元的控制柵電極(存儲器柵電極)17a、浮柵電極(電荷積蓄層)10、高耐壓用和低耐壓用MISFET的柵電極17b、電容器的電容器電極17c。通過到此為止的工序，形成存儲器柵電極結(jié)構(gòu)20，該存儲器柵電極結(jié)構(gòu)20由存儲器隧道絕緣膜9、浮柵電極10、存儲器柵極層間膜11、控制柵電極17a和氧化硅膜18構(gòu)成。
并且，存儲單元的控制柵電極(存儲器柵電極)17a由在多晶硅層上形成的硅化鈷(CoSi)膜等硅化物膜結(jié)構(gòu)構(gòu)成。
接著，如圖23所示，在使用抗蝕劑覆蓋MISFET形成區(qū)域和電容器形成區(qū)域的整個面之后，在存儲單元形成區(qū)域通過離子注入法，例如對存儲器柵電極結(jié)構(gòu)20自調(diào)整地導(dǎo)入砷(As)等N型雜質(zhì)，形成N型雜質(zhì)層23a、23b，作為存儲單元的源/漏區(qū)。接著，在使用抗蝕劑覆蓋存儲單元形成區(qū)域和電容器形成區(qū)域的整個面之后，在MISFET形成區(qū)域通過離子注入法，例如對柵電極部21自調(diào)整地導(dǎo)入磷(P)等N型雜質(zhì)，形成N型雜質(zhì)層24a，作為MISFET的源/漏區(qū)。
另外，在MISFET的柵極絕緣膜是低耐壓用柵極絕緣膜15的情況，利用離子注入法導(dǎo)入砷(As)，形成N型雜質(zhì)層24a(參照圖3)。
接著，如圖24所示，在主面也就是存儲單元形成區(qū)域、MISFET形成區(qū)域和電容器形成區(qū)域的整個面，例如通過CVD法淀積厚度大致為110～150nm的氮化硅膜25。接著，在使用抗蝕劑覆蓋存儲單元形成區(qū)域的整個面之后，對MISFET形成區(qū)域和電容器形成區(qū)域的氮化硅膜25進行各向異性的干法刻蝕，在MISFET的柵電極和電容器電極的側(cè)壁形成側(cè)壁26。
接著，對MISFET的柵電極部21、電容器上部電極部22和側(cè)壁26，通過離子注入法，自調(diào)整地導(dǎo)入砷(As)等N型雜質(zhì)，形成N型雜質(zhì)層27作為MISFET的源/漏區(qū)，并形成N型雜質(zhì)區(qū)域28a作為電容器的下部電極引出部的擴散層。
接著，在主面也就是存儲單元形成區(qū)域、MISFET和電容器形成區(qū)域的整個面，例如通過CVD法淀積氧化硅膜(參照圖2和圖3)作為層間絕緣膜29，然后通過CMP法使其表面平坦化。
接著，在使用抗蝕劑覆蓋MISFET形成區(qū)域和電容器形成區(qū)域的整個面之后，對層間絕緣膜29進行圖形化，在層間絕緣膜29上形成連接孔CONT1(參照圖2)，該連接孔CONT1到達存儲單元形成區(qū)域的N型雜質(zhì)層23a、23b。
接著，如圖25所示，在使用抗蝕劑覆蓋存儲單元形成區(qū)域的整個面之后，對層間絕緣膜29進行圖形化，形成連接孔CONT2、連接孔CONT3(參照圖2和圖3)和連接孔CONT4(參照圖2和圖3)，該連接孔CONT2露出MISFET形成區(qū)域的N型雜質(zhì)層24a、27a，該連接孔CONT3到達電容器的下部電極引出部的N型雜質(zhì)層28a，該連接孔CONT4到達電容器上部電極結(jié)構(gòu)22。
接著，在包含連接孔CONT1～4內(nèi)部的層間絕緣膜29上，例如使用濺射法淀積TiN膜。然后，使用CVD法在該TiN膜上淀積W膜而使用該W膜埋入連接孔CONT1～4。接著，通過CMP法除去層間絕緣膜29上的W膜和TiN膜，在連接孔CONT1～4內(nèi)殘留W膜和TiN膜，形成由W膜和TiN膜構(gòu)成的插頭部分。
接著，在層間絕緣膜29和插頭層33a上，例如使用CVD法淀積由氧化硅膜構(gòu)成的層間絕緣膜32(參照圖2和圖3)。接著，形成向插頭層33a引出的布線孔33b(參照圖2和圖3)，然后例如通過濺射法在該引出布線孔33b中埋入W膜，通過刻蝕該W膜，形成與在電容器上形成的N型雜質(zhì)層23a、23b電連接的布線層33(參照圖2)、與在高耐壓用MISFET形成的N型雜質(zhì)層24a、27a電連接的布線層34(參照圖2)、與在低耐壓用MISFET形成的N型雜質(zhì)層24a、27a電連接的布線層34b(參照圖3)、與在電容器上形成的N型雜質(zhì)層28a、28b電連接的布線層35a(參照圖2)和35b(參照圖3)、與電容器上部電極17c電連接的布線層36a(參照圖2)和布線層36b(參照圖3)。
根據(jù)上述實施例，可以形成圖2所示的結(jié)構(gòu)。并且，MISFET的柵極絕緣膜和電容器的電容器電介質(zhì)膜使用了低耐壓用柵極絕緣膜的情況的圖如圖3所示。
根據(jù)如上所述的實施例1，可以在同一工序形成元件分離槽4和電容器形成槽4a。并且，形成MISFET的高耐壓用柵極絕緣膜16或低耐壓用柵極絕緣膜15的工序、與形成電容器的電介質(zhì)膜16a或電介質(zhì)膜15的工序可以是同一工序。也就是說，通過同一工序形成絕緣膜，該絕緣膜用于形成高耐壓用柵極絕緣膜16或低耐壓用柵極絕緣膜15、及電容器的電介質(zhì)膜16a或電介質(zhì)膜15a。并且，形成MISFET的柵電極17b的工序，可以與形成電容器電極17c的工序是同一工序。也就是說，通過同一工序，形成用于形成MISFET的柵電極17b和電容器電極17c的導(dǎo)體膜。由此，可以簡化本實施1的半導(dǎo)體器件的制造工序。
(實施例2)以下，本實施例2的半導(dǎo)體器件的主要部分在圖25中示出。
在上述實施例1中，如圖9所示，在除去埋入電容器形成槽4a的氧化硅膜5的工序中，雖然使用了圖14所示的掩膜作為抗蝕圖形，但在本實施例2中，使用圖27和圖28所示的掩膜進行圖形化，也可以將元件分離槽4的一部分作為電容器形成區(qū)域的一部分使用。
并且，為了易于理解說明，在以下的工藝中，省略與上述實施例1相同的部分。
首先，在上述實施例1中的圖12示出的工序之后，在埋入元件分離槽4(參照圖12)和至少不少于1個的電容器形成槽4a中的氧化硅膜5上，形成圖27和28示出的抗蝕圖形125，以抗蝕圖形為掩膜進行干法刻蝕，除去埋入電容器形成槽4a和元件分離槽4的一部分中的氧化硅膜5。
接著，與上述實施例1的圖15以后所示的工序相同，形成MISFET的柵極絕緣膜(低耐壓用柵極絕緣膜15或高耐壓用柵極絕緣膜16)。
由于以下的工序與上述實施例1形同，故省略說明。
在如上所述的本實施例2中，可以不增加制造工序，通過利用元件分離槽4的一部分作為電容器形成區(qū)域的一部分，可以增加電容器的單位面積的容量。
另外，本實施例2是根據(jù)上述實施例1進行說明的，通過以下的實施方式也同樣可以實施。
(實施例3)本發(fā)明實施例3的半導(dǎo)體器件的主要部分的構(gòu)造如圖29所示。
在上述實施例1中，形成MISFET的柵極絕緣膜(低耐壓用柵極絕緣膜15和高耐壓用柵極絕緣膜16)的工序、與形成電容器電介質(zhì)膜15a、16a的工序為同一工序，但在本實施例3中，利用同層的電介質(zhì)膜，形成NONO膜11和電容器的電容器電介質(zhì)膜，該NONO膜11作為存儲單元的存儲器柵極層間膜(第2存儲器柵極絕緣膜)。也就是說，形成作為存儲單元的存儲器柵極層間膜(第2存儲器柵極絕緣膜)的NONO膜11的工序、與形成電容器的電容器電介質(zhì)膜的工序是同一工序。
并且，為了易于理解說明，在以下的工藝中，省略與上述實施例1相同的部分的說明。并且，MISFET也和實施例1一樣將柵極絕緣膜分為高耐壓用和低耐壓用進行制造，但主要以高耐壓用為主進行說明。
在上述實施例1中，在形成圖10所示的作為存儲單元的浮柵電極(電極電荷積蓄層)而形成的多晶硅層10a的工序之后，在形成了多晶硅層10a的狀態(tài)下，使用抗蝕劑覆蓋存儲單元和MISFET形成區(qū)域的整個面之后，通過干法刻蝕除去在電容器形成區(qū)域形成的多晶硅層10a。
接著，如圖30所示，在使用抗蝕圖形126覆蓋了存儲單元形成區(qū)域和MISFET形成區(qū)域的整個面和除去電容器形成區(qū)域的電容器形成槽4a的區(qū)域之后，通過干法刻蝕順次除去在電容器形成區(qū)域的存儲器隧道絕緣膜9和埋入電容器形成槽4a的氧化硅膜5。
接著，如圖31所示，通過與實施例1相同的工序，在存儲單元形成區(qū)域的整個面、MISFET形成區(qū)域和電容器形成區(qū)域的整個面，形成作為存儲單元柵極層間膜的NONO11。也就是說，通過同一工序形成絕緣膜，該絕緣膜用于形成存儲器柵極層間膜11和電容器的電介質(zhì)膜。
接著，如圖32所示，在使用抗蝕劑127覆蓋存儲單元和電容器形成區(qū)域的整個面之后，通過干法刻蝕除去在MISFET形成區(qū)域形成的NONO膜11、多晶硅層10a和存儲器隧道絕緣膜9。另外，如圖33所示，在形成低耐壓用柵極絕緣膜15的區(qū)域也同樣除去。
接著，在MISFET形成區(qū)域形成高耐壓用柵極絕緣膜16和低耐壓柵極絕緣膜15。有關(guān)形成高耐壓用柵極絕緣膜16和低耐壓柵極絕緣膜15的方法，與上述實施例1相同，分開制作(a)高耐壓用柵極絕緣膜、(b)低耐壓柵極絕緣膜。由于有關(guān)其制造方法相同，故省略說明(參照圖34和圖25)。
接著，如圖36所示，在形成于存儲單元和電容器形成區(qū)域的NONO膜11上、及在形成于MISFET形成區(qū)域的柵極絕緣膜上，采用CVD法順次淀積成為存儲單元的控制柵電極(存儲器柵電極)17a的多晶硅膜和成為覆蓋層的氧化硅膜18。
接著，形成抗蝕圖形128，通過使用該抗蝕圖形128的干法刻蝕，形成存儲器柵電極結(jié)構(gòu)20、MISFET的柵電極結(jié)構(gòu)21和電容器上部電極結(jié)構(gòu)22。也就是說，通過同一工序形成用于形成存儲器柵電極結(jié)構(gòu)20、MISFET的柵電極結(jié)構(gòu)21和電容器上部電極結(jié)構(gòu)22的導(dǎo)電體膜。
以下，可以經(jīng)過與上述實施例1同樣的制造工序，形成具有圖29示出的非易失性存儲器的半導(dǎo)體器件，故省略其說明。
如上所述，利用同一工序形成電容器的電容器電介質(zhì)膜和存儲單元的存儲器柵極層間膜，實現(xiàn)制造工序的簡化。并且，作為電容器的電容器電介質(zhì)膜，可通過使用NONO膜11代替MISFET的低耐壓用柵極絕緣膜15或高耐壓用柵極絕緣膜16，作為可靠性高的電容器電介質(zhì)膜。
(實施例4)接著，圖37所示為本實施例4的半導(dǎo)體器件的主要部分的結(jié)構(gòu)。
在上述實施例1中，如圖10～22所示的存儲單元的形成工序，形成多晶硅層10a作為存儲單元的電荷積蓄層，但本實施例使用氮化硅膜41作為電荷積蓄層。并且，通過捕獲氮化硅膜41誘捕的電子，氮化硅膜41積蓄電荷。
并且，為了易于說明，在以下的工藝中，省略與上述實施例1相同的部分的說明。
在上述實施例1的圖10示出的工序之后，如圖38所示，例如使用CVD法，在存儲器隧道絕緣膜9上順次淀積氮化硅膜41、氧化硅膜42。該氮化硅膜41代替存儲單元的浮柵電極，實現(xiàn)積蓄電荷的功能。
接著，如圖39所示，使用抗蝕圖形129覆蓋存儲單元形成區(qū)域的整個面，順次刻蝕并除去在MISFET形成區(qū)域和電容器形成區(qū)域形成的氧化硅膜42、氮化硅膜41和存儲器隧道絕緣膜9。接著，形成上述實施例1的圖14示出的抗蝕圖形122，除去埋入電容器形成槽4a的氧化硅膜5。
接著，如圖40所示，通過與上述實施例1一樣的工序，在MISFET形成區(qū)域和電容器形成區(qū)域，分別形成MISFET的柵極絕緣膜(低耐壓用柵極絕緣膜15和高耐壓用柵極絕緣膜16)和電介質(zhì)膜16a。
接著，如圖41所示，在形成于存儲單元形成區(qū)域的氧化硅膜41上、及在MISFET形成區(qū)域和電容器形成區(qū)域形成的低耐壓用柵極絕緣膜15或高耐壓用柵極絕緣膜16上，使用CVD法順次淀積多晶硅膜44和氧化硅膜45。
接著，如圖42所示，以抗蝕圖形130為掩膜進行圖形化，形成存儲器柵電極44a、MISFET的柵電極44b和電容器的上部電極44c。也就是說，通過同層的導(dǎo)電體膜，構(gòu)成存儲器柵電極44a、MISFET的柵電極44b和電容器的上部電極44c，通過同一工序，形成用于形成存儲器柵電極44a、MISFET的柵電極44b和電容器的上部電極44c的導(dǎo)電體膜。通過到此為止的工序，可以形成由存儲器隧道絕緣膜9、氮化硅膜41、氧化硅膜42、存儲器柵電極44a和氧化硅膜45構(gòu)成的存儲器柵電極結(jié)構(gòu)40。
從這以后，可以經(jīng)過與上述實施例1同樣的制造工序，形成具有圖37示出的非易失性存儲器的半導(dǎo)體器件，故省略其說明。
在如上所述的實施例4中，使用氮化硅膜41形成存儲單元的電荷積蓄層來代替上述實施例1中的多晶硅層10a，但與在作為連續(xù)導(dǎo)電膜的多晶硅層10a上積蓄電荷的情況比較，氮化硅膜41中的電子俘獲是非連續(xù)、離散的，所以，即使在存儲器隧道絕緣膜9的局部發(fā)生了氣泡等電荷泄露漏通的情況，積蓄的電荷也不會全部消失，可本質(zhì)地強固記憶特性。
并且，也可以使用由直徑為幾納米的硅球形成的所謂硅納米點(dot)形成電荷積蓄層，以代替該氮化硅膜41，這時也可以得到與上述實施例4相同的效果。
(實施例5)接著，圖43示出本實施例5的半導(dǎo)體器件的主要部分的結(jié)構(gòu)。
在上述實施例4中，作為上述實施例1的變化例，形成存儲器柵電極結(jié)構(gòu)40來代替存儲器柵電極結(jié)構(gòu)20，但本實施例5像圖43示出的存儲器柵電極結(jié)構(gòu)50那樣，是通過所謂分離柵型形成的。
并且，為了易于說明，在以下的工藝中，省略與上述實施例1相同的部分的說明。
在上述實施例1的圖10示出的工序之后，如圖44所示，例如使用CVD法，在存儲器隧道絕緣膜9上順次淀積多晶硅膜51和氧化硅膜52。并且，氧化硅膜52也可以通過對多晶硅膜51的表面進行熱氧化而形成。
接著，如圖45所示，在形成于存儲單元形成區(qū)域的氧化硅膜52上形成抗蝕圖形131后，對氧化硅膜52、多晶硅膜51和存儲器隧道絕緣膜9順次進行圖形化并選擇地除去。存儲單元的電荷積蓄層由多晶硅膜51形成。
接著，如圖46所示，使用與上述事實例1中的圖14示出的掩膜相同的掩膜形成抗蝕圖形132，選擇地除去在電容器的電容器形成槽4a形成的氧化硅膜5。
接著，如圖47所示，例如使用CVD法形成作為MISFET的柵極絕緣膜52的氧化硅膜。另外，也可以通過與形成上述實施例1的高耐壓用柵極絕緣膜16(參照圖2)和低耐壓用柵極絕緣膜15(參照圖3)相同的工序，分開形成作為MISFET柵極絕緣膜53的氧化硅膜。
接著，如圖48所示，在柵極絕緣膜53上，例如使用CVD法順次淀積多晶硅膜54和氧化硅膜55。
接著，如圖49所示，形成抗蝕圖形133，通過圖形化選擇地除去氧化硅膜55和多晶硅膜54，可以形成存儲器柵電極54a、MISFET的柵電極54b和電容器的上部電極54c。通過到此為止的工序，可以形成由存儲器隧道絕緣膜9、多晶硅膜51、氧化硅膜52、柵極絕緣膜53、存儲器柵電極54a和氧化硅膜55構(gòu)成的存儲器柵電極結(jié)構(gòu)50。
以下，經(jīng)與上述實施例1同樣的制造工序，可以形成具有圖43示出的非易失性存儲器的半導(dǎo)體器件，故省略其說明。
如上所述，在存儲器柵電極部如本實施例5示出的結(jié)構(gòu)的情況，也可以得到與上述實施例1一樣的效果。
(實施例6)接著，本實施例6的半導(dǎo)體器件的主要部分的結(jié)構(gòu)如圖50所示。
在上述實施例1中，在MISFET的柵電極和電容器的上部電極上使用作為存儲單元控制柵電極17a(參照圖2)的多晶硅層17(參照圖21)，但在本實施例6中，是使用作為上述存儲單元的浮柵電極10(參照圖2)的多晶硅層10a和作為控制柵電極17a的多晶硅層17而形成的。
并且，為了易于說明，在以下的工藝中，省略與上述實施例1相同的部分的說明。
在上述實施例1的圖9示出的工序之后，如圖51所示，使用抗蝕圖形134覆蓋電容器形成槽4a以外的區(qū)域，刻蝕并除去埋入電容器形成槽4a的氧化硅膜5。
接著，如圖52所示，通過例如對半導(dǎo)體襯底1進行熱氧化，在MISFET形成區(qū)域形成柵極絕緣膜60，同時在電容器形成槽4a上形成柵極絕緣膜60。在此，柵極絕緣膜60也可以通過與上述實施例1的形成高耐壓用柵極絕緣膜16(參照圖2)和低耐壓用柵極絕緣膜15(參照圖3)的工序相同的工序分開形成。并且，這時，在存儲單元形成區(qū)域形成與柵極絕緣膜60同樣的氧化膜。
接著，在用抗蝕劑覆蓋MISFET形成區(qū)域和電容器形成區(qū)域的整個面之后，刻蝕并除去存儲單元形成區(qū)域的表面的上述氧化膜。然后，通過對半導(dǎo)體襯底1進行熱氧化，在存儲單元形成區(qū)域形成作為存儲器隧道絕緣膜的氧化硅膜61。
接著，如圖53所示，使用CVD法在半導(dǎo)體襯底1的整個面淀積成為存儲單元的浮柵電極(電荷積蓄層)的多晶硅膜63后，在多晶硅膜63上形成作為存儲器柵極層間膜的NONO膜64。
接下來，如圖54所示，在有選擇地除去在MISFET形成區(qū)域以及電容器形成區(qū)域形成的NONO膜64的一部分之后，在露出的多晶硅膜63和NONO膜64上，用CVD法順次沉積成為存儲單元的控制柵電極(存儲器柵電極)的多晶硅膜65以及成為覆蓋層(cap layer)的氧化硅膜66。這樣，可以使在MISFET形成區(qū)域和電容器形成區(qū)域形成的多晶硅膜63與多晶硅膜65導(dǎo)通。其后，使用了抗蝕圖形的干法刻蝕，通過圖形化有選擇地除去氧化硅膜66、多晶硅膜65、NONO膜64、多晶硅膜63和氧化硅膜61，可以形成如圖50所示的存儲器柵電極63a、65a、MISFET的柵電極63b、65b、電容器上部電極63c、65c。
以下，經(jīng)過和上述實施例1相同的制造方法，可以形成圖50所示的本實施例6的具有不揮發(fā)性存儲器的半導(dǎo)體器件，因此省略其說明。
如上所述，在同一工序形成存儲單元的浮柵電極和存儲器柵電極、及MISFET的柵電極和電容器上部電極。即，由同層的導(dǎo)電體膜構(gòu)成存儲單元的浮柵電極和存儲器柵電極、及MISFET的柵電極和電容器上部電極，在同一工序形成用于形成存儲單元的浮柵電極和存儲器柵電極、及MISFET的柵電極和電容器上部電極的導(dǎo)電體膜。通過這樣的形成過程，可以簡化制造工序。
如上所述，采用成為上述存儲單元浮柵電極的多晶硅膜和成為控制柵電極的多晶硅膜這兩種膜，替代只由成為存儲單元控制柵電極的多晶硅膜形成MISFET的柵電極和電容器上部電極的情況，也可以得到與上述實施例1～5同樣的效果。
以上，根據(jù)發(fā)明的實施例來具體說明本發(fā)明人的發(fā)明，但本發(fā)明并不限于上述實施例，在不脫離其宗旨的范圍內(nèi)當(dāng)然可以進行各種變化。例如，也可以分別把上述實施例1～6與其它實施例中的一個或者多個進行組合。
發(fā)明的效果對根據(jù)本申請?zhí)岢龅陌l(fā)明之中有代表性的例子可以達到的效果，加以簡單說明如下。
電容器(電容元件)由形成于電容器形成區(qū)域的多個電容器形成槽和在包含上述多個電容器形成槽內(nèi)部的電容器形成區(qū)域上形成的電容器電介質(zhì)膜和電容器電極形成，因此隨著電容器的表面積增加，可以提高單位面積的電容器容量。
在半導(dǎo)體襯底上，在同一個工序形成元件分離槽和形成電容器的電容器形成槽，因此可以簡化半導(dǎo)體器件的制造工序。
另外，在同一工序形成MISFET的柵極絕緣膜和電容器形成槽上的電容器電介質(zhì)膜，因此可以簡化半導(dǎo)體器件的制造工序。
另外，在同一工序形成電容器形成區(qū)域的電容器電介質(zhì)膜和存儲單元的存儲柵極層間膜，因此可以簡化半導(dǎo)體器件的制造工序。
另外，用存儲單元的存儲柵極層間膜(NONO膜)替代MISFET的柵極絕緣膜形成電容器的電介質(zhì)膜，因此可以形成高可靠性的電介質(zhì)膜。
權(quán)利要求
1.一種半導(dǎo)體器件的制造方法，該半導(dǎo)體器件具有半導(dǎo)體元件、對上述半導(dǎo)體元件之間進行分離的元件分離槽、電容器形成槽、及在上述電容器形成槽內(nèi)通過電介質(zhì)膜形成的電容器電極，其特征在于通過在半導(dǎo)體襯底上形成上述元件分離槽的工序，形成上述電容器形成槽。
2.一種具有MISFET和電容器的半導(dǎo)體器件的制造方法，其特征在于，具有以下工序在半導(dǎo)體襯底上形成對上述MISFET之間進行分離的元件分離槽、及在電容器形成區(qū)域形成電容器形成槽的工序；及在MISFET形成區(qū)域形成上述MISFET的柵極絕緣膜、在上述電容器形成槽上形成電容器電介質(zhì)膜的工序。
3.一種具有MISFET和電容器的半導(dǎo)體器件的制造方法，其特征在于，具有以下工序在半導(dǎo)體襯底上形成對上述MISFET之間進行分離的元件分離槽、及在電容器形成區(qū)域形成電容器形成槽的工序；在MISFET形成區(qū)域形成上述MISFET的柵極絕緣膜、在上述電容器形成槽上形成電容器電介質(zhì)膜的工序；及在上述柵極絕緣膜上形成柵電極、在上述電容器電介質(zhì)膜上形成電容器電極的工序。
4.一種具有存儲單元、MISFET和電容器的半導(dǎo)體器件的制造方法，其特征在于，具有以下工序在半導(dǎo)體襯底上形成對上述MISFET之間進行分離的元件分離槽、及在電容器形成區(qū)域形成電容器形成槽的工序；在MISFET形成區(qū)域形成上述MISFET的柵極絕緣膜、在上述電容器形成槽上形成電容器電介質(zhì)膜的工序；在上述存儲單元形成區(qū)域，形成第1存儲器柵極絕緣膜的工序；及在上述第1存儲器柵極絕緣膜上形成電荷積蓄層、在上述柵極絕緣膜上形成柵電極、在上述電容器電介質(zhì)膜上形成電容器電極的工序。
5.一種具有存儲單元、MISFET和電容器的半導(dǎo)體器件的制造方法，其特征在于，具有以下工序在半導(dǎo)體襯底上形成對上述MISFET之間進行分離的元件分離槽、及在電容器形成區(qū)域形成電容器形成槽的工序；在MISFET形成區(qū)域形成上述MISFET的柵極絕緣膜、在上述電容器形成槽上形成電容器電介質(zhì)膜的工序；在上述存儲單元形成區(qū)域，形成第1存儲器柵極絕緣膜的工序；在上述第1存儲器柵極絕緣膜上，形成電荷積蓄層的工序；在上述電荷積蓄層上，形成第2存儲器柵極絕緣膜的工序；及在上述第2存儲器柵極絕緣膜上形成存儲器柵電極、在上述柵極絕緣膜上形成柵電極、及在上述電容器電介質(zhì)膜上形成電容器電極的工序。
6.一種具有存儲單元、MISFET和電容器的半導(dǎo)體器件的制造方法，其特征在于，具有以下工序在半導(dǎo)體襯底上形成對上述MISFET之間進行分離的元件分離槽、及在電容器形成區(qū)域形成電容器形成槽的工序；在MISFET形成區(qū)域，形成上述MISFET的柵極絕緣膜的工序；在上述存儲單元形成區(qū)域，形成第1存儲器柵極絕緣膜的工序；在上述第1存儲器柵極絕緣膜上，形成電荷積蓄層的工序；在上述電荷積蓄層上形成第2存儲器柵極絕緣膜、在上述電容器形成槽上形成電容器電介質(zhì)膜的工序；及在上述第2存儲器柵極絕緣膜上形成存儲器柵電極、在上述柵極絕緣膜上形成柵電極、及在上述電容器電介質(zhì)膜上形成電容器電極的工序。
7.一種具有存儲單元、MISFET和電容器的半導(dǎo)體器件的制造方法，其特征在于，具有以下工序在半導(dǎo)體襯底上形成元件分離槽、及在電容器形成區(qū)域形成電容器形成槽的工序；在上述存儲單元形成區(qū)域，形成第1存儲器柵極絕緣膜的工序；在上述第1存儲器柵極絕緣膜上，形成電荷積蓄層的工序；及在上述電荷積蓄層上形成第2存儲器柵極絕緣膜、在上述電容器形成槽上形成電容器電介質(zhì)膜的工序。
8.一種具有存儲單元、MISFET和電容器的半導(dǎo)體器件的制造方法，其特征在于，具有以下工序在半導(dǎo)體襯底上形成元件分離槽、及在電容器形成區(qū)域形成電容器形成槽的工序；在上述存儲單元形成區(qū)域，形成第1存儲器柵極絕緣膜的工序；在上述第1存儲器柵極絕緣膜上，形成電荷積蓄層的工序；在上述電荷積蓄層上形成第2存儲器柵極絕緣膜、在上述電容器形成槽上形成電容器電介質(zhì)膜的工序；及在上述第2存儲器柵極絕緣膜上形成存儲器柵電極、及在上述電容器電介質(zhì)膜上形成電容器電極的工序。
9.如權(quán)利要求1所述的半導(dǎo)體器件的制造方法，其特征在于上述電容器形成槽的形狀為孔狀、條狀或格子狀。
10.如權(quán)利要求1所述的半導(dǎo)體器件的制造方法，其特征在于，具有以下工序在上述元件分離槽和上述電容器形成槽，埋入絕緣膜的工序；及除去已埋入上述電容器形成槽中的上述絕緣膜的工序。
11.如權(quán)利要求1所述的半導(dǎo)體器件的制造方法，其特征在于，具有以下工序在上述元件分離槽和上述電容器形成槽，埋入絕緣膜的工序；及除去已埋入上述元件分離槽中的上述絕緣膜的一部分、及已埋入上述電容器形成槽中的上述絕緣膜的工序。
12.如權(quán)利要求2所述的半導(dǎo)體器件的制造方法，其特征在于上述MISFET包含高耐壓用第1 MISFET和低耐壓用第2 MISFET，上述第1 MISFET的柵極絕緣膜的膜厚比上述第2 MISFET的柵極絕緣膜的膜厚要厚。
13.如權(quán)利要求5所述的半導(dǎo)體器件的制造方法，其特征在于上述第2存儲器柵極絕緣膜和上述電容器電介質(zhì)膜，包含由氧化硅膜和氮化硅構(gòu)成的多層膜。
14.如權(quán)利要求5所述的半導(dǎo)體器件的制造方法，其特征在于上述電荷積蓄層包含氮化硅膜或Si納米點。
15.如權(quán)利要求5所述的半導(dǎo)體器件的制造方法，其特征在于上述電荷積蓄層包含多晶硅膜。
16.如權(quán)利要求5所述的半導(dǎo)體器件的制造方法，其特征在于上述存儲器柵電極包含多晶硅膜。
17.如權(quán)利要求1所述的半導(dǎo)體器件的制造方法，其特征在于上述電容器電介質(zhì)膜和電容器電極在多個電容器形成槽上形成。
18.如權(quán)利要求17所述的半導(dǎo)體器件的制造方法，其特征在于上述多個電容器形成槽的形狀為孔狀、條狀或格子狀。
19.一種半導(dǎo)體器件，具有半導(dǎo)體元件、對上述半導(dǎo)體元件之間進行分離的元件分離槽、電容器形成槽、及在上述電容器形成槽內(nèi)通過電介質(zhì)膜形成的電容器電極，其特征在于通過在半導(dǎo)體襯底上形成上述元件分離槽的工序，形成上述電容器形成槽。
20.一種半導(dǎo)體器件，具有半導(dǎo)體元件、對上述半導(dǎo)體元件之間進行分離的元件分離槽、在上述半導(dǎo)體元件的MISFET形成的柵極絕緣膜、電容器形成槽、在上述電容器形成槽內(nèi)形成的電容器電介質(zhì)膜、及在上述電容器電介質(zhì)膜上形成的電容器電極，其特征在于上述電容器電介質(zhì)膜和上述柵極絕緣膜通過同層的電介質(zhì)膜形成。
21.一種半導(dǎo)體器件，具有半導(dǎo)體元件、對上述半導(dǎo)體元件之間進行分離的元件分離槽、在上述半導(dǎo)體元件的MISFET形成的柵極絕緣膜、在上述柵極膜上形成的柵電極、電容器形成槽、在上述電容器形成槽內(nèi)形成的電容器電介質(zhì)膜、及在上述電容器電介質(zhì)膜上形成形成的電容器電極，其特征在于上述電容器電極和上述柵電極通過同層的電介質(zhì)膜形成。
22.一種半導(dǎo)體器件，具有半導(dǎo)體元件、存儲單元、對上述半導(dǎo)體元件之間進行分離的元件分離槽、在上述存儲單元形成的電荷積蓄層、在上述電荷積蓄層上形成的存儲器柵極絕緣膜、電容器形成槽、在上述電容器形成槽內(nèi)形成的電容器電介質(zhì)膜、及在上述電容器形成槽上形成的電容器電極，其特征在于上述電容器電介質(zhì)膜和上述存儲器柵極絕緣膜通過同層的電介質(zhì)膜形成。
23.一種半導(dǎo)體器件，具有半導(dǎo)體元件、存儲單元、對上述半導(dǎo)體元件之間進行分離的元件分離槽、在上述存儲單元形成的電荷積蓄層、電容器形成槽、在上述電容器形成槽內(nèi)形成的電容器電介質(zhì)膜、及在上述電容器電介質(zhì)膜上形成的電容器電極，其特征在于上述電容器電電極和上述電荷積蓄層通過同層的導(dǎo)電體膜形成。
24.一種半導(dǎo)體器件，具有半導(dǎo)體元件、存儲單元、對上述半導(dǎo)體元件之間進行分離的元件分離槽、在上述存儲單元形成的電荷積蓄層、在上述電荷積蓄層上形成的存儲器柵極絕緣膜、在上述存儲器柵極絕緣膜上形成的存儲器柵電極、電容器形成槽、在上述電容器形成槽內(nèi)形成的電容器電介質(zhì)膜、及在上述電容器電介質(zhì)膜上形成的電容器電極，其特征在于上述電容器電極和上述存儲器柵電極通過同層的導(dǎo)電體膜形成。
25.一種半導(dǎo)體器件，具有半導(dǎo)體元件、對上述半導(dǎo)體元件之間進行分離的元件分離槽、在上述半導(dǎo)體元件的MISFET形成的柵極絕緣膜、在上述柵極絕緣膜上形成的柵電極、存儲單元、對上述半導(dǎo)體元件之間進行分離的元件分離槽、在上述存儲單元形成的電荷積蓄層、在上述電荷積蓄層上形成的存儲器柵極絕緣膜、在上述存儲器柵極絕緣膜上形成的存儲器柵電極、電容器形成槽、在上述電容器形成槽內(nèi)形成的電容器電介質(zhì)膜、及在上述電容器電介質(zhì)膜上形成的電容器電極，其特征在于上述電容器電極、上述柵電極和上述存儲器柵電極通過同層的導(dǎo)電體膜形成。
26.如權(quán)利要求19所述的半導(dǎo)體器件，其特征在于上述電容器形成槽的深度實質(zhì)上與上述元件分離槽的深度相等。
27.如權(quán)利要求19所述的半導(dǎo)體器件，其特征在于上述電容器形成槽的形狀形成為孔狀、條狀或格子狀。
28.如權(quán)利要求20所述的半導(dǎo)體器件，其特征在于上述MISFET包含高耐壓用第1 MISFET和低耐壓用第2 MISFET；上述第1 MISFET的柵極絕緣膜的膜厚比上述第2 MISFET的柵極絕緣膜的膜厚要厚。
29.如權(quán)利要求25所述的半導(dǎo)體器件，其特征在于上述存儲器柵極絕緣膜和上述電容器電介質(zhì)膜，包含由氧化硅膜和氮化硅膜構(gòu)成的多層膜。
30.如權(quán)利要求25所述的半導(dǎo)體器件，其特征在于上述電荷積蓄層包含氮化硅膜或Si納米點。
31.如權(quán)利要求25所述的半導(dǎo)體器件，其特征在于上述電荷積蓄層由多晶硅膜形成。
32.如權(quán)利要求25所述的半導(dǎo)體器件，其特征在于上述存儲器柵電極包含多晶硅膜。
33.如權(quán)利要求19所述的半導(dǎo)體器件，其特征在于上述電容器電介質(zhì)膜和電容器電極在多個電容器形成槽上形成。
34.如權(quán)利要求33所述的半導(dǎo)體器件，其特征在于上述多個電容器形成槽的形狀形成為孔狀、條狀或格子狀。
35.一種半導(dǎo)體器件，其特征在于，具有電容器，該電容器具有在上述電容器形成區(qū)域形成的多個電容器形成槽、及在包含上述多個電容器形成槽內(nèi)部的電容器形成區(qū)域上形成的電容器電介質(zhì)膜和電容器電極。
36.如權(quán)利要求35所述的半導(dǎo)體器件，其特征在于上述多個電容器形成槽形成在阱區(qū)內(nèi)，上述阱區(qū)形成上述電容器的一個電極，上述電容器電極形成上述電容器的另一個電極。
37.如權(quán)利要求35所述的半導(dǎo)體器件，其特征在于上述多個電容器形成槽的形狀為孔狀、條狀或格子狀。
38.如權(quán)利要求5所述的半導(dǎo)體器件的制造方法，其特征在于，具有以下工序由多個上述MISFET和多個上述電容器形成充電泵電路的工序；及使上述充電泵電路與上述存儲器柵極電連接的工序。
39.如權(quán)利要求6所述的半導(dǎo)體器件的制造方法，其特征在于，具有以下工序由多個上述MISFET和多個上述電容器形成充電泵電路的工序；及使上述充電泵電路與上述存儲器柵電極電連接的工序。
40.如權(quán)利要求25所述的半導(dǎo)體器件，其特征在于，具有電容器，包含上述電容器形成槽、電容器電介質(zhì)膜和電容器電極；及充電泵電路，包含多個上述電容器和多個上述MISFET而形成；上述充電泵電路與上述存儲器柵電極電連接。
全文摘要
本發(fā)明提供一種半導(dǎo)體器件的制造方法及半導(dǎo)體器件，能提高單位面積的電容器容量，能簡化制造工序。通過在電容器形成區(qū)域的表面，形成至少不少于1個的凹凸的電容器形成槽(4a)，來增加電容器的表面積，可提高單位面積的電容器的容量。另外，通過利用同一工序形成上述電容器形成槽(4a)和在半導(dǎo)體襯底(1)的表面上形成的元件分離槽(4)，可以簡化制造工序。另外，通過同一工序，形成在電容器形成區(qū)域的電容器的電介質(zhì)膜(16a)和在MISFET區(qū)域的高耐壓用柵極絕緣膜(16)。另外，通過同一工序，形成電容器形成區(qū)域的電容器的電介質(zhì)膜(16a)、及存儲單元形成區(qū)域的多晶硅層(10a)和多晶硅層(17)之間的存儲器柵極層間膜(11)。
文檔編號H01L21/8247GK1622311SQ03110198
公開日2005年6月1日 申請日期2003年4月17日 優(yōu)先權(quán)日2002年4月17日
發(fā)明者岡崎勉, 岡田大介, 池田良廣, 塚本惠介, 福村達也, 宿利章二, 原田惠一, 岸浩二 申請人:株式會社日立制作所