專利名稱：半導體集成電路器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導體集成電路器件及其制造方法，特別是，涉及在具有使用CVD(Chemical Vapor Deposition化學氣相淀積)法在襯底上邊淀積氮化硅膜工序的半導體集成電路器件上應(yīng)用有效的技術(shù)。
背景技術(shù)：
就近年來微細化、高度集成促進LSI制造工藝來說，通過利用氧化硅膜與氮化硅膜的蝕刻速度差，或者在硅襯底上形成元件隔離溝(Shallow Groove IsolationSGI淺槽隔離)，或者對MISFET(Metal Insulator Semiconductor Field Effect Transistor金屬絕緣物半導體場效應(yīng)晶體管)的柵電極，進行自調(diào)整(自對準)形成接觸孔。關(guān)于這種元件隔離溝(SGI)的形成方法，例如在特開平11-16999號公報等上都有記載。并且，關(guān)于自對準接觸(Self AlignContactSAC)的形成方法，例如特開平11-17147號公報等上都有記載。
在上述元件隔離溝形成工序和自對準接觸工序中使用的氮化硅膜，一般采用把甲硅烷(SiH4)等硅烷系氣體和氨(NH3)或氮氣(N2)用于源氣體的CVD法來形成，但是大家都知道，該氮化硅膜中，引進來自源氣體的大量氫。
特開2000-58483號公報(峰等人)指出，如果在包括p型多晶硅膜的柵電極上部到側(cè)面淀積成為自對準接觸阻擋膜的氮化硅膜，作為p型多晶硅膜中摻雜的硼(B)就擴散到柵絕緣膜和硅襯底，或使平帶電壓(Vfb)或閾值電壓(Vth)變動，或使柵絕緣膜的可靠性惡化的這個問題。這個問題，一般認為原因是氮化硅膜中含有來自原料氣體的氫增加硼擴散(加速擴散)。
作為解決上述問題的對策，該公報公開一種技術(shù)，使用不含氫的源氣體淀積氮化硅膜，通過把膜中的氫濃度降低到1×1021atom/cc以下，抑制硼的加速擴散。就不含有氫的源氣體來說，舉例為諸如SiF4、SiCl4、SiBr4、SiI4這樣的硅的鹵素化合物和氮的混合氣體。
特開2000-114257號公報(村岡等人)指出，用使用甲硅烷(SiH4)和氮的等離子CVD法淀積的氮化硅膜，因為膜中引入大量氫，將該膜用于柵絕緣膜的場合，發(fā)生MISFET(Metal InsulatorSemiconductor Field Effect Transistor金屬絕緣物半導體場效應(yīng)晶體管)的熱載流子惡化、漏電流增大等惡劣影響的這種問題。另一方面，又指出使用象SiF4這樣的鹵素硅化物代替甲硅烷的場合，雖然膜中沒有引入氫，但是大量引入鹵素，因此造成陷阱位置增加的問題。
作為解決上述問題的對策，該公報公開采用激發(fā)二氟化硅(SiF2)和氮的至少一方供給襯底的辦法，形成氫和鹵素含有量低的氮化硅膜技術(shù)。就獲得激發(fā)二氟化硅的方法來說，公開了或通過微波放電，電激發(fā)四氟化硅(SiF4)，或使四氟化硅接觸加熱的Si塊的方法。并且，作為把激發(fā)后的這些氣體供給襯底的方法，還公開了在這兩種氣體進入反應(yīng)槽以前，在為混合這些氣體而設(shè)置的，與反應(yīng)槽不同的預(yù)備槽內(nèi)進行混合后供給反應(yīng)槽的方法。
特開平11-46000號公報(坂本)公開一種技術(shù)，是把多晶硅用作半導體區(qū)的薄膜晶體管制造中，在多晶硅膜上邊形成柵絕緣膜和層間絕緣膜的時候，采用以氧化硅膜構(gòu)成柵絕緣膜，以氮化硅膜構(gòu)成層間絕緣膜的辦法，在干式蝕刻這兩層絕緣膜形成到達多晶硅薄膜的接觸孔工序中，降低多晶硅膜的過蝕刻量的技術(shù)。
并且，該公報中，由氫含有率高的下層氮化硅膜和氫含有率低的上層氮化硅膜構(gòu)成上述層間絕緣膜。如果提高下層氮化硅膜的氫含有率，因為將大量的氫供給多晶硅膜中，所以多晶硅膜的晶體缺陷減少，使晶體管特性提高。另一方面，如果減少上層氮化硅膜的氫含有率，因為獲得致密性針孔少的膜，所以使晶體管的絕緣耐壓提高。
氫含有率不同的上述兩層氮化硅膜，可使用等離子CVD裝置連續(xù)淀積。氫濃度高的下層氮化硅膜，降低(250℃)襯底溫度進行淀積，氫濃度低的上層氮化硅膜，升高(390℃)襯底溫度進行淀積。
特開平9-289209號公報(園田等人)公開，采用把用作層間絕緣膜或鈍化膜的氮化硅膜中的Si-H鍵合量規(guī)定為0.6×1021atom/cm-3的辦法，抑制柵絕緣膜或隧道氧化膜中發(fā)生電子陷阱，防止晶體管的閾值變動的技術(shù)。上述氮化硅膜是用等離子CVD法淀積，該等離子CVD法使用具有甲硅烷(SiH4)或二氯硅烷(Si2H6)的Si-H鍵合氣體。
特開2000-340562號公報(伊藤等人)指出，由于用于最終保護膜(最終鈍化膜)等的氮化硅膜中含氫的影響，使MISFET的閾值電壓變動，將縮短器件制品的壽命，存在負偏壓溫度不穩(wěn)定性(Negative Bias Temperature InstabilityNBTI)的問題。
作為抑制因氮化硅膜中的氫而引起器件特性變動的對策，該公報提出，把Si-N鍵合作為主構(gòu)造，把Si-NH2鍵合作為從構(gòu)造，在FTI(Fourier Transform Infrared Spectro-Photo傅里葉變換型紅外分光光度計)，使用Si-N鍵合強調(diào)峰的積分強度為Si-NH2鍵合強度峰的積分強度1000倍以上的氮化硅膜。
另外，關(guān)于使用一般遠程等離子體的CVD爐等，公開在日本特許公開公報，例如特開平9-181055號公報(對應(yīng)美國申請?zhí)?8/570058，美國申請日95.12.11)、特開平10-154703號公報(對應(yīng)美國申請?zhí)?8/748883，美國申請日96.11.13)、特開平10-154706號公報(對應(yīng)美國申請?zhí)?8/746631，美國申請日96.11.13)、特開平10-163184號公報(對應(yīng)美國申請?zhí)?8/748960，美國申請日96.11.13)、特開平10-178004號公報(對應(yīng)美國申請?zhí)?8/748095，美國申請日96.11.13)、特開平10-189467號公報(對應(yīng)美國申請?zhí)?8/748049，美國申請日96.11.13)、特開平10-256244號公報(對應(yīng)美國申請?zhí)?8/747830，美國申請日96.11.13)、特開平12-74097號公報(對應(yīng)美國申請?zhí)?8/839007，美國申請日97.4.23)等上。

發(fā)明內(nèi)容
在自對準接觸的形成工序等中使用的氮化硅膜，通常采用高溫下熱分解象甲硅烷(SiH4)或二氯硅烷(Si2H6)的這種硅烷系氣體和氨氣的熱壁型批量式熱CVD裝置進行淀積。
但是，最近的微細化后的MISFET，作為防止閾值電壓低下的對策，正在促進分別由n型多晶硅構(gòu)成n溝道型MISFET的柵電極，由p型多晶硅構(gòu)成p溝道型MISFET，把兩者共同作為表面溝道型，所謂雙柵極CMOS(或CMIS(稱為Complementary MetalInsulator Semiconductor互補金屬絕緣物半導體)構(gòu)造的采用。
這個場合，在柵電極形成后的工序如果增加高溫熱處理，由p型多晶硅構(gòu)成的柵電極中p型雜質(zhì)(硼)就通過柵氧化膜擴散到半導體襯底(阱)內(nèi)，有使MISFET的閾值電壓變動的危險，所以柵電極形成后的工序淀積氮化硅膜時，要求降低源氣體的熱分解溫度。
并且，為了提高微細化后的MISFET工作特性，需要形成淺pn結(jié)構(gòu)成源和漏，然而在源和漏形成后的工序如果增加高溫熱處理，使源、漏區(qū)的雜質(zhì)擴散，pn結(jié)就擴展了，所以在源和漏形成后的工序淀積氮化硅膜時，也要求降低源氣體的熱分解溫度。
然而，為了完全離解硅烷系氣體中的Si-H鍵合和氨氣中的N-H鍵合，需要約800℃以上的高溫，所以如降低源氣體的熱分解溫度，含氫的未離解Si-H鍵合和N-H鍵合就大量被引進氮化硅膜中，導致上述現(xiàn)有技術(shù)中指出的這種晶體管特性下降。
作為其對策，提出采用在相對低溫(約400℃)使用可能成膜的等離子CVD裝置，等離子分解分子中不含氫的源氣體的辦法，降低氮化硅膜氫含量的方案，還提出通過增加對等離子體RF隔離，完全分解硅烷系氣體中的Si-H鍵合的方案。但是，在柵電極剛形成之后的工序應(yīng)用等離子CVD法的場合，襯底表面和柵絕緣膜受到等離子體的損傷，因此擔心晶體管特性降低。并且，等離子CVD法，如與熱CVD法比較，膜的覆蓋特性較低，所以難以在微細的柵電極間隙淀積要求膜厚的氮化硅膜。
本發(fā)明的目的在于提供一種在圖形密度有稀疏區(qū)和稠密區(qū)的半導體晶片上邊用熱CVD法淀積氮化硅膜時，能夠降低圖形密度在稀疏區(qū)和稠密區(qū)的氮化硅膜膜厚差的技術(shù)。
本發(fā)明的目的在于提供一種不給晶體管帶來熱負荷，能夠形成氫含有量少的氮化硅膜。
本發(fā)明的另一個目的在于提供一種不給晶體管造成等離子體損傷，能夠形成氫含有量少的氮化硅膜。
本發(fā)明的又一個目的在于提供一種不給晶體管帶來熱負荷和造成等離子體損傷，能夠形成臺階覆蓋性良好的氮化硅膜。
本發(fā)明的上述和其它目的以及新的特征，由本說明書的敘述和附圖將變得更清楚。
在本申請公開的發(fā)明之中，簡單說明代表性的發(fā)明概要如下。
本發(fā)明半導體集成電路器件的制造方法，包括以下工序。
(a)將含有分子中有硅的第1氣體和分子中有氮的第2氣體的源氣體導入到加熱處理部，在所述第1和第2氣體的熱分解溫度以上的溫度加熱處理所述源氣體的工序；(b)將含有在所述加熱處理部生成的所述第1和第2氣體的分解生成物的氣體供給成膜處理部，在溫度低于所述源氣體熱分解溫度下保持的半導體晶片主面上邊，淀積以氮化硅膜為主成分的第1絕緣膜的工序。
本發(fā)明半導體集成電路器件的制造方法，包括以下工序。
(a)將含有分子中有硅的第1氣體和分子中有氮的第2氣體的源氣體導入到等離子處理部，等離子處理所述源氣體的工序；(b)將含有在所述等離子處理部生成的所述第1和第2氣體的分解生成物的氣體供給成膜處理部，在半導體晶片主面上邊，淀積以第1氮化硅膜為主成分的第1絕緣膜的工序。
并且，本發(fā)明半導體集成電路器件的制造方法，是設(shè)定所述第1氮化硅膜中含有的氫濃度為2×1021atom/cm3以下，較好為1×1021atom/cm3以下，最好為0.5×1021atom/cm3以下。
另外，本申請中，稱為半導體集成電路器件時，特別是不僅單晶硅襯底上邊制作的器件，除特別表明不是這個意思的場合外，認為包括諸如SOI(Siiicon On Insulator)襯底和TFT(Thin FilmTransistor)液晶制造用襯底之類其它襯底上邊制作的器件。并且，所謂晶片是用于半導體集成電路器件制造的單晶硅襯底、SOI襯底、玻璃襯底、其它絕緣、半絕緣或半導體襯底等和這些復(fù)合的襯底總稱。
并且，本申請中，稱為SiN、Si3N4、硅氮化物、氮化硅、氮化矽等時，除特別表明不是這個意思的場合外，不僅化學理論上的，而且組成偏離的，即富氮的、富硅的、含有其它元素的、含有相當量氫的等等，包括通常半導體工業(yè)中如此稱呼的氮硅化合物。
并且，本發(fā)明中規(guī)定的氮化硅膜中氫濃度，用FTIR(傅里葉變換型紅外分光光度計)測定剛成膜后(as depo)的膜中含有的氫時的濃度。
并且，稱為NBTI壽命時，就是說對柵電極施加負偏壓的狀態(tài)下放置在85℃，由閾值電壓的平均時間移動量算出制品壽命。
稱為冷壁型CVD裝置時，一般是把晶片加熱到高于小室內(nèi)周壁溫度(電阻加熱、高頻感應(yīng)加熱、或燈加熱)方式的CVD裝置，所謂非直接使用等離子體等的裝置。
進而，以下的實施例中，說到要素的數(shù)等(包括個數(shù)、數(shù)值、數(shù)量、范圍等)的場合，除特別明確表示時和原理性清楚限定于特定的數(shù)外，就不是限定于該特定的數(shù)，而且無論在特定數(shù)以上無論在以下也都可以。進而，在以下的實施例中，其它構(gòu)成要素(包括要素步驟等)，除特別明確表示的場合和原理性明確認為需要的場合外，不言而喻不是一定需要的。
同樣，以下的實施例中，當說到構(gòu)成要素等的形狀、位置關(guān)系時，除特別明確表示的場合和原理性明確認為不是如此的場合外，一般認為包括實質(zhì)上與該形狀等近似或類似的形狀等。這樣關(guān)于上述數(shù)值和范圍也是同樣的。


圖1是表示作為本發(fā)明一實施例的DRAM-邏輯電路混裝LSI制造方法的半導體襯底要部剖面圖。
圖2是表示作為本發(fā)明一實施例的DRAM-邏輯電路混裝LSI制造方法的半導體襯底要部剖面圖。
圖3是表示作為本發(fā)明一實施例的DRAM-邏輯電路混裝LSI制造方法的半導體襯底要部剖面圖。
圖4是表示作為本發(fā)明一實施例的DRAM-邏輯電路混裝LSI制造方法的半導體襯底要部剖面圖。
圖5是表示作為本發(fā)明一實施例的DRAM-邏輯電路混裝LSI制造方法的半導體襯底要部剖面圖。
圖6是表示作為本發(fā)明一實施例的DRAM-邏輯電路混裝LSI制造方法的半導體襯底要部剖面圖。
圖7是表示作為本發(fā)明一實施例的DRAM-邏輯電路混裝LSI制造方法的半導體襯底要部剖面圖。
圖8是表示作為本發(fā)明一實施例的DRAM-邏輯電路混裝LSI制造方法的半導體襯底要部剖面圖。
圖9是表示作為本發(fā)明一實施例的DRAM-邏輯電路混裝LSI制造方法的半導體襯底要部剖面圖。
圖10是表示本發(fā)明一實施例中使用的CVD裝置主要部分概略圖。
圖11是表示采用升溫脫離法，評價使用出售的減壓CVD裝置淀積的氮化硅膜中氫脫離舉動的結(jié)果曲線圖。
圖12是表示作為本發(fā)明一實施例的DRAM-邏輯電路混裝LSI制造方法的半導體襯底要部剖面圖。
圖13是表示作為本發(fā)明一實施例的DRAM-邏輯電路混裝LSI制造方法的半導體襯底要部平面圖。
圖14是表示作為本發(fā)明一實施例的DRAM-邏輯電路混裝LSI制造方法的半導體襯底要部剖面圖。
圖15是表示作為本發(fā)明一實施例的DRAM-邏輯電路混裝LSI制造方法的半導體襯底要部剖面圖。
圖16是表示評價覆蓋柵電極上部和側(cè)壁的氮化硅膜中的Si-H鍵合濃度與NBTI壽命之關(guān)系的結(jié)果曲線圖。
圖17是表示作為本發(fā)明一實施例的DRAM-邏輯電路混裝LSI制造方法的半導體襯底要部剖面圖。
圖18是表示作為本發(fā)明一實施例的DRAM-邏輯電路混裝LSI制造方法的半導體襯底要部剖面圖。
圖19是表示作為本發(fā)明一實施例的DRAM-邏輯電路混裝LSI制造方法的半導體襯底要部剖面圖。
圖20是表示作為本發(fā)明一實施例的DRAM-邏輯電路混裝LSI制造方法的半導體襯底要部平面圖。
圖21是表示作為本發(fā)明一實施例的DRAM-邏輯電路混裝LSI制造方法的半導體襯底要部剖面圖。
圖22是表示作為本發(fā)明一實施例的DRAM-邏輯電路混裝LSI制造方法的半導體襯底要部剖面圖。
圖23是表示作為本發(fā)明一實施例的DRAM-邏輯電路混裝LSI制造方法的半導體襯底要部平面圖。
圖24是表示作為本發(fā)明一實施例的DRAM-邏輯電路混裝LSl制造方法的半導體襯底要部剖面圖。
圖25是表示作為本發(fā)明一實施例的DRAM-邏輯電路混裝LSI制造方法的半導體襯底要部平面圖。
圖26是表示作為本發(fā)明一實施例的DRAM-邏輯電路混裝LSI制造方法的半導體襯底要部剖面圖。
圖27是表示作為本發(fā)明一實施例的DRAM-邏輯電路混裝LSI制造方法的半導體襯底要部平面圖。
圖28是表示作為本發(fā)明一實施例的DRAM-邏輯電路混裝LSI制造方法的半導體襯底要部剖面圖。
圖29是表示作為本發(fā)明一實施例的DRAM-邏輯電路混裝LSI制造方法的半導體襯底要部剖面圖。
圖30是表示作為本發(fā)明一實施例的DRAM-邏輯電路混裝LSI制造方法的半導體襯底要部剖面圖。
圖31是表示作為本發(fā)明另一實施例的DRAM-邏輯電路混裝LSI制造方法的半導體襯底要部剖面圖。
圖32是表示作為本發(fā)明另一實施例的DRAM-邏輯電路混裝LSI制造方法的半導體襯底要部剖面圖。
圖33是表示作為本發(fā)明另一實施例的DRAM-邏輯電路混裝LSI制造方法的半導體襯底要部剖面圖。
圖34是表示作為本發(fā)明另一實施例中使用的CVD裝置主要部分概略圖。
圖35是表示作為本發(fā)明另一實施例的DRAM-邏輯電路混裝LSI制造方法的半導體襯底要部剖面圖。
圖36是表示作為本發(fā)明另一實施例的DRAM-邏輯電路混裝LSI制造方法的半導體襯底要部剖面圖。
圖37是表示作為本發(fā)明另一實施例的DRAM-邏輯電路混裝LSI制造方法的半導體襯底要部剖面圖。
圖38是表示作為本發(fā)明另一實施例的DRAM-邏輯電路混裝LSI制造方法的半導體襯底要部剖面圖。
圖39是表示作為本發(fā)明另一實施例的DRAM-邏輯電路混裝LSI制造方法的半導體襯底要部剖面圖。
圖40是表示作為本發(fā)明另一實施例的快擦寫儲存器制造方法的半導體襯底要部剖面圖。
圖41是表示作為本發(fā)明另一實施例的快擦寫儲存器制造方法的半導體襯底要部剖面圖。
圖42是表示作為本發(fā)明另一實施例的快擦寫儲存器制造方法的半導體襯底要部剖面圖。
圖43是表示作為本發(fā)明另一實施例的快擦寫儲存器制造方法的半導體襯底要部剖面圖。
圖44是表示作為本發(fā)明另一實施例的快擦寫儲存器制造方法的半導體襯底要部剖面圖。
圖45是表示作為本發(fā)明另一實施例的快擦寫儲存器制造方法的半導體襯底要部剖面圖。
圖46是表示作為本發(fā)明另一實施例的快擦寫儲存器制造方法的半導體襯底要部剖面圖。
圖47是表示作為本發(fā)明另一實施例的快擦寫儲存器制造方法的半導體襯底要部剖面圖。
圖48是表示作為本發(fā)明另一實施例的快擦寫儲存器制造方法的半導體襯底要部剖面圖。
圖49是表示作為本發(fā)明另一實施例的快擦寫儲存器制造方法的半導體襯底要部剖面圖。
圖50是表示作為本發(fā)明另一實施例的快擦寫儲存器制造方法的半導體襯底要部剖面圖。
圖51是表示作為本發(fā)明另一實施例的快擦寫儲存器制造方法的半導體襯底要部剖面圖。
具體實施例方式
以下，按照附圖詳細說明本發(fā)明的實施例。另外，在說明實施例用的全部附圖中具有同一功能的部件附加同一標號，并省略其重復(fù)說明。并且，特別需要時除外，作為原則不再重復(fù)同一或同樣的部分說明。
本實施例的半導體集成電路器件是在同一半導體襯底上邊形成DRAM(Dynamic Random Access Memory動態(tài)隨機存取儲存器)和邏輯電路的DRAM-邏輯電路混裝LSI。利用圖1～圖30按工序順序說明該LSI的制造方法。另外，說明制造方法的各剖面圖中，左側(cè)和中央?yún)^(qū)表示DRAM形成區(qū)，右側(cè)區(qū)表示邏輯電路形成區(qū)。
首先，如圖1所示，通過在800～850℃，熱氧化由例如具有1～10Ωcm左右電阻率的p型單晶硅構(gòu)成的半導體襯底(以下，稱為襯底。并且，有時也稱為晶片)1，在襯底1的主面上形成以繪畫應(yīng)力和保護有源區(qū)為目的的氧化硅膜(緩沖氧化膜)2以后，在氧化硅膜2的上部，用CVD法淀積氮化硅膜3。
上述氮化硅膜3，通過使用二氯硅烷(SiH2Cl2)和氨(NH3)，或甲硅烷和氮(N2)為源氣體的減壓CVD法(LP-CVD法)來淀積。并且，由于氮化硅膜3需要比較厚的膜厚(例如120nm)，所以使用具備熱壁爐的分批式熱CVD裝置，例如采用同時處理50片到100片左右襯底1的辦法，提高成膜產(chǎn)量是使希望的。熱壁型的熱CVD裝置是間接地加熱晶片的方式(由管壁外加熱器的輻射加熱)的裝置，就是把小室(反應(yīng)室)的內(nèi)壁或小室內(nèi)的整個氣氛加熱到源氣體分解溫度以上溫度的構(gòu)造。
在淀積上述氮化硅膜3之際，在800℃以上高溫熱分解源氣體是所希望的。在800℃以上高溫熱分解源氣體的場合，源氣體中含有的Si-H鍵合和N-H鍵合即后完全離解，因而得到氫含有量極少的氮化硅膜3。因此，后述的元件隔離溝形成工序中進行熱處理時可將從氮化硅膜3向襯底1擴散的氫量降到極低程度，因而能夠確實抑制因襯底1上殘留氫而引起元件特性變動。
其次，如圖2所示，以光刻膠膜60為掩模的干式蝕刻中，除去元件隔離區(qū)的氮化硅膜3和氧化硅膜2。接著，除去光刻膠膜60以后，如圖3所示，以氮化硅膜3為掩模的干式蝕刻中，在元件隔離區(qū)的襯底1上形成深度大約350nm的元件隔離溝4，接著，通過在950℃左右使襯底1熱氧化，在元件隔離溝4的內(nèi)壁形成氧化硅膜5。形成氧化硅膜5，是為了恢復(fù)元件隔離溝4內(nèi)壁上發(fā)生的蝕刻損傷，同時在下一道工序中緩和對埋入元件隔離溝4內(nèi)部氧化硅膜5的應(yīng)力。
然后，如圖4所示，用CVD法在襯底1主面上邊淀積氧化硅膜7，接著在1000℃左右熱處理襯底1，個數(shù)氧化硅膜7的質(zhì)量以后，利用化學機械研磨(Chemical Mechanical PolishingCMP)法，研磨氧化硅膜7，使其表面平坦化。該研磨中將上述氮化硅膜3用作阻擋膜，僅在元件隔離溝4的內(nèi)部留下氧化硅膜7。通過到此為止的工序，對襯底1主面完成元件隔離溝4。如圖5所示，通過形成上述元件隔離溝4，在DRAM形成區(qū)的襯底1上，形成周圍具有由元件隔離溝4包圍著的細長島狀圖形的多個有源區(qū)L。另外，圖4(和說明制造方法的各剖面圖)的左側(cè)區(qū)域是沿圖5的A-A線的剖面，中央?yún)^(qū)域是沿B-B線的剖面。
接著，用熱磷酸除去襯底1主面上邊殘留的氮化硅膜3以后，如圖6所示，對襯底1的一部分離子注入B(硼)形成p型阱8，對另一部分離子注入P(磷)形成n型阱9。接著，用氫氟酸除去襯底1表面上殘留的氧化硅膜2以后，通過在850℃左右濕式氧化襯底1，在p型阱8和n型阱9的表面上形成膜厚6nm左右由潔凈氧化硅膜構(gòu)成的柵絕緣膜10。柵絕緣膜10也可以由氧氮化硅膜、氮化硅膜、氧化硅膜和氮化硅膜的復(fù)合絕緣膜等代替氧化硅膜來形成。
接著，如圖7所示，用CVD法在柵絕緣膜10上部淀積膜厚70nm左右的多晶硅膜11以后，把光刻膠膜(圖未示出)用作掩模，對p型阱8上部的多晶硅膜11離子注入P(磷)，對n型阱9上部的多晶硅膜11離子注入P(硼)。因此，多晶硅膜11的導電型，在p型阱8的上部保持n型，n型阱9的上部保持p型。進行該離子注入，以便把構(gòu)成邏輯電路的n溝道型MISFET和p溝道型MISFET作成表面溝道型。
接著，用氫氟酸清洗多晶硅膜11表面以后，如圖8所示，用濺射法在多晶硅膜11上部連續(xù)淀積膜厚7nm左右的WNx膜12和膜厚70nm左右的W膜13。WNx膜12是，熱處理襯底1的工序中防止多晶硅膜11與W膜13反應(yīng)起阻擋膜作用。另外，在WNx膜12上部，也可以淀積Mo(鉬)而不用W膜13。并且，也可以使用含有Ge(鍺)約5％～50％的硅膜。硅中含有鍺的場合，因發(fā)生硅的帶隙變窄和雜質(zhì)固溶界限提高的緣故，有降低與上層的WNx膜12接觸電阻的優(yōu)點。就硅中含有鍺而言，除對硅膜離子注入鍺外，還有采用使用甲硅烷(SiH4)和GeH4的CVD法淀積含鍺硅膜的方法。
接著，如圖9所示，用CVD法在W膜13的上部淀積膜厚約160nm的氮化硅膜14。該氮化硅膜14用作覆蓋后工序所形成的柵電極上面的覆蓋絕緣膜。本實施例中，使用如下的裝置淀積該氮化硅膜14。
圖10是表示用于淀積氮化硅膜14的CVD裝置100主要部分概略圖。在該CVD裝置100的小室101中央部分，設(shè)置搭載晶片(襯底)1的載片臺102。該載片臺102內(nèi)裝以要求的溫度加熱晶片1的加熱器(圖未示出)。即，該CVD裝置100的小室101，不是將其整個內(nèi)部加熱到同樣的溫度的熱壁構(gòu)造，而是變成了只加熱載片臺102上的晶片1的冷壁構(gòu)造。冷壁型的小室101由于源氣體熱分解成分幾乎沒有淀積在內(nèi)壁上，因而可能是生產(chǎn)率很高的成膜。并且，該CVD裝置100的小室101，在載片臺102上邊采用對每一片搭載晶片1進行成膜的單片方式，與分批式熱CVD裝置比較時，能夠高精度設(shè)定晶片1的溫度，晶片平面內(nèi)的膜厚均勻性良好。
另外，關(guān)于最新單片式氮化硅CVD爐和該方法，公開在本發(fā)明人的日本專利申請2000-332863號(日本申請日2000年10月31日)、日本專利申請2000-232191號(日本申請日2000年7月31日)等上，因而這里不再重復(fù)這些記載。
上述小室101的上方，設(shè)有熱分解源氣體用的熱壁爐103。熱壁爐103是由石英等耐熱材料構(gòu)成，在其外周設(shè)置有加熱器104，可設(shè)定爐內(nèi)為最高約1200℃的高溫氣氛。通過配管105、106供給熱壁爐103的源氣體，在該爐內(nèi)預(yù)先熱分解，將該分解成分送到小室101的載片臺102上邊并在晶片1的表面上形成膜。源氣體，例如是二氯硅烷(SiH2Cl2)和氨(NH3)。
這樣，上述CVD裝置100成了熱分解源氣體的熱壁爐(加熱處理部分)103和晶片1表面上形成膜的小室(成膜處理部分)101互相分開的構(gòu)造，因而可以獨立控制源氣體的分解溫度和晶片1的溫度。
圖11是表示采用升溫脫離法(Thermal DesorptionSpectrometryTDS)，評價把二氯硅烷(SiH2Cl2)和氨(NH3)、及甲硅烷(SiH4)和氮(N2)用于源氣體，使用市場出售的減壓CVD裝置淀積的氮化硅膜中氫的脫離舉動的結(jié)果曲線圖，橫軸表示源氣體的分解溫度，縱軸表示膜中的氫離子強度。
如圖那樣，可以認為氫的脫離峰在400℃附近和750℃～800℃附近。氮化硅膜中的氫，可以考慮作為Si-H鍵合和N-H鍵合而存在，因為Si-H鍵合鍵合能比N-H鍵合小，可以推斷在400℃附近的脫離起因于Si-H鍵合，750℃～800℃附近的脫離起因于N-H鍵合。
根據(jù)該測定結(jié)果，上述CVD裝置100的熱壁爐103內(nèi)熱分解時的加熱器104溫度，應(yīng)把促進N-H鍵合離解的600℃附近作為下限，在此以下的溫度，發(fā)生很多含有N-H鍵合的中間雜質(zhì)，因而是不實用的。為了減少含有N-H鍵合的中間雜質(zhì)生成量，設(shè)定加熱器104的溫度為700℃以上是較好的，最好設(shè)為800℃以上，使Si-H鍵合和N-H鍵合幾乎完全離解。
另一方面，作為成膜處理部分的小室101，由于與熱壁爐103分開，即使把加熱器104的穩(wěn)定設(shè)定在800℃以上的場合，也可以把搭載晶片1的載片臺102溫度降到室溫以下。并且，由于小室101成了只加熱載片臺102上的晶片1的冷壁構(gòu)造，所以即使設(shè)定載片臺102的溫度為低溫，成膜的生產(chǎn)率降低也少。
成膜時載片臺102的實用性下限溫度為0℃左右，然而如載片臺102的溫度過低，或成膜的生產(chǎn)率降低，或存在熱壁爐103內(nèi)生成后的源氣體的中間體到達晶片1表面的途中被冷卻生成雜質(zhì)的擔心，因而理想的是要設(shè)定為400℃以上。載片臺102的上限溫度是晶片1主面上所形成的器件特性方面容許的上限溫度，因器件而異，所以不能一概規(guī)定，但是例如本實施例DRAM混裝LSI的場合為700℃～750℃。載片臺102的溫度如超過該溫度上限，多晶硅膜11中的B(硼)擴散到n型阱9里，就有使構(gòu)成邏輯電路一部分的p溝道型MISFET閾值電壓變動的擔心。
并且，源氣體的壓力規(guī)定為至少0.013kPa(0.1Torr)以上，但是考慮到成膜生產(chǎn)率，通常規(guī)定為45.5kPa(350Torr)左右是理想的。另一方面，氣體壓力的上限，考慮到源氣體的安全性等時，規(guī)定為98.8kPa(760Torr)以下是理想的。
形成氮化硅膜14方面使用的源氣體，不限于上述的二氯硅烷(SiH2Cl2)和氨(NH3)的組合，利用減壓CVD(LP-CVD)裝置形成氮化硅膜中所用的已知源氣體，例如SiH4和Si2H6等，一般點說，可以使用組合由SiHyX(4-y)(x是F、Cl、Br、I等鹵素，y是0、1、2、3或4)表示的硅化合物和NH3、N2H4或N2的源氣體等。
通過使用上述硅化合物之中，分子中不含有氫的源氣體，例如象SiF4、SiCl4、Si2Cl6、SiBr4、SiI4之類硅化合物和N2組合的源氣體，可更進一步降低氮化硅膜中的氫濃度。使用這些硅化合物的場合，與分子中含有氫的源氣體場合比較，臺階覆蓋有些降低，但氮化硅膜14淀積到平坦的基底表面上，所以沒有障礙。
這樣，通過使用上述CVD裝置100，可在800℃以上高溫使源氣體熱分解，因而可獲得膜中氫濃度極其之低的氮化硅膜14。并且，可將成膜中晶片(襯底)1的溫度設(shè)為低溫，因而能確實控制因熱負荷而引起的特性變動。
接著，如圖12所示，把光刻膠膜61作為掩模，通過順序干式蝕刻氮化硅膜14、W膜13、WNx膜12和多晶硅膜11，在DRAM形成區(qū)的柵絕緣膜10上邊形成柵電極11a(字線WL)，在邏輯電路形成區(qū)的柵絕緣膜10上邊形成柵電極11b、11c。柵電極11a～11c是由多晶硅膜11上部層疊WNx膜12和W膜13的多金屬(Polymetal)構(gòu)造而構(gòu)成。如圖13所示，DRAM形成區(qū)的柵電極11a沿與有源區(qū)L的長邊垂直的方向延伸，并在弋陽腔以外的區(qū)域構(gòu)成字線WL。柵電極11a的柵長與相鄰柵電極11a的間隔，例如為0.13～1.4μm。
接著，除去光刻膠膜61以后，如圖14所示，通過利用光刻膠膜(圖未示出)為掩模，對p型阱8離子注入As(砷)，對n型阱9離子注入B(硼)，在柵電極11a、11b兩側(cè)的p型阱8內(nèi)形成n-型半導體區(qū)15，在柵電極11c兩側(cè)的n型阱9內(nèi)形成p-型半導體區(qū)16。
接著，如圖15所示，淀積覆蓋柵電極11a、11b、11c的上部和側(cè)壁的膜厚約50nm的氮化硅膜17。該氮化硅膜17利用淀積上述氮化硅膜14中使用的CVD裝置100進行淀積，成膜條件(加熱器104和載片臺102的溫度、源氣體的種類和壓力)也與氮化硅膜14的成膜條件相同。因此，與上述氮化硅膜14同樣，可得到膜中氫濃度極其之低的氮化硅膜17，同時能夠確實控制因熱負荷而引起的器件特性變動。
圖16是表示評價覆蓋柵電極的上部和側(cè)壁的氮化硅膜中Si-H鍵合濃度NBTI(閾值電壓移動20mv的時間)之關(guān)系的結(jié)果曲線圖。氮化硅膜是將甲硅烷(SiH4)和氨(NH3)用作源氣體，使用市場出售的減壓CVD裝置進行淀積的，并使用傅里葉變換型紅外分光光度計(FTIR)測定膜中的Si-H鍵合濃度。并且，對于將甲硅烷(SiH4)和氮(N2)用作源氣體，使用市場出售的等離子CVD裝置淀積后的氮化硅膜也同樣進行評價。
其結(jié)果，NBTI壽命存在與氮化硅膜中的Si-H鍵合濃度相關(guān)關(guān)系，并判明與Si-H鍵合濃度的1.2次方成正比降低。因此，采用覆蓋柵電極11a、11b、11c上部的上述氮化硅膜14和覆蓋側(cè)壁的氮化硅膜17的場合，設(shè)定剛成膜之后的氫濃度為2×1021atoms/cm3以下，最好是0.5×1021atoms/cm3以下的辦法，就能夠確實提高器件的NBTI壽命。
接著，如圖17所示，采用以光刻膠膜(圖未示出)覆蓋DRAM形成區(qū)的襯底1，各向異性蝕刻電路部分的氮化硅膜17的辦法，在邏輯電路形成區(qū)的柵電極11b、11c側(cè)壁上形成側(cè)壁間隔層(側(cè)壁絕緣膜)17s。隨后，通過用光刻膠膜為掩模，對邏輯電路形成區(qū)的p型阱8離子注入As(砷)，對n型阱9離子注入B(硼)，在柵電極11a、11b兩側(cè)的p型阱8內(nèi)形成n+型半導體區(qū)(源、漏區(qū))18，在在柵電極11c兩側(cè)的n型阱9內(nèi)形成p+型半導體區(qū)(源、漏區(qū))19。通過至此的工序，完全構(gòu)成邏輯電路的n溝道型MISFETQn和p溝道型MISFETQp。
接著，如圖18所示，在柵電極11a～11c上部，例如形成由旋涂玻璃膜和2層氧化硅膜構(gòu)成的層間絕緣膜20。為了形成層間絕緣膜20，首先在柵電極11a～11c上部，旋轉(zhuǎn)涂布旋涂玻璃膜。該旋涂玻璃膜，跟用CVD法淀積的氧化硅膜比較，微細布線間的間隙充填性方面優(yōu)良，因而即使DRAM形成區(qū)的柵電極11a(字線WL)間極窄的情況下，也能很好地埋入該間隙。接著，在旋涂玻璃膜上部，用CVD法淀積氧化硅膜以后，用化學機械研磨法，研磨該氧化硅膜使之平坦化。然后，為了修補用化學機械研磨法研磨時產(chǎn)生的氧化硅膜表面微細損傷(微擦痕)，在氧化硅膜上部，用CVD法淀積第2層氧化硅膜。
接著，如圖19和圖20所示，以光刻膠膜(圖中未示)為掩模的干式蝕刻法，除去DRAM形成區(qū)的n-型半導體區(qū)15上部的層間絕緣膜20。該蝕刻是在增大層間絕緣膜20(旋涂玻璃膜和氧化硅膜)對氮化硅膜14、17的蝕刻速率這樣的條件下進行的。
然后，通過以上述光刻膠膜為掩模的干式蝕刻法，除去n-型半導體區(qū)15上部的氮化硅膜17，使n-型半導體區(qū)15的表面露出，形成接觸孔21、22。接觸孔21其一部分離開有源區(qū)延伸到元件隔離溝4的上部。
上述氮化硅膜17的蝕刻，要在增大氮化硅膜17對埋入元件隔離溝4內(nèi)的氧化硅膜7的蝕刻速率這樣的條件下進行，使得元件隔離溝4削減不很深。并且，該蝕刻是在各向異性蝕刻氮化硅膜17的這種條件下進行，在柵電極11a(字線WL)的側(cè)壁上殘留氮化硅膜17。因此，對柵電極11a(字線WL)以自調(diào)整方式形成具有微細直徑的接觸孔21、22。
接著，如圖21所示，在接觸孔21、22內(nèi)部形成柱塞23。為了形成柱塞23，用CVD法，在接觸孔21、22的內(nèi)部和層間絕緣膜20的上部，淀積摻P后的低電阻多晶硅膜，接著用干式蝕刻法除去層間絕緣膜20上部不要的多晶硅膜。
接著，采用在氮氣氣氛中熱處理襯底1，使構(gòu)成柱塞23的多晶硅膜中的P擴散到n-型半導體區(qū)15內(nèi)的辦法，形成低電阻的源和漏區(qū)。通過至此的工序，在DRAM形成區(qū)內(nèi)形成存儲單元選擇用MISFETQt。
接著，如圖22和圖23所示，用CVD法在層間絕緣膜20上部淀積氧化硅膜24以后，用光刻膠膜(圖未示出)為掩模的干式蝕刻法，通過干式蝕刻邏輯電路形成區(qū)的氧化硅膜24和其下層的層間絕緣膜20，在n溝道型MISFETQn的源、漏區(qū)(n+半導體區(qū)18)上部形成接觸孔25，并在p溝道型MISFETQp的源、漏區(qū)(p+半導體區(qū)19)上部形成接觸孔26。并且，通過蝕刻DRAM形成區(qū)的氧化硅膜24，在接觸孔21的上部形成通孔27。
接著，如圖24和圖25所示，上述接觸孔25、26和通孔27的內(nèi)部形成柱塞28以后，在DRAM形成區(qū)的氧化硅膜24上部形成位線BL，邏輯電路形成區(qū)的氧化硅膜24上部形成布線30～33。
為了形成柱塞28，例如用濺射法和CVD法，在包括接觸孔25、26和通孔27的內(nèi)部的氧化硅膜24上部淀積TiN膜和W膜以后，用化學機械研磨法，除去氧化硅膜24上部不要的W膜和TiN膜。并且，為了形成無線BL和布線30～33，用濺射法在氧化硅膜24上部淀積W膜以后，用光刻膠膜為掩模的干式蝕刻法，把W膜制成圖形。位線BL通過通孔27和接觸孔21，與存儲單元選擇用MISFETQt的源、漏區(qū)的一方(n-型半導體區(qū)15)電連接。并且，布線30、31通過接觸孔25、25與n溝道型MISFETQn的源、漏區(qū)(n+半導體區(qū)18)電連接，布線32、33通過接觸孔26、26與p溝道型MISFETQp的源、漏區(qū)(p+半導體區(qū)19)電連接。
接著，如圖26和圖27所示，氧CVD法在位線BL和布線30～33上部淀積氧化硅膜35，然后干式蝕刻接觸孔22上部的氧化硅膜35、24，形成通孔36以后，在通孔36內(nèi)部形成由多晶硅膜構(gòu)成的柱塞37。為了形成柱塞37，氧CVD法在通孔36內(nèi)部和氧化硅膜35上部淀積摻P(磷)的多晶硅膜以后，用干式蝕刻法(或化學機械研磨)除去氧化硅膜35上部的不要多晶硅膜。
接著，如圖28所示，用CVD法在氧化硅膜35上部淀積氮化硅膜38，然后用CVD法在氮化硅膜38上部淀積氧化硅膜39以后，采用干式蝕刻通孔36上部的氧化硅膜39和氮化硅膜38的辦法形成溝40。
接著，如圖29所示，在溝40的內(nèi)壁上形成由多晶硅膜構(gòu)成的下部電極41。為了形成溝40，首先在溝40內(nèi)部和氧化硅膜39上部，用CVD法淀積摻P(磷)的非晶硅膜(圖未示出)以后，用干式蝕刻法除去氧化硅膜39上部的不要非晶硅膜。隨后，用氫氟酸清洗液，濕式清洗溝40內(nèi)部殘留的非晶硅膜表面以后，在減壓氣氛中向非晶硅膜表面供給甲硅烷(SiH4)，接著熱處理襯底1，使非晶硅膜結(jié)晶，同時其表面上生長硅粒。因此，形成由表面粗糙化后的多晶硅膜構(gòu)成的下部電極41。表面粗糙化后的多晶硅膜由于其面積很大，所以能夠增加微細化的信息存貯用電容元件的存貯電荷量。
接著，如圖30所示，在溝40內(nèi)部形成了下部電極41的上部，形成由Ta2O5(氧化鉭)膜構(gòu)成的電容絕緣膜42，通過在電容絕緣膜42上部形成由TiN構(gòu)成的上部電極43，就形成由下部電極41、電容絕緣膜42和上部電極43構(gòu)成的信息存貯用電容C。信息存貯用電容C的電容絕緣膜42，除Ta2O5膜外，也可以由PZT、PLT、PLZT、PbTiO3、SrTiO3、BaTiO3、BST、SBT或Ta2O5等，具有鈣鈦礦型或復(fù)合鈣鈦礦型結(jié)晶構(gòu)造的高介電體或以強介電體為裝成分的膜構(gòu)成。通過至此的工序，完全由存儲單元選擇用MISFETQt和與其串聯(lián)連接的信息存貯用電容元件C構(gòu)成的DRAM存儲單元。
附圖雖然省略，但是而后，信息存貯用電容元件C的上部夾著由氧化硅膜構(gòu)成的層間絕緣膜，形成約2層的Al布線，進而通過在Al布線上部形成由氮化硅膜和氧化硅膜的層疊膜構(gòu)成的鈍化膜，完全本實施例的DRAM。構(gòu)成鈍化膜一部分的氮化硅膜，因為淀積1μm以上的膜厚，所以要求進行高生產(chǎn)率的成膜。并且，就形成存儲單元選擇用MISFETQt和信息存貯用電容元件C以后的工序來說，要求在低溫度下進行成膜。所以，構(gòu)成鈍化膜一部分的氮化硅膜，不是上述圖10中所示的CVD裝置，而是利用周知的分批式等離子CVD裝置，在約400℃的低溫下進行成膜。
(實施例2)本實施例的半導體集成電路器件是CMOS-邏輯電路LSI。利用圖31～圖39，按工序順序說明該LSI的制造方法。
首先，如圖31所示，用與上述實施例1同樣的方法，在襯底1上形成元件隔離溝4、p型阱8和n型阱9。其次，使用氫氟酸的濕式蝕刻法，清洗襯底1表面以后，如圖32所示，通過約800～850℃下使襯底1熱氧化，在p型阱8和n型阱9的各自表面上形成清潔的柵絕緣膜10。隨后在柵絕緣膜10上部形成柵電極11d、11e。柵電極11d、11e是采用用CVD法在柵絕緣膜10上部淀積膜厚約200nm～250nm的多晶硅膜，接著對多晶硅膜的一部分離子注入n型雜質(zhì)(磷)，對另一部分離子注入p型雜質(zhì)(硼)以后，以光刻膠膜作為掩模干式蝕刻多晶硅膜的辦法而形成。柵電極11d由摻磷的n型多晶硅膜構(gòu)成，用作構(gòu)成邏輯電路一部分的n溝道型MISFET(Qn)的柵電極。柵電極11e由摻硼的p型多晶硅膜構(gòu)成，用作構(gòu)成邏輯電路一部分的p溝道型MISFET(Qp)的柵電極。
其次，如圖33所示，對p型阱8離子注入磷或砷(As)形成低雜質(zhì)濃度的n-型半導體區(qū)15，對n型阱9離子注入硼形成低雜質(zhì)濃度的p-型半導體區(qū)16以后，用CVD法在襯底1主面上邊淀積膜厚約50nm的氮化硅膜29。對本實施例而言，使用如下的裝置淀積該氮化硅膜29。
圖34是表示用于氮化硅膜29淀積的CVD裝置200主要部分概略圖。CVD裝置200在作為成膜處理部分的小室201外部，設(shè)置利用微波等發(fā)生等離子體的遙控等離子體部分(等離子處理部)202。源氣體在該遙控等離子體部分202內(nèi)被分解以后，導入小室201內(nèi)。小室201與上述實施例1同樣的CVD裝置100，就是只加熱載片臺203上晶片1的冷壁構(gòu)造。
這樣，上述CVD裝置200，由于變成了將等離子體分解源氣體的遙控等離子體部分202和小室201互相分開的構(gòu)造，所以幾乎沒有給載片臺203上的晶片1帶來等離子體的影響。即，不擔心給晶片1造成損傷，可把RF功率設(shè)定為高功率(例如頻率400kHz，輸出5kW以上)促進源氣體分解，因而可使源氣體中的Si-H鍵合和N-H鍵合幾乎完全離解。從而，也不需要把晶片1的溫度設(shè)為高溫，因而會降低器件的熱負荷。進而，象已有的等離子CVD裝置一樣，也無須給晶片1施加偏壓，因而能夠形成臺階覆蓋性高的膜。
成膜時載片臺203的實用性下限溫度雖然是0℃左右，但是如載片臺203的溫度過低，或成膜的生產(chǎn)率降低，或遙控等離子體部分202內(nèi)生成后的源氣體的中間體到達晶片1表面的途中被冷卻而有生成雜質(zhì)的擔心，因而理想的是要設(shè)定為400℃以上。載片臺203的上限溫度是晶片1主面上所形成的器件特性方面容許的上限溫度，例如本實施例CMOS邏輯電路LSI的場合為700℃～750℃。
小室201的內(nèi)壁，例如保持在100℃以下。通過降低內(nèi)壁的溫度，導入小室201的游離基就變得難以附著于內(nèi)壁，因而增加成膜速度。因此，因此，即使降低載片臺203的溫度也能以短時間進行成膜，進而降低器件的熱負荷。
源氣體的壓力規(guī)定為0.013kPa(0.1Torr)以上，1.3kPa(10Torr)以下的范圍，通常規(guī)定為0.2kPa(1.5Torr)左右是理想的。
形成氮化硅膜14方面使用的源氣體，利用減壓CVD(LP-CVD)裝置形成氮化硅膜中所用的已知源氣體，例如SiH4和Si2H6等，一般點說，可以使用組合由SiHyX(4-y)(X是F、Cl、Br、I等鹵素，y是0、1、2、3或4)表示的硅化合物和NH3、N2H4或N2的源氣體等。使用這些硅化合物之中，分子中不含有氫的源氣體，例如象SiF4、SiCl4、Si2Cl6、SiBr4、SiI4之類硅化合物和N2組合的源氣體的場合，可更進一步降低氮化硅膜中的氫濃度。
通過使用上述CVD裝置200淀積氮化硅膜12，可將剛成膜后的膜中含有的氫濃度降到2×1021atoms/cm3以下，較好是1×1021atoms/cm3以下，最好是0.1×1021atoms/cm3以下。能確實提高器件的NBTI壽命。
接著，如圖35所示，采用各向異性干式蝕刻上述氮化硅膜29的辦法，在柵電極11d、11e的各自側(cè)壁上形成側(cè)壁間隔層29s。接著如圖36所示，對p型阱8離子注入磷或砷(As)，形成高雜質(zhì)濃度的n+半導體區(qū)(源、漏區(qū))18，對n型阱9離子注入硼形成高雜質(zhì)濃度的p+半導體區(qū)(源、漏區(qū))19，然后，使用氫氟酸的濕式蝕刻法，除去n+半導體區(qū)(源、漏區(qū))18和p+半導體區(qū)(源、漏區(qū))19各自表面的柵絕緣膜10以后，用濺射法在襯底1上邊淀積Co膜，通過熱處理的硅化物反應(yīng)，在n+半導體區(qū)(源、漏區(qū))18和p+半導體區(qū)(源、漏區(qū))19各自表面上形成Co硅化物層45以后，用濕式蝕刻法除去未反應(yīng)的Co膜。通過至此的工序，完成構(gòu)成邏輯電路LSI的n溝道型MISFETQn和p溝道型MISFETQp。
接著，如圖37所示，用CVD法在襯底1主面上邊淀積膜厚約50nm的氮化硅膜46。該氮化硅膜46是使用淀積氮化硅膜29中使用的上述CVD裝置200。成膜條件可以與上述氮化硅膜46的成膜條件相同。并且，也可以使用上述實施例1的CVD裝置100淀積氮化硅膜29和氮化硅膜46。
接著，如圖38所示，采用例如用將氧和四乙氧硅烷用于源氣體的等離子CVD法，在氮化硅膜46上部淀積氧化硅膜47以后，以光刻膠膜(圖未示出)為掩模順序干式蝕刻氧化硅膜47和氮化硅膜46的辦法，在n+半導體區(qū)(源、漏區(qū))18和p+半導體區(qū)(源、漏區(qū))19的上部形成接觸孔48～51。
上述氧化硅膜47的干式蝕刻，是把氮化硅膜46用作蝕刻阻擋膜，在氧化硅膜47的蝕刻速度大于氮化硅膜46的蝕刻速度的條件下進行的。并且，氮化硅膜46的蝕刻，是在其的蝕刻速度大于元件隔離溝4內(nèi)埋入氧化硅膜7蝕刻速度的條件下進行的。
接著，如圖39所示，把氧化硅膜47上部淀積的金屬膜造成圖形，形成第1層的布線52～55。
(第3實施例)本實施例的半導體集成電路器件是快擦寫儲存器。以下，利用圖40～圖52，按工序順序說明該快擦寫儲存器制造方法的一例。
首先，如圖40所示，用與上述實施例1同樣的方法，在襯底1的主面上形成元件隔離溝4、p型阱8、及柵絕緣膜10以后，如圖41和圖42所示，CVD法在襯底1上邊淀積膜厚以70nm～100nm的多晶硅膜71。對多晶硅膜71來說，在其淀積工序中摻入n型雜質(zhì)，例如磷(P)?；蛘撸矸e非摻雜的多晶硅膜以后，用離子注入法摻入n型雜質(zhì)也行。多晶硅膜71用作構(gòu)成存儲單元的MISFET浮動柵電極。
其次，入圖43和圖44所示，通過以光刻膠膜(圖未示出)作為掩模，干式蝕刻多晶硅膜71，在有源區(qū)上部，形成沿該延伸方向延伸具有長帶狀平面圖形的多晶硅膜71。
接著，如圖45和圖46所示，在形成了多晶硅膜71的襯底1上邊，形成由氧化硅膜、氮化硅膜和氧化硅膜構(gòu)成的ONO膜72。ONO膜72用作構(gòu)成存儲單元的MISFET第2柵絕緣膜，例如用CVD法在襯底1上邊，通過順序淀積膜厚5nm的氧化硅膜、膜厚7nm的氮化硅膜和膜厚4nm的氧化硅膜而構(gòu)成。
接著，如圖47和圖48所示，在ONO膜67上部順序淀積摻P(磷)的n型多晶硅膜73、WNx膜74、W膜75和氮化硅膜76。N型多晶硅膜73、WNx膜74和W膜75，用作構(gòu)成存儲單元的MISFET的控制柵電極(字線WL)。并且，氮化硅膜76用作保護控制柵電極上部的絕緣膜。N型多晶硅膜73也可以由最大含有50％左右Ge(鍺)的硅膜構(gòu)成。
氮化硅膜76由使用上述實施例1的CVD裝置100或上述實施例2的CVD裝置200來淀積。因此，可以把剛成膜之后的膜中含有的氫濃度降到2×1021atoms/cm3以下，較好是1×1021atoms/cm3以下，最好是0.1×1021atoms/cm3以下。
接著，如圖49所示，采用以光刻膠膜(圖未示出)作為掩模順序干式蝕刻氮化硅膜76、W膜75、WNx膜74、多晶硅膜73、ONO膜72和多晶硅膜71的辦法，形成由多晶硅膜71構(gòu)成的浮動柵電極71f和由W膜75、WNx膜74和多晶硅膜73構(gòu)成的多金屬構(gòu)造的控制柵電極(字線WL)77c。
接著，如圖50所示，形成構(gòu)成MISFET的源區(qū)和漏區(qū)的n型半導體區(qū)70。n型半導體區(qū)70是通過對p型阱8離子注入n型雜質(zhì)(例如砷(As)以后，在以900℃對襯底1進行熱處理，使上述n型雜質(zhì)象p型阱8內(nèi)擴散而形成。
接著，清洗襯底1表面以后，如圖51所示，在襯底1上邊淀積氮化硅膜79。氮化硅膜79是使用上述實施例1的CVD裝置100或上述實施例2的CVD裝置200淀積的。因此，可以把剛成膜之后的膜中含有的氫濃度降到2×1021atoms/cm3以下，較好是1×1021atoms/cm3以下，最好是0.1×1021atoms/cm3以下。
以上，雖然基于實施例具體地說明了按照本發(fā)明人做出的發(fā)明，但是本發(fā)明不限于上述實施例，不言而喻，在不脫離其要旨的范圍內(nèi)可以有種種變更。
一般地說，DRAM和快擦寫儲存器等的存儲器LSI，在一個芯片內(nèi)包括有存儲矩陣和外圍電路。其中，為了實現(xiàn)大規(guī)模存儲容量，對存儲矩陣，使構(gòu)成存儲單元的MISFET相互配置極其緊密，但外圍電路與存儲矩陣比較則MISFET相互配置疏松。因此，晶片1上形成MISFET柵電極的場合，在晶片上邊劃分的多個芯片區(qū)各自出現(xiàn)柵電極圖形密度稀疏的區(qū)域(外圍電路)和緊密的區(qū)域(存儲矩陣)的結(jié)果，在外圍電路和存儲矩陣發(fā)生覆蓋柵電極的氮化硅膜膜厚不同的現(xiàn)象。
上述這個問題(膜厚不均勻)發(fā)生時，采用干式蝕刻氮化硅膜的辦法，或者在存儲矩陣的柵電極側(cè)壁和外圍電路的柵電極側(cè)壁上形成側(cè)壁間隔層，或者對柵電極或元件隔離區(qū)以自調(diào)整方式形成接觸孔時，因為完全蝕刻外圍電路上淀積的厚氮化硅膜的場合，不僅在存儲矩陣上淀積薄氮化硅膜，而且其底下(柵氧化膜和襯底)的表面也被削去了，所以構(gòu)成存儲單元的MISFET特性就惡化了。
上述實施例1的CVD裝置100或?qū)嵤├?的CVD裝置200，因為預(yù)先在小室外部幾乎完全分解源氣體后供給晶片的表面，所以即使柵電極圖形密度存在稀疏區(qū)域和緊密區(qū)域的場合，也能形成不依賴于柵電極圖形疏密的均勻厚度的氮化硅膜。
由本申請公開的發(fā)明之中，簡單地說明由代表性的發(fā)明獲得的效果如下。
按照本申請發(fā)明的一個方案，因為不會使晶體管受到熱負荷，能夠形成氫含有量少的氮化硅膜，所以能夠提高器件的NBTI壽命。
按照本申請發(fā)明的另一個方案，因為不會使晶體管受到等離子體損傷，能夠形成氫含有量少的氮化硅膜，所以能夠提高器件的NBTI壽命。
權(quán)利要求
1.一種半導體集成電路器件，其特征是具有在半導體襯底的主面上邊形成的MISFET，和覆蓋所述MISFET柵電極的至少一部分，以第1氮化硅膜為主成分的第1絕緣膜，所述第1氮化硅膜中含有的氫濃度是2×1021atoms/cm3以下。
2.根據(jù)權(quán)利要求1所述的半導體集成電路器件，其特征是所述第1氮化硅膜中含有的氫濃度是1×1021atoms/cm3以下。
3.根據(jù)權(quán)利要求2所述的半導體集成電路器件，其特征是所述第1氮化硅膜中含有的氫濃度是0.1×1021atoms/cm3以下。
4.根據(jù)權(quán)利要求1所述的半導體集成電路器件，其特征是所述氫是由所述第1氮化硅膜中含有的Si-H鍵合離解而產(chǎn)生的。
5.根據(jù)權(quán)利要求1所述的半導體集成電路器件，其特征是所述第1氮化硅膜是使用含有硅烷系氣體和氨或氮氣的源氣體，用CVD法淀積的。
6.根據(jù)權(quán)利要求5所述的半導體集成電路器件，其特征是所述硅烷系氣體是甲硅烷(SiH4)或二氯硅烷(SiH2Cl2)。
7.根據(jù)權(quán)利要求1所述的半導體集成電路器件，其特征是所述第1氮化硅膜是覆蓋所述柵電極上面的覆蓋絕緣膜，或?qū)λ鰱烹姌O自調(diào)整地形成接觸孔時使用的蝕刻阻擋膜。
8.根據(jù)權(quán)利要求1所述的半導體集成電路器件，其特征是所述第1氮化硅膜是覆蓋所述柵電極側(cè)壁的側(cè)壁絕緣膜。
9.根據(jù)權(quán)利要求1所述的半導體集成電路器件，其特征是在形成所述MISFET后的所述半導體襯底主面的最上層上，還具有以第2氮化硅膜為主成分的第2絕緣膜，所述第2氮化硅膜中含有的氫濃度高于2×1021atoms/cm3。
10.根據(jù)權(quán)利要求9所述的半導體集成電路器件，其特征是所述第2氮化硅膜是使用含有硅烷系氣體和氨或氮氣的源氣體，用等離子CVD法淀積的。
11.一種半導體集成電路器件的制造方法，包括以下工序(a)將含有分子中有硅的第1氣體和分子中有氮的第2氣體的源氣體導入到加熱處理部，在所述第1和第2氣體的熱分解溫度以上的溫度加熱處理所述源氣體的工序；(b)將含有在所述加熱處理部生成的所述第1和第2氣體的分解生成物的氣體供給成膜處理部，在溫度低于所述源氣體熱分解溫度下保持的半導體晶片主面上邊，淀積以氮化硅膜為主成分的第1絕緣膜的工序。
12.根據(jù)權(quán)利要求11所述的半導體集成電路器件的制造方法，其特征是所述氮化硅膜中含有的氫濃度是2×1021atoms/cm3以下。
13.根據(jù)權(quán)利要求12所述的半導體集成電路器件，其特征是所述氮化硅膜中含有的氫濃度是1×1021atoms/cm3以下。
14.根據(jù)權(quán)利要求13所述的半導體集成電路器件，其特征是所述氮化硅膜中含有的氫濃度是0.5×1021atoms/cm3以下。
15.根據(jù)權(quán)利要求11所述的半導體集成電路器件的制造方法，其特征是所述成膜處理部具備將所述半導體晶片加熱到比所述成膜處理部的內(nèi)壁還要高溫的冷壁構(gòu)造。
16.根據(jù)權(quán)利要求11所述的半導體集成電路器件的制造方法，其特征是所述成膜處理部具備以單片方式處理所述半導體晶片的單片處理構(gòu)造。
17.根據(jù)權(quán)利要求11所述的半導體集成電路器件的制造方法，其特征是所述第1氣體包括甲硅烷(SiH4)或二氯硅烷(SiH2Cl2)，所述第2氣體包括氨(NH3)或氮。
18.根據(jù)權(quán)利要求11所述的半導體集成電路器件的制造方法，其特征是所述第1和第2的氣體是分子中不含有氫的。
19.根據(jù)權(quán)利要求11所述的半導體集成電路器件的制造方法，其特征是在所述加熱處理部內(nèi)加熱處理所述源氣體的溫度是600℃以上。
20.根據(jù)權(quán)利要求19所述的半導體集成電路器件的制造方法，其特征是在所述加熱處理部內(nèi)加熱處理所述源氣體的溫度是700℃以上。
21.根據(jù)權(quán)利要求19所述的半導體集成電路器件的制造方法，其特征是在所述加熱處理部內(nèi)加熱處理所述源氣體的溫度是800℃以上。
22.根據(jù)權(quán)利要求21所述的半導體集成電路器件的制造方法，其特征是淀積所述第1絕緣膜時的晶片溫度是750℃以下。
23.根據(jù)權(quán)利要求22所述的半導體集成電路器件的制造方法，其特征是淀積所述第1絕緣膜時的晶片溫度是400℃以上。
24.根據(jù)權(quán)利要求11所述的半導體集成電路器件的制造方法，其特征是供給所述成膜處理部的所述氣體壓力是0.013kPa以上，且98.8kPa以下的范圍。
25.根據(jù)權(quán)利要求24所述的半導體集成電路器件的制造方法，其特征是供給所述成膜處理部的所述氣體壓力是約45.5kPa。
26.一種半導體集成電路器件的制造方法，包括以下工序(a)將含有分子中有硅的第1氣體和分子中有氮的第2氣體的源氣體導入到等離子處理部，等離子處理所述源氣體的工序；(b)將含有在所述等離子處理部生成的所述第1和第2氣體的分解生成物的氣體供給成膜處理部，在半導體晶片主面上邊淀積以第1氮化硅膜為主成分的第1絕緣膜的工序。
27.根據(jù)權(quán)利要求26所述的半導體集成電路器件的制造方法，其特征是所述第1氮化硅膜中含有的氫濃度是2×1021atoms/cm3以下。
28.根據(jù)權(quán)利要求27所述的半導體集成電路器件，其特征是所述第1氮化硅膜中含有的氫濃度是1×1021atoms/cm3以下。
29.根據(jù)權(quán)利要求28所述的半導體集成電路器件，其特征是所述第1氮化硅膜中含有的氫濃度是0.5×1021atoms/cm3以下。
30.根據(jù)權(quán)利要求26所述的半導體集成電路器件的制造方法，其特征是所述成膜處理部具備將所述半導體晶片加熱到比所述成膜處理部的內(nèi)壁還高溫的冷壁構(gòu)造。
31.根據(jù)權(quán)利要求26所述的半導體集成電路器件的制造方法，其特征是所述第1氣體包括甲硅烷(SiH4)或二氯硅烷(SiH2Cl2)，所述第2氣體包括氨(NH3)或氮。
32.根據(jù)權(quán)利要求26所述的半導體集成電路器件的制造方法，其特征是所述第1和第2的氣體是分子中不含有氫的。
33.根據(jù)權(quán)利要求26所述的半導體集成電路器件的制造方法，其特征是淀積所述第1絕緣膜時的晶片溫度是750℃以下。
34.根據(jù)權(quán)利要求33所述的半導體集成電路器件的制造方法，其特征是淀積所述第1絕緣膜時的晶片溫度是400℃以上。
35.根據(jù)權(quán)利要求26所述的半導體集成電路器件的制造方法，其特征是供給所述成膜處理部的所述氣體壓力是0.013kPa以上，且1.3kPa以下的范圍。
36.根據(jù)權(quán)利要求35所述的半導體集成電路器件的制造方法，其特征是供給所述成膜處理部的所述氣體壓力是約0.2kPa。
37.一種半導體集成電路器件的制造方法，包括以下工序(a)在半導體晶片的主面上邊形成第1導電膜的工序；(b)把含有分子中有硅的第1氣體和分子中有氮的第2氣體的源氣體導入到CVD裝置的加熱處理部，在所述第1和第2氣體的熱分解溫度以上的溫度加熱處理所述源氣體的工序；(c)把含有在所述加熱處理部生成的所述第1和第2氣體的分解生成物的氣體供給所述CVD裝置的成膜處理部，在比所述源氣體的熱分解溫度還要低溫下保持的所述半導體晶片的所述第1導電膜上邊，淀積以氮化硅膜為主成分的第1絕緣膜的工序；(d)通過把所述第1絕緣膜和所述第1導電膜制成圖形，形成由所述第1導電膜構(gòu)成，其上面用所述第1絕緣膜覆蓋的柵電極的工序。
38.根據(jù)權(quán)利要求37所述的半導體集成電路器件的制造方法，其特征是所述氮化硅膜中含有的氫濃度是2×1021atoms/cm3以下。
39.一種半導體集成電路器件的制造方法，包括以下工序(a)在半導體晶片的主面上邊形成第1導電膜的工序；(b)把含有分子中有硅的第1氣體和分子中有氮的第2氣體的源氣體導入到CVD裝置的等離子處理部，等離子處理所述源氣體的工序；(c)把含有在所述等離子處理部生成的所述第1和第2氣體的分解生成物氣體供給所述CVD裝置的成膜處理部，所述半導體晶片的所述第1導電膜上邊，淀積以氮化硅膜為主成分的第1絕緣膜的工序；(d)通過把所述第1絕緣膜和所述第1導電膜制成圖形，形成由所述第1導電膜構(gòu)成，其上面用所述第1絕緣膜覆蓋的柵電極的工序。
40.根據(jù)權(quán)利要求39所述的半導體集成電路器件的制造方法，其特征是所述氮化硅膜中含有的氫濃度是2×1021atoms/cm3以下。
41.一種半導體集成電路器件的制造方法，包括以下工序(a)在半導體晶片的主面上邊形成多個柵電極的工序；(b)把含有分子中有硅的第1氣體和分子中有氮的第2氣體的源氣體導入到CVD裝置的加熱處理部，在所述第1和第2氣體的熱分解溫度以上的溫度加熱處理所述源氣體的工序；(c)通過把含有在所述加熱處理部生成的所述第1和第2氣體的分解生成物的氣體供給所述CVD裝置的成膜處理部，在比所述源氣體的熱分解溫度還要低溫下保持的所述半導體晶片上邊淀積以氮化硅膜為主成分的第1絕緣膜，用所述第1絕緣膜覆蓋所述多個柵電極的上面和側(cè)壁的工序。
42.根據(jù)權(quán)利要求41所述的半導體集成電路器件的制造方法，其特征是所述氮化硅膜中含有的氫濃度是2×1021atoms/cm3以下。
43.根據(jù)權(quán)利要求41所述的半導體集成電路器件的制造方法，其特征是所述多個柵電極的一部分包括摻入硼的多晶硅膜。
44.一種半導體集成電路器件的制造方法，包括以下工序(a)在半導體晶片的主面上邊形成多個柵電極的工序；(b)把含有分子中有硅的第1氣體和分子中有氮的第2氣體的源氣體導入到CVD裝置的等離子處理部，等離子處理所述源氣體的工序；(c)通過把含有在所述等離子處理部生成的所述第1和第2氣體的分解生成物氣體供給所述CVD裝置的成膜處理部，在所述半導體晶片上邊淀積以氮化硅膜為主成分的第1絕緣膜，用所述第1絕緣膜覆蓋所述多個柵電極的上面和側(cè)壁的工序。
45.根據(jù)權(quán)利要求44所述的半導體集成電路器件的制造方法，其特征是所述氮化硅膜中含有的氫濃度是2×1021atoms/cm3以下。
46.根據(jù)權(quán)利要求44所述的半導體集成電路器件的制造方法，其特征是所述成膜處理部具備將所述半導體晶片加熱到比所述成膜處理部的內(nèi)壁還要高溫的冷壁構(gòu)造。
全文摘要
淀積氮化硅膜中使用的CVD裝置(100)變?yōu)闊岱纸庠礆怏w的熱壁爐(103)和晶片(1)表面上形成膜的小室(101)互相分開的構(gòu)造。在小室(101)的上方，設(shè)有熱分解源氣體用的熱壁爐(103)，在其外周，設(shè)置可將爐內(nèi)設(shè)定到最高1200℃左右高溫氣氛的加熱器(104)。通過配管(105)、(106)向熱壁爐(103)供應(yīng)的源氣體，在該爐內(nèi)預(yù)先分解，其分解成分送到小室(101)的載片臺(102)上邊，在晶片(1)表面形成膜。
文檔編號H01L21/28GK1509497SQ0280993
公開日2004年6月30日 申請日期2002年4月19日 優(yōu)先權(quán)日2001年5月15日
發(fā)明者佐藤英紀, 一瀨勝彥, 石井雪乃, 神保智子, 乃, 子, 彥 申請人:株式會社瑞薩科技