專利名稱：半導體芯片與布線基板、半導體晶片、半導體裝置、線路基板以及電子機器的制作方法
技術領域：
本實用新型涉及半導體芯片與布線基板、半導體晶片、半導體裝置、線路基板以及電子機器。
按上述封裝技術，通常要在半導體芯片的底墊上設接塊(bump)。具有代表性的接塊譬如有Au接塊，其一般是采用電解電鍍形成。下面說明一下電解電鍍法構(gòu)成的Au接塊的形成方法。


圖14是已有半導體芯片的Au接塊的截面圖。作為連接于內(nèi)部集成電路的布線之一部分的接塊底墊12，除了電連接區(qū)表面而外都被鈍化膜14所覆蓋。
首先，利用濺射法形成底部接塊金屬層(阻礙金屬層與密接性金屬層之疊層)1。其后，利用光刻技術讓底墊12的電連接區(qū)及其周圍露出的形成接塊用的抗蝕層2。接著，利用電解電鍍法按抗蝕層2的圖案鍍Au。隨后剝離抗蝕層2，以鍍成的Au為掩模并相應于底部接塊金屬層1的種類來濕法蝕刻底部接塊金屬層1。然后，經(jīng)過退火等形成接塊3。另外還在各處實施清洗工序?？梢?，采用電解電鍍法形成接塊的工序較長，需要進一步縮短、合理化。
對此，最近提出了采用無電解電鍍法形成接塊的方法。采用無電解電鍍法形成接塊時，至少可以不要底部接塊金屬層的濺射形成工序及蝕刻工序。因此，可以大幅度地縮短制造工序、廉價地形成接塊。但是，由于采用無電解電鍍法形成接塊時不形成底部接塊金屬層，所以必須要防止底墊進水。
本實用新型目的實現(xiàn)如下。
(1)一種半導體晶片，其中，具有多個集成電路、與各所述集成電路電連接的多個底墊、覆蓋各所述底墊的一部分而露出其他部分的鈍化膜、以及形成于各所述底墊上的接塊；所述接塊是置于所述底墊從所述鈍化膜露出的部分和所述鈍化膜上的單一層。
根據(jù)本實用新型，由于所述接塊是連著鈍化膜而覆蓋于底墊上的，故可以防止水分進入底墊。而且，由于覆蓋著底墊的是單一層，所以防止進水效果強。
(2)在該半導體晶片中，可在所述接塊外側(cè)形成有第二層。
(3)一種半導體芯片，其中，具有集成電路、與所述集成電路電連接的多個底墊、覆蓋各所述底墊的一部分而露出其他部分的鈍化膜、以及形成于各所述底墊上的接塊；所述接塊是置于所述底墊從所述鈍化膜露出的部分和所述鈍化膜上的單一層。
根據(jù)本實用新型，由于所述接塊是連著鈍化膜而覆蓋于底墊上的，故可以防止水分進入底墊。而且，由于覆蓋著底墊的是單一層，所以防止進水效果強。
(4)在(3)所述的半導體芯片中，可在所述接塊外側(cè)形成有第二層。
(5)一種半導體裝置，其中，具有所述半導體芯片、組裝有所述半導體芯片的基板、及外部端子。
(6)一種電路基板，其中，組裝有所述半導體芯片。
(7)一種電路基板，其中，組裝有所述半導體裝置。
(8)一種電子機器，其中，具有所述半導體裝置。
(9)一種布線基板，其特征在于，包括具有凸臺的布線圖案、覆蓋所述凸臺之一部分而使其他部分露出的絕緣膜、以及形成于所述凸臺的接塊；所述接塊是置于所述凸塊從所述絕緣膜露出部分及所述絕緣膜上的單一層。
根據(jù)本實用新型，由于接塊是連著絕緣膜而覆蓋于凸臺上的，故可以防止水分進入凸臺。而且，由于覆蓋著凸臺的接塊是單一層，所以防止進水效果強。
圖2是本實用新型實施例1的半導體芯片制造方法的說明圖。
圖3是本實用新型實施例1的半導體裝置的說明圖。
圖4是組裝了本實用新型實施例1的半導體芯片的電路基板的示意圖。
圖5是組裝了本實用新型實施例1的半導體芯片的電路基板的示意圖。
圖6是組裝了圖3所示半導體裝置的電路基板的示意圖。
圖7是具有本實用新型實施例的半導體裝置的電子機器的示意圖。
圖8是具有本實用新型實施例的半導體裝置的電子機器的示意圖。
圖9A、9B是本實用新型實施例2的半導體芯片制造方法的說明圖。
圖10A、10B是本實用新型實施例3的半導體芯片制造方法的說明圖。
圖11A-11C是本實用新型實施例4的半導體芯片制造方法的說明圖。
圖12A、12B是本實用新型實施例5的半導體芯片制造方法的說明圖。
圖13是本實用新型實施例6的布線基板制造方法的說明圖。
圖14是本實用新型的已有技術的說明圖。
下面參照附圖來說明一下本實用新型的實施例。
實施例1圖1A-1D是本實用新型實施例1的半導體芯片制造方法的說明圖。圖2是本實用新型實施例1的半導體芯片制造方法的說明圖。在本實施例中，半導體晶片10在主體(半導體基板及其上絕緣膜)上方具有底墊12。首先，如圖1A所示，在覆蓋底墊12的鈍化膜14(保護用絕緣膜)上形成抗蝕層20。底墊12譬如可以用鋁構(gòu)成。底墊12同主體(半導體基板及其上絕緣膜)內(nèi)或半導體基板上設的集成電路16(參見圖2)電連接。多個集成電路16形成于半導體晶片10。半導體晶片10可切割(dicing或scribing)成多個半導體芯片，各半導體芯片具有集成電路16。半導體晶片10主體具有集成電路16，譬如具有晶體管和保護晶體管的層間絕緣膜。底墊12設于層間絕緣膜上方。鈍化膜14形成于半導體晶片10的主體和底墊12之上。鈍化膜14也可是半導體晶片10的最上層。鈍化膜14可以CVD(化學氣相生長法)形成。
鈍化膜14可以避開切割線(譬如dicing線或scribing線)而形成。鈍化膜14可以采用SiO2、SiN、聚酰亞胺等樹脂等構(gòu)成。鈍化膜14既可以是單層也可以是多層。
抗蝕層20可以能量(光、電子射線、X射線等)感應材料(譬如感光性樹脂)形成?？刮g層20可以是感光性聚酰亞胺樹脂。抗蝕層20在底墊12局部(譬如中央部)上方具有開口22。開口22可以利用刻膜(如光刻)形成。
如圖1B所示，以抗蝕層20為掩模進行蝕刻，在鈍化膜14上形成開口22。蝕刻既可用濕法蝕刻也可用干法蝕刻。
對鈍化膜14進行蝕刻，使底墊12部分(譬如端部)被覆蓋部分(譬如中央部)被露出。即，在底墊12上的鈍化膜14上形成比底墊12上表面(其上設有鈍化膜14的表面)面積小的開口部。鈍化膜14可以干法蝕刻或濕法蝕刻進行蝕刻。通過以高各向異性干法蝕刻譬如使用含Ar或CF4蝕刻氣體的干式蝕刻(譬如反應性離子蝕刻)來蝕刻部分鈍化膜14，可以進行高各向異性蝕刻。
鈍化膜14的開口也可以采用以Ar或CF4與O2的混合氣體為蝕刻氣體的干法蝕刻(譬如反應性離子蝕刻)來進行。譬如采用含有O2與CF4的蝕刻氣體，這時蝕刻條件可以是O2與CF4的比例為O2∶CF4＝2∶1-1∶5；最好是O2∶CF4＝2∶1-1∶2。
若為葉片式蝕刻，則壓力可為80-250Pa、Rf功率可為100-200W。若鈍化膜14是SiO2膜，則可以采用濕法蝕刻及干法蝕刻。鈍化膜14含有SiN膜時以干法蝕刻為主，但若需要帶錐度的話，則也可以采用濕法蝕刻。當鈍化膜14(絕緣膜)由多層構(gòu)成時也可以適當采用濕法蝕刻及干法蝕刻。
另外，在設有抗蝕層20的開口22的區(qū)域設置比開口22的開口面積大的開口24。開口面積是指抗蝕層20在同鈍化膜14接觸一側(cè)的開口面積。也可以將抗蝕層20蝕刻得其開口22比底墊12局部(譬如中央部)大。即，可讓開口24的開口面積比底墊12上表面(其上設有鈍化膜14的表面)面積大。也可以蝕刻抗蝕層20的開口22的內(nèi)壁面。也可以利用比起各向異性來各向同性高的蝕刻來蝕刻抗蝕層20。譬如，在使用含有O2的蝕刻氣體的等離子體蝕刻(譬如反應性粒子蝕刻、使用氧等離子體的等離子體蝕刻)中通過反應氣體同抗蝕層20的反應可以蝕刻抗蝕層20。若采用使用氧等離子體的等離子體蝕刻，反應氣體會被氧基積激活，抗蝕層20蝕刻速度變快。這時，可以通過改變蝕刻條件來對抗蝕層20進行各向同性蝕刻，控制在給定范圍量進行蝕刻。即，可以通過進一步對抗蝕層20進行各向同性蝕刻形成開口24，使抗蝕層20上設的開口22自橫向擴展。另外，也可以各向異性高的干蝕刻除去開口22周圍的抗蝕層。這樣容易控制開口形狀。
在本實施例中，鈍化膜14的蝕刻和為擴大抗蝕層20的開口22的蝕刻既可以同一工序進行也可分別以不同工序進行。
蝕刻結(jié)束后，在擴大了的開口24的內(nèi)側(cè)會有鈍化膜14突出出來。開口24的開口面積也可大于鈍化膜14的底墊12上的開口的開口面積。即，在擴大了的開口24的內(nèi)側(cè)，底墊12的一部分(譬如中央)從鈍化膜14露出，在底墊12的其他部分(譬如端部)置有鈍化膜14。也可以讓鈍化膜14帶有某種程度的錐度，即讓鈍化膜14覆蓋底墊12的部分自底墊12的露出部(譬如中央部)朝斜上方傾斜。即，可以讓鈍化膜14的開口面積自底墊12一側(cè)朝抗蝕層20一側(cè)趨向增大。底墊12的側(cè)面被鈍化膜14所覆蓋?？刮g層20構(gòu)成規(guī)定無電解電鍍生長方向的部件?？稍诮酉聛淼臒o電解電鍍工序之前利用UV照射等固化抗蝕層20。
如圖1C所示，通過無電解電鍍形成接塊30。譬如，在抗蝕層20的開口24內(nèi)對Al形成的底墊12的從鈍化膜14露出的面鍍鋅酸鹽處理。譬如將半導體晶片10浸入含有Zn離子的處理液中，通過反應來將Al置換為Zn。據(jù)此可將底墊12的露出面置換為Zn。其后，可以將半導體晶片10浸入無電解鍍Ni液(以Ni離子、還原劑(一般為次磷酸鈉)、穩(wěn)定劑、緩沖劑為主要成分的液體)，通過Zn和Ni的置換反應來堆積Ni?；蛘?，也可以將Al浸入只選擇性地吸附于Al上的鈀溶液中，然后再浸入無電解鍍Ni液中，讓Ni以鈀為核析出。
靠無電解電鍍析出的金屬(譬如為Ni)自底墊12的露出面也向橫向擴展，也延伸于鈍化膜14上，在抗蝕層20的內(nèi)壁面停止向橫向擴展。只要開口24的內(nèi)壁面垂直于底墊12而直立，就能形成垂直而立的接塊30。當在抗蝕層20上端部開口24的內(nèi)壁面經(jīng)上述蝕刻后傾斜的場合，也可以在內(nèi)壁面垂直而立的區(qū)域(連續(xù)性強的圖案區(qū))結(jié)束無電解鍍Ni。
這樣，就可以在抗蝕層20的擴大了的開口24內(nèi)的底墊12之一部分(譬如中央部)及鈍化膜14上形成單一層的接塊30。由于接塊30是連著鈍化膜14而覆蓋于底墊12上的，故可以防止水分進入底墊12。而且，由于接塊30為單一層，所以防止進水效果強。由于接塊30置于鈍化膜14之上，所以上面也可以為凹面。這時接塊30上端部易破損也可。
接著，如圖1D所示，除去抗蝕層20。也可以在接塊30上形成第二層32。第二層32可利用無電解電鍍形成。第二層32可以用Au形成。譬如，可以將半導體晶片10浸入電鍍液(以Au離子、還原劑、穩(wěn)定劑、緩沖劑為主要成分的液體)，進行無電解鍍Au?？梢詫﹄婂儠r間進行控制，以使Au自析出量在0.4μm以上。即，由于鍍Au析出速度同鍍Ni析出速度量相比極慢，所以只要第二層32的厚度在0.4μm以上即可結(jié)束電鍍。其后，進行清洗即可形成第二層32?？垮傾u形成的第二層32可以得到良好的電連接。也可將第二層32置于鈍化膜14上。也可以使形成的第二層32密封接塊30。
在本實施例中，利用使用不同電鍍液、使2層以上的不同金屬析出生長的無電解電鍍液來形成接塊。電鍍材料可以參考電鍍生長速度、電阻及連接性等來選擇高效的材料。由于鍍Au析出速度同鍍Ni析出速度量相比極慢，所以接塊30及第二層32的整個高度的99％都可以Ni形成。
在無電解電鍍工序中，當處理液接觸到半導體晶片10的背面時，有時會形成對接地電位(或不穩(wěn)定電位)的導電通路，各底墊12的電位變得不穩(wěn)定(接地效應)。對此，可讓電鍍的處理液只與半導體晶片10的主表面(形成接塊30的面)接觸。即采取這樣的措施不讓鍍鋅酸鹽處理、無電解鍍Ni、無電解鍍Au等的處理液接觸半導體晶片10主表面以外部分。譬如，在使用浸泡式處理槽的場合，可以使用密封半導體晶片10背面一側(cè)的支持體，或在不損傷半導體晶片10主表面一側(cè)的情況下在背面涂抹抗蝕劑?；蛘撸部梢圆捎蒙w罩方式，即在半導體晶片10主表面周圍部加處理蓋罩，等等。還可以采取其他措施。據(jù)此，在鍍鋅酸鹽處理、各種無電解電鍍處理中可以不受底墊電位所左右，能防止接地效應之影響。
根據(jù)本實施例，可以通過比電解電鍍能大幅度地縮短制造步驟的無電解電鍍來形成接塊30。另外，一旦形成了接塊30，其不僅可以當作蝕刻鈍化膜14(絕緣膜)用的掩模使用，還可以起到規(guī)定無電解電鍍生長方向的部件的作用。據(jù)此，可大幅度地縮短和合理化制造步驟、提高生產(chǎn)效率和可靠性。另外，由于無需再次涂抹抗蝕劑及刻模工序，所以不需要應對位置偏差的區(qū)域，故容易實現(xiàn)可以應對窄間距的接塊。
另外，作為變形例，也可以用Cu形成接塊30。這時，可以將半導體晶片10浸入以Au離子、還原劑、穩(wěn)定劑、緩沖劑為主要成分的電鍍液中，讓Au自析出。另外，也可以Sn取代Cu來形成第二層32。
如圖2所示，利用工具40(切丁機等切割機或劃線器)切斷半導體晶片10，可以得到一個個半導體芯片。另外，也可對半導體芯片實施上述工序來形成接塊30。
經(jīng)上述工序的半導體晶片10具有多個集成電路16，各集成電路16電連接有多個底墊12。鈍化膜14覆蓋各底墊12的一部分(譬如中央部)，而讓其他部分露出。在各底墊12上形成有接塊30。接塊30的一部分是置于底墊12從鈍化膜14露出的部分和鈍化膜14上的單一層。也可在接塊30外側(cè)形成第二層32。
圖3是本實用新型實施例1的半導體裝置的示意圖。半導體裝置具有半導體芯片50，半導體芯片50具有集成電路16，集成電路16電連接有多個底墊12。鈍化膜14覆蓋各底墊12的一部分(譬如中央部)，而讓其他部分露出。在各底墊12上形成有接塊30。接塊30的一部分是置于底墊12從鈍化膜14露出的部分和鈍化膜14上的單一層。也可在接塊30外側(cè)形成第二層32。
半導體芯片50安裝在基板52(譬如陶瓷基板或柔性基板等)上。在基板52上形成有布線圖案54，布線圖案54與接塊30電連接。若使用各向異性導電材料(各向異性導電膜或各向異性導電膏等)進行電連接、接塊30或第二層32上面呈凹面時，容易在所述凹面捕捉導電粒子。那么，可以在捕捉到導電粒子的情況下，接塊30或第二層32潰落、進行良好的接合。使用導電性材料(導電膏等)也一樣。布線圖案54與接塊30的電連接以金屬接合為宜，也可以使用絕緣性粘接劑。也可以在基板52上設置外部端子56(譬如焊錫球)。
圖4是組裝了本實用新型實施例1的半導體芯片的電路基板之示意圖。電路基板60(主印刷電路板)上組裝(譬如倒裝片接合)有上述半導體芯片50。另外，在電路基板60上還形成有未圖示的布線圖案。
圖5是組裝了本實用新型實施例1的半導體芯片的半導體裝置之示意圖。半導體裝置是通過在基板70上組裝半導體芯片50，實施TCP(TapeCarrier Package，載帶封裝)而構(gòu)成的。該半導體裝置被接合于電子面板72(譬如液晶面板、電致發(fā)光面板)。另外，半導體芯片50的組裝形態(tài)也可是COG(Chip On Glass)、COF(Chip On Film/Flexible)。
圖6給出了組裝了圖3所示的半導體裝置的電路基板80。作為具有應用本實用新型的半導體裝置的電子機器，在圖7中給出了筆記本型個人電腦90，在圖8給出了攜帶電話100。
實施例2圖9A、9B是本實用新型實施例2的半導體芯片制造方法的說明圖。在本實施例中也是以圖1A所示的具有開口22的抗蝕層20為掩模，讓底墊12的一部分(譬如中央)從鈍化膜14露出，同時讓抗蝕層20的開口22擴大。而本實施例同實施例1不同之處在于如圖9A所示，擴大了的開口102的內(nèi)壁面傾斜。這種傾斜是因物理性蝕刻作用的蝕刻而產(chǎn)生的。
為此，本實施例中應用比使抗蝕層20的開口22擴大的蝕刻的物理蝕刻效應小的(譬如化學性蝕刻效應大)的第二蝕刻，讓抗蝕層20的開口102進一步擴大。作為第二蝕刻，既可以采用干式蝕刻也可以采用濕式蝕刻(利用噴淋器對底墊12垂直地噴淋蝕刻液的濕式蝕刻)。第二蝕刻也可以在用UV照射等固化抗蝕層20之前進行。這樣，如圖9B所示，可以形成具有相對于底墊12垂直而立的內(nèi)壁面的開口104。于是能形成垂直而立的接塊。本實施例也可以達到實施例1所說明的效果。另外，在本實施例中，也可以適用于實施例1所說明的內(nèi)容。進一步，也可以將本實施例所說明的內(nèi)容應用于其他實施例。
實施例3圖10A、10B是本實用新型實施例3的半導體芯片制造方法的說明圖。如圖10A所示，在本實施例中，以圖1A所示的具有開口22的抗蝕層20為掩模，對鈍化膜14進行蝕刻，使底墊12的一部分(譬如端部)仍被覆蓋而讓底墊12的其它部分(譬如中央部)露出。該蝕刻可以在最適于鈍化膜14蝕刻的條件(譬如物理性腐蝕效應變大的條件)下進行?？刮g層20不蝕刻也行，蝕刻也可。
接著，如圖10B所示，對抗蝕層20進行蝕刻，使開口22擴大。該蝕刻可以最適于抗蝕層20蝕刻的條件(譬如化學性蝕刻作用變大的條件)下進行。鈍化膜14不蝕刻也行，蝕刻也可。
在本實施例中，由于鈍化膜14和抗蝕層20的蝕刻分別是在最佳條件下進行的，所以可以進行良好的蝕刻。譬如，可以擴大抗蝕層20的開口22，形成具有相對于底墊12垂直而立的內(nèi)壁面的、擴大了的開口半導體晶片106。于是能形成垂直而立的接塊。本實施例也可以達到實施例1所說明的效果。另外，在本實施例中，也可以適用于實施例1所說明的內(nèi)容。進一步，也可以將本實施例所說明的內(nèi)容應用于其他實施例。
實施例4圖11A-11C是本實用新型實施例4的半導體芯片制造方法的說明圖。如圖11A所示，在本實施例中，以圖1A所示的具有開口22的抗蝕層20為掩模，對鈍化膜14進行蝕刻(第一蝕刻)，使底墊12的一部分(譬如端部)仍被覆蓋而讓底墊12的其它部分(譬如中央部)露出。該蝕刻可以在最適于鈍化膜14蝕刻的條件(譬如物理性蝕刻作用變大的條件)下進行?？刮g層20不蝕刻也行，蝕刻也可。
接著，如圖11B所示，對抗蝕層20的除了下端部110以外的部分進行蝕刻(第二蝕刻)，使開口22擴大。譬如，蝕刻開口22的內(nèi)壁面?？梢圆晃g刻抗蝕層20的下端部110，即便蝕刻，其蝕刻量也比其它部分(如上端部及中央部)的少。這樣即形成了抗蝕層20的被擴大了的開口108。開口108中，由抗蝕層20的下端部110形成的孔比下端部110以外部分(譬如上端部及中央部)所形成的孔小，因此抗蝕層20的下端部110覆蓋著鈍化膜14(譬如其上面)。
接著，如圖11C所示，對抗蝕層20的下端部110進行蝕刻(第三蝕刻)，以讓開口108進一步擴大。對比第二蝕刻，可以讓第三蝕刻的對抗蝕層20的鈍化膜14的蝕刻選擇比高。這樣即形成了抗蝕層20的進一步被擴大了的開口112。在開口112內(nèi)側(cè)有鈍化膜14突出出來。在第三蝕刻中，由于要讓鈍化膜14露出于開口112內(nèi)，所以適用對鈍化膜14的影響要小于第二蝕刻的條件。
在本實施例中，通過兩階段蝕刻(第二及第三蝕刻)來擴大開口22。第二蝕刻的對抗蝕層20的蝕刻速度可以比第三蝕刻的小。另外，第二蝕刻的對抗蝕層20的鈍化膜14的蝕刻選擇比可以比第三蝕刻的低。然而，即便將開口22擴大成開口108，抗蝕層20的下端部110也仍然留在鈍化膜14上。據(jù)此，可減少蝕刻對鈍化膜14的影響。另外，第二蝕刻不蝕刻鈍化膜14，或者，即便蝕刻也可在蝕刻量少的條件下進行。
根據(jù)本實施例，可以在減少對鈍化膜14影響的情況下形成接塊。本實施例也可以達到實施例1所說明的效果。另外，在本實施例中，也可以適用于實施例1所說明的內(nèi)容。進一步，也可以將本實施例所說明的內(nèi)容應用于其他實施例。
實施例5圖12A、12B是本實用新型實施例5的半導體芯片制造方法的說明圖。如圖12A所示，在本實施例中，在覆蓋底墊12的鈍化膜14上形成了于底墊12之一部分(譬如中央部)具有第一開口122的第一抗蝕層120。第一抗蝕層120及開口122相當于實施例1所說明的抗蝕層20及開口22。
然后，以第一抗蝕層120為掩模，對鈍化膜14進行蝕刻，使底墊12的一部分(譬如端部)仍被覆蓋而讓底墊12的其它部分(譬如中央部)露出。該蝕刻可以在最適于鈍化膜14蝕刻的條件(譬如物理性蝕刻作用變大的條件)下進行?？刮g層120不蝕刻也行，蝕刻也可。然后除去第一抗蝕層120。
接著，如圖12B所示，形成具有比底墊12從鈍化膜14露出部分(譬如中央部)還大的第二開口132的第二抗蝕層130。在第二開口132內(nèi)配置底墊12從鈍化膜14露出部分(譬如中央部)和鈍化膜14的一部分。在本實施例中，在鈍化膜14蝕刻時使用第一抗蝕層120，在形成接塊時使用不同于此的第二抗蝕層130。因此，可以使用分別具有最適于對應工序的形狀(開口122、132)的第一抗蝕層120和第二抗蝕層130。
于是，如實施例1中所說明的那樣，利用無電解電鍍來形成接塊。本實施例也可以達到實施例1所說明的效果。另外，在本實施例中，也可以適用于實施例1所說明的內(nèi)容。進一步，也可以將本實施例所說明的內(nèi)容應用于其他實施例。
實施例6圖13是根據(jù)本實用新型實施例6的布線基板的制造方法的說明圖。在本實施例中，在基板140上形成有部分布線圖案即凸臺142。凸臺142被絕緣膜144(譬如Solder Resist——釬料抗蝕層)所覆蓋。于是，相對凸臺142形成接塊。其細節(jié)是將實施例1的底墊12置換成凸臺142，將鈍化膜14置換成絕緣膜144。這樣即可以制造出形成有接塊的布線基板。本實施例也可以達到實施例1所說明的效果。另外，在本實施例中，也可以適用于實施例1所說明的內(nèi)容。進一步，也可以將本實施例所說明的內(nèi)容應用于其他實施例。
本實用新型并非僅限于上述實施例，可以有種種變形。譬如，本實用新型包括同實施例所說明的結(jié)構(gòu)實質(zhì)上一樣的結(jié)構(gòu)(譬如功能、方法及效果一樣的結(jié)構(gòu)，或目的、效果一樣的結(jié)構(gòu))。另外，本實用新型還包括同實施例所說明的結(jié)構(gòu)具有同樣作用效果的結(jié)構(gòu)或可以達到同一目的的結(jié)構(gòu)。另外，本實用新型還包括在實施例所說明的結(jié)構(gòu)上附加了公知技術的結(jié)構(gòu)。
權利要求1.一種半導體晶片，其中，具有多個集成電路、與各所述集成電路電連接的多個底墊、覆蓋各所述底墊的一部分而露出其他部分的鈍化膜、以及形成于各所述底墊上的接塊；所述接塊是置于所述底墊從所述鈍化膜露出的部分和所述鈍化膜上的單一層。
2.按權利要求1所述的半導體晶片，其特征在于在所述接塊外側(cè)形成有第二層。
3.一種半導體芯片，其中，具有集成電路、與所述集成電路電連接的多個底墊、覆蓋各所述底墊的一部分而露出其他部分的鈍化膜、以及形成于各所述底墊上的接塊；所述接塊是置于所述底墊從所述鈍化膜露出的部分和所述鈍化膜上的單一層。
4.按權利要求3所述的半導體芯片，其特征在于在所述接塊外側(cè)形成有第二層。
5.一種半導體裝置，其中，具有權利要求3或4所述的半導體芯片、組裝有所述半導體芯片的基板、及外部端子。
6.一種電路基板，其中，組裝有權利要求3或4所述的半導體芯片。
7.一種電路基板，其中，組裝有權利要求5所述的半導體裝置。
8.一種電子機器，其中，具有權利要求5所述的半導體裝置。
9.一種布線基板，其特征在于，包括具有凸臺的布線圖案、覆蓋所述凸臺之一部分而使其他部分露出的絕緣膜、以及形成于所述凸臺的接塊；所述接塊是置于所述凸塊從所述絕緣膜露出部分及所述絕緣膜上的單一層。
專利摘要本實用新型涉及半導體芯片與布線基板、半導體晶片、半導體裝置、線路基板以及電子機器。所述半導體芯片在集成電路上電連接多個底墊(12)；鈍化膜(14)覆蓋底墊(12)的一部分而露出其他部分；在底墊(12)上形成有接塊(30)；接塊(30)是置于底墊(12)從鈍化膜(14)露出的部分和鈍化膜(14)上的單一層。所形成的接塊可以防止水分進入襯底層。
文檔編號H01L21/60GK2585416SQ02252398
公開日2003年11月5日 申請日期2002年10月24日 優(yōu)先權日2001年10月25日
發(fā)明者小原浩志 申請人:精工愛普生株式會社