專利名稱：一種快閃存儲器結構及其制作方法
技術領域：
本發(fā)明是提供一種非揮發(fā)性存儲器結構及其制作方法，尤指一種無接觸點通道寫入/抹除的快閃存儲器(contactless channel program/erase flashmemory)結構及其制作方法。
背景技術：
非揮發(fā)性記憶元件，例如電擦寫可編程只讀存儲器(electrically erasableprogrammable read only memories，EEPROMs)與快閃存儲器，由于能在切斷電源后繼續(xù)保存存儲器內(nèi)資料，以及具有可重復讀取與寫入資料的功能，因此常被用來儲存永久性的資料。其中快閃存儲器的結構是與EEPROM相同，只不過快閃存儲器的資料抹除動作是以區(qū)域方式(block by block)進行，而非傳統(tǒng)EEPROM以字節(jié)為單位(byte by byte)方式進行，因此能明顯地節(jié)省資料抹除的時間，成為目前最常被使用也是發(fā)展最迅速的存儲器產(chǎn)品之一。
請參照圖1，圖1為現(xiàn)有一快閃存儲單元10的剖面示意圖。如圖1所示，快閃存儲單元10包括有一堆疊柵極14設于一P型半導體基底12表面，一N型源極16與漏極18分別設于堆疊柵極14兩側的半導體基底12中，以及一P型摻雜區(qū)20設于漏極18下方。其中，堆疊柵極14通常是由一隧道氧化層(tunnel oxide)22，一浮置柵極(floating gate)24，一絕緣層26以及一控制柵極(control gate)26依序堆疊于源極16與漏極18之間的半導體基底12表面所構成。
現(xiàn)有欲將資料存入快閃存儲單元10時，通常是于控制柵極28上施加一高電壓，并于漏極18施加一固定電壓，以利用通道熱電子(channel hotelectrons，CHE)效應使產(chǎn)生于漏極18與摻雜區(qū)20接面附近的熱電子穿過隧道氧化層22，注入浮置柵極24中，借此提高快閃存儲單元10的啟始電壓，達到儲存資料的目的。而欲抹除儲存于快閃存儲單元10資料時，則使控制柵極28接地或接至一負電壓，并于漏極18施加一高電壓，以利用富勒-諾得亥姆隧道(Fowler-Nordheim tunneling)機制來移除浮置柵極24中的電子，借此降低快閃存儲單元10的啟始電壓，完成快閃存儲單元10抹除資料的操作。
由于目前小體積便攜式電子產(chǎn)品，例如個人數(shù)字助理(personal digitalassistant，PDA)與移動電話的需求日益增加，因此如何提升快閃存儲器的品質(zhì)以及元件集成度，以提供更為輕巧并具有良好性能的電子商品，已成為快閃存儲器應用與發(fā)展上的一重要關鍵。

發(fā)明內(nèi)容
因此本發(fā)明的主要目的在于提供一種無接觸點通道寫入/抹除(contactless channel write/erase)的快閃存儲器結構，以提高快閃存儲器的元件集成度。
本發(fā)明的另一目的在于提供一種氮化物快閃存儲器(SONOS flashmemory)結構，以改善快閃存儲器的電性表現(xiàn)。
在本發(fā)明的優(yōu)選實施例中，所述快閃存儲器結構包括有多個相互平行的字線設于所述半導體基底表面，多條與這些字線互相垂直的第一導電型式的比特線設于所述半導體基底內(nèi)，多條與這些字線互相垂直的第一導電型式的源極線設于所述半導體基底內(nèi)，一第二導電型式的摻雜區(qū)環(huán)繞于各所述比特線周圍，一接觸插塞設于各所述比特線中，用來電連接各所述比特線與其周圍相對應的各所述摻雜區(qū)，以及一氧化-氮化-氧化(oxide-nitride-oxide，ONO)電介層設于各所述比特線與各所述字線重疊區(qū)域的所述半導體基底表面。
由于本發(fā)明快閃存儲器結構是利用ONO電介層中具有易于捕捉電荷的氮化層來有效儲存資料。此外，本發(fā)明快閃存儲器結構是利用與各比特線電連接的單一接觸插塞來控制所述條比特線上所定義的多個快閃存儲單元的資料存取動作，因此在制作快閃存儲單元的過程中即不需對每一個快閃存儲單元制作個別的接觸插塞，以避免產(chǎn)生接觸插塞的對準偏差，同時也可以借此解除對每一個快閃存儲單元制作個別的接觸插塞的臨界尺寸限制，進而提高快閃存儲器的元件集成度。


圖1為現(xiàn)有一快閃存儲單元的剖面示意圖。
圖2為本發(fā)明一快閃存儲器的結構俯視圖。
圖3為圖2所示快閃存儲器沿切線I-I′的剖面示意圖。
圖4為圖2所示快閃存儲器沿切線II-II′的剖面前視圖。
圖5至圖9為本發(fā)明制作一快閃存儲器的方法示意圖。
圖示的符號說明10 快閃存儲單元 12 P型半導體基底14 堆疊柵極 16 N型源極18 N型漏極20 P型摻雜區(qū)22 隧道氧化層 24 浮置柵極26 絕緣層 28 控制柵極40 快閃存儲器 42 半導體基底44 字線 46 比特線48 源極線 50 接觸插塞52 摻雜區(qū) 54 氧化層-氮化層-氧化層56 快閃存儲單元 58 氧化層60 氮化層 62 氧化層64 深P型井66 N型井68 淺溝隔離 70 墊氧化層72 氮化硅層 73 硬罩幕74 自行對準熱氧化層具體實施方式
請參照圖2至圖4，圖2為本發(fā)明一快閃存儲器40的結構上視圖，圖3為圖2所示快閃存儲器40沿切線I-I′的剖面示意圖，圖4為圖2所示快閃存儲器40沿切線II-II′的剖面前視圖。在本發(fā)明的優(yōu)選實施例中，是利用一具有雙反或柵(BiNOR)結構的氮化物快閃存儲器(SONOS flash memory)為例來進行說明，然而本發(fā)明并不局限于雙反或柵結構，其他型式的快閃存儲器也適用于本發(fā)明無接觸點通道寫入/抹除的氮化物快閃存儲器。如圖2所示，快閃存儲器40包括有多條相互平行的字線44設于一半導體基底42表面，多條與字線42垂直的埋藏式比特線46與埋藏式源極線48設于半導體基底42內(nèi)，以及多個與各比特線46相對應的接觸插塞50設于各比特線46表面。
如圖3所示，快閃存儲器40的每一快閃存儲單元56均是由一字線44與其相重疊的二比特線46以及一共用源極線48組成，并利用多個設于半導體基底42中的淺溝隔離68結構來與其他快閃存儲單元56隔離。此外，快閃存儲單元56中另包括有一與比特線46具有不同導電型式的摻雜區(qū)52環(huán)繞于比特線46周圍，以抑制源極與漏極發(fā)生不正常的貫通現(xiàn)象，多個自行對準熱氧化層74設于比特線46與源極線48表面，用來避免不同電子元件之間的電干擾，以及一由ONO電介層所構成的電荷儲存區(qū)54設于比特線46與源極線48之間的半導體基底42表面，且電荷儲存區(qū)54是部分覆蓋于比特線46與摻雜區(qū)52表面。
如圖4所示，在本發(fā)明快閃存儲器40的結構中，每一比特線46均是利用接觸插塞50來與其外圍相對應的摻雜區(qū)52產(chǎn)生電連接，例如使接觸插塞50貫穿設于各比特線46與其外圍相對應摻雜區(qū)52之間的PN接面直至摻雜區(qū)52中，或使接觸插塞50覆蓋于各比特線46與其外圍相對應摻雜區(qū)52的表面。如此一來，各比特線46以及摻雜區(qū)52即可以經(jīng)由接觸插塞50獲得一相等比特線電壓值VBL，以使電子可以經(jīng)由電荷儲存區(qū)54與比特線46、摻雜區(qū)52相重疊的區(qū)域快速進行快閃存儲單元56的寫入/抹除操作。
請參照圖5至圖9，圖5至圖9為本發(fā)明制作快閃存儲器40的方法示意圖。如圖5所示，本發(fā)明方法首先是于N型半導體基底42中形成多個場氧化層或淺溝隔離68，以于半導體基底42表面定義出多個主動區(qū)域I，然后分別利用P型摻質(zhì)以及N型摻質(zhì)來對N型半導體基底42進行摻雜，以依序于主動區(qū)域I中形成一深P型井64與一N型井66。接著，于N型井66上形成一墊氧化層70與一氮化硅層72，并利用一微影與蝕刻過程去除部分的氮化硅層72與墊氧化層70，以形成一硬罩幕73。然后進行一第一離子布植過程，于未被硬罩幕73覆蓋的N型井66中植入N型摻質(zhì)，例如砷(As)離子，以形成多個具有重摻雜濃度的N型摻雜區(qū)46與48，分別用來作為快閃存儲單元56的漏極與源極。之后于N型井66表面形成一圖案化罩幕(未顯示于圖5中)以覆蓋住源極48，并進行一第二離子布植過程，于未被圖案化罩幕所覆蓋的N型井66表面植入P型摻質(zhì)，例如BF2離子，以于漏極46下方形成一具有輕摻雜濃度的P型口袋摻雜區(qū)52。隨后，完全去除覆蓋于源極48表面的圖案化罩幕。
如圖6所示，接下來利用硬罩幕73作為遮罩，進行一熱氧化過程，于未被硬罩幕73覆蓋的漏極46、源極48表面形成一自行對準熱氧化層74，以避免漏極46與源極48之間造成漏電流的途徑，影響快閃存儲器40的電性表現(xiàn)。
如圖7所示，接著進行一化學氣相沉積過程，以于N型井66上形成一由硅氧化層58、氮化層60以有硅氧化層62所構成的ONO電介層54。其中硅氧化層58的厚度約小于2納米，氮化層60的厚度約為10納米，硅氧化層62的厚度約為3至4納米。
接著如圖8與圖9所示，于半導體基底42上沉積一厚度約為200納米，摻雜濃度約為10E21 1/cm2的多晶硅層44，并進行一微影與蝕刻過程去除部分的多晶硅層44與ONO電介層54，以于半導體基底42表面形成多條字線44，用來定義快閃存儲單元56的控制柵極。在本發(fā)明的其他實施例中，控制柵極44也可以由N型摻雜多晶硅，金屬，例如鋁金屬，硅化物，例如TiSi2，或是P型重摻雜多晶硅等材料所構成。最后，進行一微影與蝕刻過程，以于快閃存儲器40的各比特線46中形成一貫穿比特線46與摻雜區(qū)52間接面的接觸窗口(via)(未顯示于圖9中)，并于接觸窗口中填入導電材料，以形成一接觸插塞50，使快閃存儲單元56的漏極46以及摻雜區(qū)52短路相接，并利用接觸插塞50使漏極46以及摻雜區(qū)52獲得相同的比特線電壓VBL。
本發(fā)明快閃存儲單元56可以利用F-N效應來執(zhí)行寫入/刪除等操作，其操作方法如下所述在快閃存儲單元56上執(zhí)行一編碼或程式化操作時，字線電壓須為一高準位電壓，例如施加3～7V的電壓字線44，比特線電壓須為一低準位電壓，例如施加-7～-3V的電壓于比特線46，并浮接源極線48；而欲刪除儲存于快閃存儲單元56內(nèi)的資料時，字線電壓則須為一低準位電壓，例如施加-7～-3V的電壓于字線44，比特線電壓須為一高準位電壓，例如施加3～7V的電壓于比特線46，并浮接源極線48；至于欲讀取快閃存儲單元56的資料時，則須施加1～5V的電壓于字線44，施加0.5～2V的電壓于比特線46，并浮接源極線48。
簡而言之，本發(fā)明的快閃存儲器40結構是由多個具有埋藏式共用源極線48的快閃存儲單元56所組成，因此可以大幅提高快閃存儲器40的集成度，且本發(fā)明的快閃存儲器40可以利用埋藏式比特線46將多個快閃存儲單元56的漏極46串聯(lián)起來，因此僅需利用一個接觸插塞50即可以使多個快閃存儲單元56的漏極46與其周圍相對應的摻雜區(qū)52形成短路，提供更快速的操作速度。此外，由于接觸插塞50可以選擇設于比特線46的一端，因此不致于因制造過程對位偏差與字線44相接觸，進而可以避免接觸插塞50與字線44之間的相互干擾。
與現(xiàn)有快閃存儲器相比較，本發(fā)明的無接觸點通道寫入/抹除氮化物快閃存儲器結構是利用ONO電介層來作為浮置柵極，因此可以直接利用ONO電介層中具有致密結構的氮化層來有效儲存資料，降低漏電流。此外，本發(fā)明快閃存儲器結構是利用與各比特線電連接的單一接觸插塞來控制所述條比特線上所定義的多個快閃存儲單元的資料存取動作，因此在制作快閃存儲單元的過程中即不需對每一個快閃存儲單元制作個別的接觸插塞，以避免產(chǎn)生接觸插塞的對準偏差，同時也可以借此解除對每一個快閃存儲單元制作個別的接觸插塞的臨界尺寸限制，進而提高快閃存儲器的元件集成度。
以上所述僅為本發(fā)明的優(yōu)選實施例，凡依本發(fā)明權利要求所作的均等變化與修飾，皆應屬本發(fā)明專利的涵蓋范圍。
權利要求
1.一種設于一半導體基底上的快閃存儲器結構包括有多條相互平行的字線設于所述半導體基底表面；多條第一導電型式的源極線設于所述半導體基底內(nèi)，且各所述源極線的兩側相鄰有二比特線，這些源極線以及這些比特線是與這些字線互相垂直；一第二導電型式的摻雜區(qū)環(huán)繞于各所述比特線周圍；一接觸插塞設于各所述比特線中，用來電連接各所述比特線與其周圍相對應的各所述摻雜區(qū)；以及一氧化-氮化-氧化(oxide-nitride-oxide，ONO)電介層設于所述半導體基底與各所述字線的重疊區(qū)域上。
2.如權利要求1所述的快閃存儲器結構，其中所述快閃存儲器是為一雙反或柵(BiNOR)快閃存儲器。
3.如權利要求1所述的快閃存儲器結構，其中這些字線是用來定義多個控制柵極。
4.如權利要求1所述的快閃存儲器結構，其中所述ONO電介層是用來定義一儲存電荷區(qū)。
5.如權利要求1所述的快閃存儲器結構，其中所述第一導電型式是為N型，而所述第二導電型式是為P型。
6.如權利要求1所述的快閃存儲器結構，其中所述第一導電型式是為P型，而所述第二導電型式是為N型。
7.如權利要求1所述的快閃存儲器結構，其中這些比特線以及這些源極線表面均設有一自行對準熱氧化層(self-aligned thermal oxide layer，SATO)，以避免電干擾(disturbance)。
8.如權利要求1所述的快閃存儲器結構，其中所述快閃存儲器結構包括多個無接觸點通道寫入/抹除(contactless channel write/erase)的快閃存儲單元。
9.如權利要求8所述的快閃存儲器結構，其中各所述源極線與其相鄰的所述二比特線是分別構成各所述快閃存儲單元。
10.如權利要求9所述的快閃存儲器結構，其中所述半導體基底中包括多個淺溝隔離結構，用以隔離各所述快閃存儲單元。
11.如權利要求1所述的快閃存儲器結構，其中所述接觸插塞是貫穿一設于各所述比特線與其周圍相對應的各所述摻雜區(qū)間的接面。
12.如權利要求1所述的快閃存儲器結構，其中所述接觸插塞是覆蓋于各所述比特線與其周圍相對應的各所述摻雜區(qū)表面。
13.一種在一半導體基底上制作一快閃存儲器的方法，所述方法包括有下列步驟在所述半導體基底內(nèi)形成多條第一導電型式的源極線；在各所述源極線兩側的所述半導體基底內(nèi)形成二第一導電型式的比特線；在所述半導體基底內(nèi)形成多個第二導電型式的摻雜區(qū)且各所述摻雜區(qū)是環(huán)繞于各所述相對應的比特線周圍；在所述半導體基底表面形成多個氧化-氮化-氧化(oxide-nitride-oxide，ONO)電介層，且各所述ONO電介層是覆蓋于與其相對應的各所述比特線的通道與各所述源極線表面；在所述半導體基底上形成多條字線，以覆蓋于這些ONO電介層表面；以及在各所述比特線中形成一接觸插塞，用來電連接各所述比特線與其周圍相對應的各所述摻雜區(qū)。
14.如權利要求13所述的方法，其中所述快閃存儲器是為一雙反或柵(BiNOR)快閃存儲器。
15.如權利要求13所述的方法，其中所述方法另包括一氧化過程，以在各所述比特線以及各所述源極線表面形成一自行對準熱氧化層(self-aligned thermal oxide layer，SATO)，避免產(chǎn)生電干擾(disturbance)。
16.如權利要求13所述的方法，其中這些字線是用來定義多個控制柵極。
17.如權利要求13所述的方法，其中這些ONO電介層是用來定義多個儲存電荷區(qū)。
18.如權利要求13所述的方法，其中所述第一導電型式是為N型，而所述第二導電型式是為P型。
19.如權利要求13所述的方法，其中所述第一導電型式是為P型，而所述第二導電型式是為N型。
20.如權利要求13所述的方法，其中所述半導體基底中包括多個淺溝隔離結構，用以隔離相鄰的比特線。
21.如權利要求13所述的方法，其中所述快閃存儲器結構包括多個無接觸點通道寫入/抹除(contactless channel write/erase)的快閃存儲單元。
22.如權利要求13所述的方法，其中所述接觸插塞是貫穿一設于各所述比特線與其周圍相對應的各所述摻雜區(qū)間的接面。
全文摘要
本發(fā)明提供一種快閃存儲器結構及其制作方法。所述快閃存儲結構包括有多條相互平行的字線設于一半導體基底表面，多條第一導電型式的比特線設于所述半導體基底內(nèi)，多條第一導電型式的源極線設于所述半導體基底內(nèi)，且這些比特線以及這些源極線是與這些字線互相垂直，一第二導電型式的摻雜區(qū)設于各所述比特線下方，一接觸插塞設于各所述比特線中，用來電連接各所述比特線與其下方相對應的所述摻雜區(qū)，以及一柵極設于各所述比特線與各所述字線重疊區(qū)域的所述半導體基底表面。
文檔編號H01L27/115GK1492512SQ0214736
公開日2004年4月28日 申請日期2002年10月23日 優(yōu)先權日2002年10月23日
發(fā)明者徐清祥, 楊青松, 沈士杰 申請人:力旺電子股份有限公司