專利名稱：在多個存儲單元間共有存取元件的薄膜磁性體存儲器的制作方法
技術領域：
本發(fā)明涉及薄膜磁性體存儲器，更特定地說，涉及具有含磁隧道結(MTJ)的存儲單元的隨機存取存儲器。作為能以低功耗進行非易失性的數(shù)據存儲的存儲器，MRAM(磁隨機存儲器)器件正引人注目。MRAM器件是利用在半導體集成電路中形成的多個薄膜磁性體進行非易失性的數(shù)據存儲，可以對每個薄膜磁性體進行隨機存取的存儲器。
特別是，近年來已發(fā)表了借助于將利用磁隧道結的薄膜磁性體用作存儲單元，MRAM器件的性能得到飛速進步的情況。關于具有含磁隧道結的存儲單元的MRAM器件，已在“A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FETSwitch in each Cell”(“一種在每個單元中使用磁隧道結和FET開關的10ns讀寫非易失性存儲器陣列”)，ISSCC Digest of TechnicalPapers，TA7.2，F(xiàn)eb.2000和“Nonvolatile RAM based on MagneticTunnel Junction Elements”(“基于磁隧道結元件的非易失性RAM”)，ISSCC Digest of Technical Papers，TA7.3，F(xiàn)eb.2000等技術文獻中公開。


圖18是示出具有磁隧道結的存儲單元(以下簡稱為MTJ存儲單元)的結構的概略圖。
參照圖18，MTJ存儲單元包含其電阻值隨磁寫入的存儲數(shù)據的數(shù)據電平而變化的隧道磁阻元件TMR和存取晶體管ATR。存取晶體管ATR在位線BL與接地電壓線GL之間與隧道磁阻元件TMR串聯(lián)連接。作為典型的存取晶體管ATR，可以使用場效應晶體管。
對MTJ存儲單元，配置了用于在數(shù)據寫入時和數(shù)據讀出時分別流過數(shù)據寫入電流和數(shù)據讀出電流的位線BL、用于在數(shù)據寫入時流過數(shù)據寫入電流的寫數(shù)位線WDL、用于指示數(shù)據讀出的字線WL以及用于在數(shù)據讀出時將隧道磁阻元件TMR下拉至接地電壓GND的接地電壓線GL。
在數(shù)據讀出時，響應于存取晶體管ATR的接通，隧道磁阻元件TMR在接地電壓線GL(接地電壓GND)與位線BL之間進行電結合。
圖19是說明對MTJ存儲單元的數(shù)據寫入工作的原理圖。
參照圖19，隧道磁阻元件TMR具有有固定磁化方向的磁性體層(以下簡稱為固定磁化層)FL和在與數(shù)據寫入電流所產生的數(shù)據寫入磁場相應的方向磁化的磁性體層(以下簡稱為自由磁化層)VL。在固定磁化層FL與自由磁化層VL之間設置了由絕緣體膜形成的隧道勢壘TB。自由磁化層VL根據寫入的存儲數(shù)據的電平，與固定磁化層FL在同一方向或相反方向磁化。
隧道磁阻元件TMR的電阻值依固定磁化層FL與自由磁化層VL之間的磁化方向的相對關系而變化。具體地說，當固定磁化層FL與自由磁化層VL之間的磁化方向一致時，與兩者的磁化方向相反時相比，其電阻值減小。
在數(shù)據寫入時，字線WL被非激活，存取晶體管ATR被斷開。在此狀態(tài)下，用于磁化自由磁化層VL的數(shù)據寫入電流，在與寫入數(shù)據電平相應的方向，分別流過位線BL和寫數(shù)位線WDL。即，自由磁化層VL的磁化方向由分別流過位線BL和寫數(shù)位線WDL的數(shù)據寫入電流的方向決定。
圖20是示出數(shù)據寫入電流與自由磁化層VL的磁化的關系的原理圖。
參照圖20，橫軸所示的磁場Hx表示由流過寫數(shù)位線WDL的數(shù)據寫入電流產生的磁場H(WDL)。另一方面，縱軸所示的磁場Hy表示由流過位線BL的數(shù)據寫入電流產生的磁場H(BL)。
僅當磁場H(WDL)與H(BL)之和達到圖中所示的星形特性線的外側的區(qū)域時，自由磁化層VL的磁化方向才發(fā)生更新。即，為進行數(shù)據寫入，必須在寫數(shù)位線WDL和位線BL兩方流過足以產生超過規(guī)定強度的磁場的數(shù)據寫入電流。
另一方面，在施加相當于星形特性線的內側區(qū)域的磁場時，自由磁化層VL的磁化方向不變。即，僅在數(shù)位線WDL和位線BL的一方流過規(guī)定的數(shù)據寫入電流時，不進行數(shù)據寫入。一度寫入了MTJ存儲單元的磁化方向，即存儲數(shù)據電平，在進行新的數(shù)據寫入之前的期間能非易失性地保持。
圖21是說明從MTJ存儲單元的數(shù)據讀出工作的原理圖。
參照圖21，在數(shù)據讀出時，存取晶體管ATR響應于字線WL的激活而接通。據此，隧道磁阻元件TMR在下拉至接地電壓GND的狀態(tài)下與位線BL電結合。在此狀態(tài)下，借助于在包含位線BL和隧道磁阻元件TMR的電流路徑中流過數(shù)據讀出電流Is，能夠在位線BL上產生與隧道磁阻元件TMR的電阻值相應的，即與MTJ存儲單元的存儲數(shù)據的電平相應的電壓變化。例如，如果在將位線BL預充電至規(guī)定電壓后開始供給數(shù)據讀出電流Is，就可以借助于檢測位線BL的電壓來讀出MTJ存儲單元的存儲數(shù)據。
另外，在數(shù)據讀出時雖然在隧道磁阻元件TMR上也有數(shù)據讀出電流流過，但數(shù)據讀出電流Is一般被設定成比上述數(shù)據寫入電流小約1～2個數(shù)量級。因此，由數(shù)據讀出時的數(shù)據讀出電流Is的影響而導致的錯誤改寫MTJ存儲單元的存儲數(shù)據的可能性很小。
圖22是在半導體襯底上制作的MTJ存儲單元的結構圖。
參照圖22，在半導體主襯底SUB上形成的存取晶體管ATR具有n型區(qū)的源/漏區(qū)310、320和柵極330。源/漏區(qū)310經在接觸孔341中形成的金屬膜與接地電壓線GL電結合。
寫數(shù)位線WDL在設置于接地電壓線GL的上層的金屬布線層上形成。隧道磁阻元件TMR配置在寫數(shù)位線WDL的上層。隧道磁阻元件TMR經在條帶SL上和接觸孔340中形成的金屬膜與存取晶體管ATR的源/漏區(qū)320電結合。條帶SL為了將隧道磁阻元件TMR與存取晶體管ATR電結合而設置，由導電性物質形成。
位線BL與隧道磁阻元件TMR電結合，并且設置在隧道磁阻元件TMR的上層。如已說明過的那樣，在數(shù)據寫入時，必須在位線BL和寫數(shù)位線WDL兩方流過數(shù)據寫入電流。另一方面，在數(shù)據讀出時，借助于將字線WL激活至例如高電壓狀態(tài)，存取晶體管ATR接通。據此，經存取晶體管ATR下拉至接地電壓GND的隧道磁阻元件與位線BL電結合。
流過數(shù)據寫入電流和數(shù)據讀出電流的位線BL和流過數(shù)據寫入電流的寫數(shù)位線WDL用金屬布線層形成。另一方面，由于為控制存取晶體管ATR的柵電壓設置了字線WL，所以無需主動地使電流流過。因此，從提高集成度的觀點出發(fā)，字線WL一般用多晶硅層或多晶硅化物層與柵極330在同一布線層上形成，而不新設置獨立的金屬布線層。
但是，如圖22所示，為了對MTJ存儲單元進行數(shù)據讀出，必須避開寫數(shù)位線WDL而設置用于將隧道磁阻元件TMR和存取晶體管ATR進行電耦合的條帶SL和接觸孔340。由此，在形成集成配置多個MTJ存儲單元的MRAM器件的場合，受布局制約而妨礙高集成化，使陣列面積增大。
另外，應用于MRAM器件的隧道磁阻元件TMR的電阻值一般為數(shù)十kΩ左右。還有，在數(shù)據讀出時通過數(shù)據讀出電流的位線上存在寄生電容。因此，當數(shù)據讀出電流的路徑的RC時間常數(shù)大時，基于位線BL的電壓檢測的數(shù)據讀出工作就難以高速化。本發(fā)明的目的在于提供可以求得集成配置MTJ存儲單元的存儲器陣列節(jié)省面積的薄膜磁性體存儲器。
本發(fā)明的另一目的在于提供可得到數(shù)據讀出高速化、并且包含MTJ存儲單元的薄膜磁性體存儲器。
對本發(fā)明概括起來說，這是一種薄膜磁性體存儲器，其中包含存儲器陣列、多條第1信號線和多條第2信號線(條帶)。存儲器陣列包含配置成行列狀的多個存儲單元，并沿列方向被分為多個列組。各存儲單元包含其電阻值隨磁寫入的存儲數(shù)據而變化的隧道磁阻元件。多條第1信號線分別與存儲單元列對應地配置。多條第2信號線在各存儲單元行中分別與多個列組對應地配置。各隧道磁阻元件在多條第1信號線中的對應的1條和多條第2信號線中的對應的一條之間進行電結合。
薄膜磁性體存儲器最好是還包含分別與存儲單元行對應配置的、在數(shù)據讀出時根據行選擇結果有選擇地被激活的多條字線和分別與多條第2信號線對應配置的多個存取開關，各存取開關在對應的第2信號線與第1電壓間進行電耦合，響應于多條字線中的對應的1條的激活而導通。
因此，本發(fā)明的主要優(yōu)點是，只要對第2信號線(條帶)的每一條設置為了在隧道磁阻元件與存取晶體管等其他元件之間進行電結合而設置的、對布局制約嚴格的接觸孔就可以，無需對各隧道磁阻元件的每一個進行配置。因此，可以求得配置隧道磁阻元件的存儲器陣列小面積化。
根據本發(fā)明的另一方面，這是一種薄膜磁性體存儲器，其中包含多個存儲單元、基準電流發(fā)生電路和數(shù)據讀出電路。
多個存儲單元的每一個都存儲被設定為第1和第2電平的某一方的存儲數(shù)據，并包含根據磁寫入的存儲數(shù)據的電平而具有第1和第2電阻值的某一方的隧道磁阻元件。多個存儲單元中的被選擇為數(shù)據讀出對象的選擇存儲單元在第1與第2電壓之間進行電耦合?；鶞孰娏靼l(fā)生電路產生其值為在存儲數(shù)據為第1電平時流過選擇存儲單元的第1電流和在存儲數(shù)據為第2電平時流過選擇存儲單元的第2電流的中間值的基準電流。數(shù)據讀出電路基于對流過選擇存儲單元的存儲單元電流和基準電流的比較，讀出存儲數(shù)據。
薄膜磁性體存儲器最好是還包含對多個存儲單元的規(guī)定區(qū)的每一處設置的位線；用于將與選擇存儲單元對應的位線驅動至第1電壓的位線驅動部；用于將選擇存儲單元電耦合在對應的位線與第2電壓之間的存取部；以及具有與對應于選擇存儲單元的位線相連接的內部節(jié)點，用于產生相應于存儲單元電流的檢測電流的電流檢測電路。數(shù)據讀出電路根據來自電流檢測電路的檢測電流和來自基準電流發(fā)生電路的基準電流的比較，讀出存儲數(shù)據。
這樣的薄膜磁性體存儲器由于基于流過選擇存儲單元的存儲單元電流進行數(shù)據讀出，所以可以使數(shù)據讀出高速化。
另外，薄膜磁性體存儲器最好是包含對多個存儲單元的規(guī)定區(qū)的每一處設置的位線；用于將與選擇存儲單元對應的位線驅動至第1電壓的位線驅動部；以及用于將選擇存儲單元電耦合在與選擇存儲單元對應的位線與第1輸入節(jié)點之間的存取部。數(shù)據讀出電路包含用于至少在數(shù)據讀出開始后的規(guī)定期間使第1輸入節(jié)點與第2電壓電耦合的驅動部。
據此，由于直接利用流過選擇存儲單元的存儲單元電流進行數(shù)據讀出，所以能進一步使數(shù)據讀出高速化。圖1是示出本發(fā)明的實施例的MRAM器件的整體結構的概略框圖。
圖2是詳細說明圖1所示的存儲器陣列的與數(shù)據讀出有關的結構圖。
圖3是詳細示出圖2所示的子陣列的結構的電路圖。
圖4是示出圖3所示的子陣列的一例的布局圖。
圖5是示出圖3所示的子陣列的另一例的布局圖。
圖6是示出與子陣列的數(shù)據寫入有關的結構的電路圖。
圖7是說明圖6所示結構的數(shù)據寫入電流的路徑的電路圖。
圖8是說明實施例1的數(shù)據讀出電路的配置的框圖。
圖9是示出圖8所示的數(shù)據讀出電路的結構的電路圖。
圖10是說明實施例1的數(shù)據讀出工作的工作波形圖。
圖11是示出實施例1的變例的子陣列的結構的電路圖。
圖12是示出實施例2的數(shù)據讀出電路的配置的框圖。
圖13是示出實施例2的數(shù)據讀出電路的結構的電路圖。
圖14是說明實施例2的數(shù)據讀出動作的工作波形圖。
圖15是示出實施例2的變例的數(shù)據讀出電路的配置的框圖。
圖16是示出實施例2的變例的數(shù)據讀出電路的結構的電路圖。
圖17是說明實施例2的變例的數(shù)據讀出工作的工作波形圖。
圖18是示出具有磁隧道結的存儲單元的結構的概略圖。
圖19是說明對MTJ存儲單元的數(shù)據寫入工作的原理圖。
圖20是示出數(shù)據寫入電流與自由磁化層的磁化的關系的原理圖。
圖21是說明從MTJ存儲單元的數(shù)據讀出工作的原理圖。
圖22是在半導體襯底上制作的MTJ存儲單元的結構圖。下面參照附圖對本發(fā)明的實施例進行詳細說明。另外，圖中的相同的符號表示同一或相當?shù)牟糠帧?br> 實施例1參照圖1，本發(fā)明的實施例的MRAM器件1響應于來自外部的控制信號CMD和地址信號ADD，進行隨機存取，進行寫入數(shù)據DIN的輸入和讀出數(shù)據D0UT的輸出。
MRAM器件1具有響應于控制信號CMD控制MRAM器件1的整體工作的控制電路5和包含配置成行列狀的MTJ存儲單元MC的存儲器陣列10。
如在以后的說明中可知的那樣，在本發(fā)明的實施例中，由于制成了由多個隧道磁阻元件TMR共有存取晶體管ATR的結構，所以在存儲器陣列10中，多個隧道磁阻元件TMR的每一個都有作為MTJ存儲單元MC的功能。因此，將在存儲器陣列10中配置成行列狀的多個隧道磁阻元件TMR的行和列分別稱為存儲單元行和存儲單元列。
由于隧道磁阻元件TMR的結構和數(shù)據存儲原理與在圖19中說明過的相同，所以不再重復其詳細說明。各隧道磁阻元件TMR以H電平(“1”)和L電平(“0”)的一方作為存儲數(shù)據進行存儲，其電阻值隨存儲數(shù)據的電平變化。
在圖1中，示出了作為代表而示出的1個MTJ存儲單元MC(隧道磁阻元件TMR)、與它對應的字線WL、寫數(shù)位線WDL和位線BL的配置。字線WL和寫數(shù)位線WDL與存儲單元行對應地配置。位線BL與存儲單元列對應地配置。另外，在本發(fā)明的實施例中，示出了位線BL被分割為主位線MBL和子位線SBL，分層次設置的結構的例子。
在數(shù)據寫入時，對與選擇存儲單元對應的存儲單元行(以下也稱選擇行)的寫數(shù)位線WDL和與選擇存儲單元對應的存儲單元列(以下也稱選擇列)的位線BL，分別流過行方向和列方向的數(shù)據寫入電流。另外，在數(shù)據讀出時，與選擇行對應的字線WL被激活，數(shù)據讀出電流通過選擇存儲單元和位線BL。
關于存儲器陣列10中的MTJ存儲單元和上述的信號線組的配置的細節(jié)將在以后說明。另外，下面對信號、信號線和數(shù)據等的2值的高電壓狀態(tài)(電源電壓Vcc)與低電壓狀態(tài)(接地電壓GND)也分別稱為“H電平”和“L電平”。
MRA M器件1還包括用于對由地址信號示出的行地址RA譯碼，進行存儲器陣列10的行選擇的行譯碼器20；用于對由地址信號ADD示出的列地址CA譯碼，進行存儲器陣列10的列選擇的列譯碼器25；以及讀出/寫入控制電路30和35。讀出/寫入控制電路30和35是用于在數(shù)據寫入時在位線BL上流過數(shù)據寫入電流的電路、用于在數(shù)據讀出時在位線BL上流過數(shù)據讀出電流的電路和用于在數(shù)據讀出時產生讀出數(shù)據DOUT的電路的總稱。
各寫數(shù)位線WDL以夾持存儲器陣列10的方式在與行譯碼器20相反一側的區(qū)域與接地電壓GND耦合。行譯碼器20在數(shù)據寫入時，為了激活根據行選擇結果選擇的寫數(shù)位線WDL而與電源電壓Vcc耦合。據此，被激活的寫數(shù)位線WDL分別將其兩端與電源電壓Vcc和接地電壓GND連接。因此，對被激活了的寫數(shù)位線WDL能夠流過行方向的數(shù)據寫入電流Ip。行方向的數(shù)據寫入電流Ip不管寫入數(shù)據的電平如何，其方向恒定。
另一方面，行譯碼器20使非選擇的寫數(shù)位線WDL保持為接地電壓GND。據此，在非選擇的寫數(shù)位線WDL上不流過行方向的數(shù)據寫入電流Ip。
關于對位線BL的列方向的數(shù)據寫入電流的供給，后面將將詳細進行說明。在其對應的寫數(shù)位線WDL和位線BL兩方上流過數(shù)據寫入電流的隧道磁阻元件TMR中，進行了磁性數(shù)據寫入。
在圖2中，特別示出了存儲器陣列10中的與數(shù)據讀出工作有關的結構。
參照圖2，存儲器陣列10被分割為N行×M列(N、M自然數(shù))的子陣列SA-11～SA-NM。下面也將子陣列SA-11～SA-NM僅僅統(tǒng)稱為子陣列SA。另外，也將選擇存儲單元所屬的子陣列簡稱為選擇子陣列。
在列方向相鄰的N個子陣列SA構成同一列組。因此，存儲器陣列10被分割為M個列組。各列組與L(L2以上的整數(shù))個存儲單元列對應。同樣地，在行方向相鄰的M個子陣列SA構成同一行組。因此，存儲器陣列10被分割為N個行組。下面稱包含選擇子陣列的行組為選擇陣列行，稱包含選擇子陣列的列組為選擇陣列列。
在各子陣列SA中，隧道磁阻元件TMR被配置成行列狀。在整個存儲器陣列10中，多個隧道磁阻元件TMR被配置成n行×m列(n，m自然數(shù))。各隧道磁阻元件作為MTJ存儲單元進行工作。
對屬于同一行組的M個子陣列SA分別與存儲單元行對應地配置共用的字線WL1～WLn。另外，在圖2中雖然省略了圖示，但與字線WL1～WLn同樣地、分別與存儲單元行對應地配置了寫數(shù)位線WDL1～WDLn。
對屬于同一列組的N個子陣列SA分別與存儲單元列對應地配置了共用的主位線MBL1～MBLm。對各存儲單元列的每一列分別與屬于同一列組的N個子陣列對應地設置了子位線。例如，對應于主位線MBL1，配置了分別與子陣列SA-11～SA-N1對應的子位線SBL11～SBL1N。因此，在整個存儲器陣列中，配置了子位線SBL11～SBLmN。
另外，下面也將字線WL1～WLn、寫數(shù)位線WDL1～WDLn、主位線MBL1～MBLm和子位線SBL11～SBLmN分別統(tǒng)稱為字線WL、寫數(shù)位線WDL、主位線MBL和子位線SBL。
在各子陣列SA中，對各存儲單元行的每一行，設置了作為沿行方向的信號線而配置的條帶SL。還有，與各條帶SL對應地配置了存取晶體管ATR。即，在各存儲單元行中，存取晶體管ATR和條帶SL分別與列組對應地各配置M個。各條帶SL和存取晶體管ATR為與同一子陣列中的同一存儲單元行對應的L個隧道磁阻元件TMR所共有。
與同一存儲單元行對應的M個存取晶體管ATR的每一個的柵極都與對應的字線WL相結合。例如，圖2所示的與第1個存儲單元行對應的存取晶體管ATR的每一個的柵極都與字線WL1結合。各存取晶體管ATR在對應的條帶SL與接地電壓GND之間電耦合。
在數(shù)據讀出時，行譯碼器20根據行選擇結果有選擇地將字線WL1～WLn中的1條激活。借助于被有選擇地激活的字線，與選擇行對應的多個隧道磁阻元件TMR被下拉至接地電壓GND。
另外，主位線MBL與子位線SBL之間的連接和非連接由連接控制部15控制。
在圖3中，作為一例，示出了各子陣列SA包含以4行×4列(L＝4)配置的隧道磁阻元件TMR的結構。
參照圖3，在子陣列SA中，屬于同一存儲單元行的4個(L個)隧道磁阻元件TMR與同一條帶SL結合。對為4個隧道磁阻元件所共有的條帶SL的每一個，配置了存取晶體管ATR。
字線WL和寫數(shù)位線WDL，跨屬于同一行組的M個子陣列在行方向上延伸配置。存取晶體管ATR響應于對應的存儲單元行的字線WL的激活，使對應的條帶SL與接地電壓GND電耦合。
對N個子陣列共同配置的主位線MBL和對各子陣列的每一個分開配置的子位線SBL在各存儲單元列中分層次地配置。因此，在各子陣列SA中，在各子位線SLB的兩端與主位線MBL之間，配置了控制兩者的連接與非連接的連接控制部15。
主位線MBL配置得比子位線SBL靠上層。即主位線MBL配置得比子位線SBL遠離隧道磁阻元件TMR。
圖4是示出圖3所示的子陣列的一例的布局圖。在圖4的中央部位示出了子陣列SA的平面圖。
參照該平面圖可知，分別與4個存儲單元行對應的4條寫數(shù)位線WDL和分別與4個存儲單元列對應的4條子位線SBL沿行方向和列方向配置。另外，沿行方向還配置了接地電壓線GL。圖中雖未示出，接地電壓線GL與接地電壓GND相連接。
在圖4中用斜線示出的子位線SBL和寫數(shù)位線WDL的各交點處配置了具有作MTJ存儲單元的功能的隧道磁阻元件TMR。以由對應于同一存儲單元行的4個(L個)隧道磁阻元件TMR共有的方式，對各存儲單元行的每一行配置了條帶SL。
在圖4中，還示出了子陣列SA的平面圖上的P-P’剖面圖、Q-Q’剖面圖和R-R’剖面圖。
P-P’剖面圖示出了配置存取晶體管ATR的區(qū)域。參照P-P’剖面圖，存取晶體管ATR的源/漏區(qū)310經接觸孔341與接地電壓線GL電耦合。源/漏區(qū)320經接觸孔340與條帶SL電結合。在存取晶體管ATR的柵區(qū)，配置了在行方向延伸的字線WL。另外，在字線WL與條帶SL之間的中間層中，配置了在行方向延伸的寫數(shù)位線WDL。
借助于在行方向相鄰的多個存儲單元間共有條帶SL，可以避開隧道磁阻元件TMR的配置部位的上下區(qū)域，配置存取晶體管ATR。即，在P-P’剖面圖中用虛線示出的隧道磁阻元件TMR和子位線SBL可以不在該區(qū)域配置。
其次，圖4中的Q-Q’剖面圖示出了子位線SBL上的剖面圖，在該區(qū)域配置了隧道磁阻元件TMR。參照Q-Q’剖面圖，隧道磁阻元件TMR與在上層配置的子位線SBL和在下層配置的條帶SL分別進行電結合。另外，在Q-Q’剖面圖中還示出了在行方向延伸的寫數(shù)位線WDL和接地電壓線GL。但是，在隧道磁阻元件TMR的下層部分沒有配置存取晶體管ATR。
另外，在圖4中的R-R’剖面圖中，示出了與寫數(shù)位線WDL對應的剖面圖。還有，在R-R’剖面圖中，只圖示了寫數(shù)位線WDL的上層。
由于在寫數(shù)位線WDL上流過用于在隧道磁阻元件TMR中寫入數(shù)據的數(shù)據寫入電流，所以寫數(shù)位線WDL配置在隧道磁阻元件TMR的正下方的區(qū)域。因此，在寫數(shù)位線WDL的上層，配置了與條帶SL和子位線SBL電耦合的隧道磁阻元件。另外，如上所述，在同一子陣列內，共有的條帶SL與在行方向相鄰的多個隧道磁阻元件TMR相結合。
這樣，借助于在行方向相鄰的多個隧道磁阻元件共有條帶SL的結構，就無需與各隧道磁阻元件TMR對應地配置用于在存取晶體管ATR與隧道磁阻元件TMR之間進行電結合的接觸孔340。特別是，可以避開隧道磁阻元件TMR的配置部位的上下區(qū)域，配置存取晶體管ATR。
因此，與對各隧道磁阻元件TMR的每一個設置存取晶體管ATR的結構相比，隧道磁阻元件TMR的行方向配置間距和列方向配置間距縮小。其結果是可以求得存儲器陣列10整體的面積減小。
圖5示出的子陣列SA的布局與圖4所示的布局相比較，條帶SL的平面形狀不同。至于其他部分的布局，由于與圖4相同，所以不再詳細說明。即，圖5中的P-P’剖面圖、Q-Q’剖面圖和R-R’剖面圖的每一個分別與圖4所示的P-P’剖面圖、Q-Q’剖面圖和R-R’剖面相同。
在圖5所示的布局中，在各條帶SL為屬于同一子陣列SA內的同一存儲單元行的L個(4個)隧道磁阻元件TMR所共有這一點上，與圖4所示的布局相同。
但是，在圖5所示的布局中，具有如下的配置與在條帶SL與存取晶體管ATR之間需要設置接觸孔340的區(qū)域相對應，加寬了條帶SL的寬度，而在其他區(qū)域，將條帶SL減窄至與隧道磁阻元件TMR的電接觸所必須的寬度的限度內。另外，在列方向相鄰的條帶SL之間，相互點對稱地配置了這種形狀的條帶。
借助于制成這樣的結構，在條帶SL彼此相鄰的區(qū)域，可以縮小列方向的間距。其結果是，與圖4所示的布局相比，可以使存儲器陣列10整體的面積進一步減小。
下面對各子陣列SA的數(shù)據寫入工作進行說明。
在圖6中，有代表性地示出了用于在所著眼的1個存儲單元列中進行數(shù)據寫入的結構。
參照圖6，分別與各主位線MBL的兩端對應地配置了位線驅動器31a和31b。位線驅動器31a，在根據列選擇結果選擇對應的主位線MBL時，根據寫入數(shù)據DIN的數(shù)據電平將主位線MBL的一端與電源電壓Vcc和接地電壓GND的一方連接。在選擇對應的主位線MBL時，位線驅動器31b與位線驅動器31a互補地將對應的主位線MBL的另一端與電源電壓Vcc和接地電壓GND的另一方連接。
位線驅動器31a包括邏輯門32、構成CMOS倒相器的驅動晶體管33和34。邏輯門32輸出作為主位線MBL的選擇信號的列選擇信號MCSL和寫入數(shù)據DIN的NAND(“與非”)邏輯運算結果。驅動晶體管33由P溝道MOS晶體管構成，設置在主位線MBL的一端與電源電壓Vcc之間。驅動晶體管34由N溝道MOS晶體管構成，設置在主位線MBL的一端與接地電壓GND之間。驅動晶體管33和34各自的柵電壓由邏輯門32的輸出控制。
位線驅動器31b包括邏輯門37以及構成CMOS倒相器的驅動晶體管38和39。邏輯門37輸出列選擇信號MCSL和寫入數(shù)據DIN的反轉信號/DIN的NAND(“與非”)邏輯運算結果。驅動晶體管38由P溝道MOS晶體管構成，設置在主位線MBL的另一端與電源電壓Vcc之間。驅動晶體管39由N溝道MOS晶體管構成，設置在主位線MBL的另一端與接地電壓GND之間。驅動晶體管38和39各自的柵電壓由邏輯門37的輸出控制。
因此，在與非選擇列的主位線MBL對應的位線驅動器31a和31b中，邏輯門32和37的輸出被設定為H電平。因而非選擇列的主位線MBL的兩端與接地電壓GND連接。
另一方面，選擇列的主位線MBL的兩端借助于位線驅動器31a和31b，根據寫入數(shù)據DIN的數(shù)據電平與電源電壓Vcc和接地電壓GND的各一方連接。
子位線SBL的兩端，經晶體管開關210和220與主位線MBL上的節(jié)點N1和N2結合。另外，在節(jié)點N1與N2之間配置了晶體管開關200。子位線SBL經晶體管開關240與接地電壓GND電耦合。這些晶體管開關200、210、220和240包含在圖2和圖3示出的連接控制部15中。
晶體管開關200在主位線MBL上在各存儲單元塊的每一塊中對主位線MBL串聯(lián)插入。晶體管開關200在各子陣列SA中配置在節(jié)點N1與N2之間，并為在選擇子陣列中切斷主位線MBL上的電流路徑而設置。
晶體管開關210設置在子位線SBL的一端與主位線MBL上的節(jié)點N1之間。晶體管開關220設置在子位線SBL的另一端與主位線MBL上的節(jié)點N2之間。行組選擇信號BGSL輸入至晶體管開關210和220的柵極。行組選擇信號BGSL對圖2所示的每一組行組設立，并在對應的行組包含選擇子陣列的場合被激活至H電平。
另外，還設置了用于將子位線SBL耦合至接地電壓GND的晶體管開關240。行組選擇信號BGSL的反轉信號/BGSL輸入至晶體管開關200和240的柵極。晶體管開關240與晶體管開關210和220互補地導通和關斷，在子位線SBL與主位線MBL非連接的場合，將子位線SBL與接地電壓GND連接。
圖7是說明圖6所示結構的數(shù)據寫入電流路徑的電路圖。
在對與圖7所示的子位線SBL連接的選擇存儲單元寫入H電平(“1”)數(shù)據的場合，位線驅動器31a使主位線MBL的一端與電源電壓Vcc連接，位線驅動器31b使主位線MBL的另一端與接地電壓GND連接。在選擇子陣列中，對應的行組選擇信號BGSL被設定為H電平。
據此，晶體管開關210和220接通，而另一方面，晶體管開關200和240關斷。其結果是在主位線MBL上的節(jié)點N1與N2之間的電流路徑被切斷。此外，主位線MBL經節(jié)點N1和N2與子位線SBL結合。
另一方面，在同一主位線MBL上，與其他子陣列對應的晶體管開關200接通。因此，在與非選擇子陣列對應的區(qū)域，數(shù)據寫入電流+Iw通過主位線MBL。此外，由于在選擇子陣列中晶體管開關200接通，所以主位線MBL上的電流路徑被切斷，數(shù)據寫入電流+Iw經晶體管開關210和220在子位線SBL上流過。
另外，借助于根據行選擇結果，在與選擇存儲單元對應的寫數(shù)位線WDL上流過行方向的數(shù)據寫入電流Ip，可以對選擇存儲單元寫入H電平(“1”)的數(shù)據。
與此相對照，在對選擇存儲單元寫入L電平(“0”)數(shù)據的場合，主位線MBL的一端和另一端，與寫入H電平數(shù)據的場合相反，被設定為接地電壓GND和電源電壓Vcc。至于晶體管開關200～240的導通和關斷，由于與寫入H電平數(shù)據的場合相同，所以不反復進行詳細說明。
據此，在寫入L電平數(shù)據的場合，在選擇存儲器陣列中，能在子位線SBL上流過與數(shù)據寫入電流+Iw反方向的的數(shù)據寫入電流-Iw。另外，借助于根據行選擇結果，在與選擇存儲單元對應的寫數(shù)位線WDL上流過行方向的數(shù)據寫入電流Ip，可以對選擇存儲單元寫入L電平(“0”)數(shù)據。
如已說明過的那樣，對構成數(shù)據寫入對象的選擇存儲單元，需要在寫數(shù)位線WDL和位線BL兩方流過數(shù)據寫入電流。因此，對屬于與選擇存儲單元為同一存儲單元行或存儲單元列的非選擇存儲單元，也在位線BL和寫數(shù)位線WDL的某一方上流過數(shù)據寫入電流。對這些非選擇存儲單元，在理論上不會進行數(shù)據寫入。但由于噪聲等的影響，也存在執(zhí)行微小的寫入動作以致隧道磁阻元件的磁化方向發(fā)生變化的可能性。當這一現(xiàn)象被積累時，就有可能誤寫入存儲數(shù)據，使存儲數(shù)據消失。因此，進行了在數(shù)據寫入時，抑制這種數(shù)據誤寫入的危險性的研究。
根據實施例1的結構，在非選擇子陣列中，列方向的數(shù)據寫入電流±Iw流過偏離隧道磁阻元件TMR配置的主位線MBL。因此，對非選擇子陣列中的隧道磁阻元件能夠防止數(shù)據誤寫入的發(fā)生。
另一方面，在選擇存儲陣列中，在靠近隧道磁阻元件TMR的子位線SBL上流過數(shù)據寫入電流±Iw，因而能夠產生足夠的數(shù)據寫入磁場。
下面對實施例1的數(shù)據讀出工作進行說明。
參照圖8，在實施例1的結構中，響應于行選擇結果，共有同一條帶SL的L個(4個)隧道磁阻元件TMR經存取晶體管ATR并聯(lián)地與接地電壓GND耦合。因此，在實施例1的結構中，在1次數(shù)據讀出中可以并行地進行L個(4個)數(shù)據讀出。
因此，對存儲器陣列10配置了L個(4個)數(shù)據讀出電路55。列選擇部52根據列組選擇信號GSL，從在整個存儲器陣列10中配置的m條主位線MBL1～MBLm中選擇L條(4條)，并將其分別與L個(4個)數(shù)據讀出電路55連接。
列組選擇信號GSL，是用于在將1條字線WL激活的場合選擇與接地電壓GND耦合的M個條帶SL中的1個的信號，例如，在圖2中，是用于選擇M個列組中的1個的控制信號。
基準電流發(fā)生電路50產生基準電流Iref。數(shù)據讀出電路55的每一個基于經列選擇部52流過對應的主位線MBL的電流與基準電流Iref的比較，產生讀出數(shù)據DOUT。
在圖9中，有代表性地示出了1個數(shù)據讀出電路的結構。
參照圖9，位線驅動器31c將與選擇存儲單元對應的主位線MBL驅動至電源電壓Vcc。另外，在選擇子陣列中，連接控制部15使對應的主位線MBL和子位線SBL連接。據此，在位線驅動器31c～主位線MBL～子位線SBL～選擇存儲單元(隧道磁阻元件TMR)～條帶SL～存取晶體管ATR～接地電壓GND這一路徑中，流過相應于隧道磁阻元件TMR的存儲數(shù)據電平的存儲單元電流Icell。這里，存儲單元電流Icell在隧道磁阻元件TMR的存儲數(shù)據電平為H電平(“1”)和L電平(“ 0”)的場合，分別為I1和I0。
位線驅動器31c可制成對應于各主位線MBL配置的結構，也可制成對各數(shù)據讀出電路55的每一個配置的結構。在制成后者的結構的場合，也可根據列選擇結果，將與選擇存儲單元對應的主位線MBL與位線驅動器31c相連接。
圖8示出的數(shù)據讀出電路55包含電流檢測電路60、電流讀出放大器70和閂鎖型讀出放大器85。
電流檢測電路60具有電流鏡結構，產生相應于流過選擇存儲單元和條帶SL的存儲單元電流Icell的檢測電流Ic。
電流檢測電路60包含經列選擇門SG與主位線MBL耦合的節(jié)點N1；在節(jié)點N1與接地電壓GND之間設置的N溝道MOS晶體管61；在節(jié)點N2與接地電壓GND之間設置的N溝道MOS晶體管62；在節(jié)點N2與N3之間設置的P溝道MOS晶體管63；在節(jié)點N3與Nc之間設置的P溝道MOS晶體管64；以及在電源電壓Vcc與節(jié)點N3之間設置的N溝道MOS晶體管65。
與選擇存儲單元連接的主位線MBL響應于對應的列組選擇信號GSL的激活，經列選擇門SG與節(jié)點N1耦合。N溝道MOS晶體管61和62各自的柵極與節(jié)點N1連接。P溝道MOS晶體管63和64各自的柵極與節(jié)點N2耦合。規(guī)定電壓VREF被輸入至N溝道MOS晶體管65的柵極。
根據這種電流鏡結構，可以在節(jié)點Nc產生相應于流過與選擇存儲單元耦合的主位線MBL的存儲單元電流Icell的檢測電流Ic。另外，借助于調整輸入至N溝道MOS晶體管65的柵極的規(guī)定電壓VREF，可以限制檢測電流Ic的振幅，防止急劇的瞬態(tài)電流流過。
基準電流發(fā)生電路50對節(jié)點Nr提供被設定為存儲單元電流Icell的2種電流量I1和I0的中間值的基準電流Iref。
基準電流發(fā)生電路50包含虛設隧道磁阻元件TMRd0和TMRd1以及位線驅動器31d。虛設隧道磁阻元件TMRd0在節(jié)點d0與接地電壓GND之間耦合。虛設隧道磁阻元件TMRd1在節(jié)點d1與接地電壓GND之間耦合。虛設隧道磁阻元件TMRd0和TMRd1與存儲器陣列10中配置成行列狀的各個隧道磁阻元件TMR有相同的結構和特性。
虛設隧道磁阻元件TMRd0存儲L電平(“0”)的數(shù)據，虛設隧道磁阻元件TMRd1存儲H電平(“1”)的數(shù)據。由于各虛設隧道磁阻元件TMRd0和TMRd1中不需要更新存儲數(shù)據，所以對虛設隧道磁阻元件的數(shù)據寫入，例如可以在MRAM器件的電源啟動時進行。
位線驅動器31d在數(shù)據輸出時將節(jié)點Nd0和Nd1驅動至電源電壓Vcc。據此，在虛設隧道磁阻元件TMRd0和TMRd1中分別流過電流I0和I1。
基準電流發(fā)生電路50還包括在節(jié)點Nd2與接地電壓GND之間設置的晶體管91；在節(jié)點Nd0與接地電壓GND之間設置的晶體管92；在節(jié)點Nd1與接地電壓GND之間設置的晶體管93；以及在節(jié)點Nd2與接地電壓GND之間設置的晶體管94。晶體管91和92各自的柵極與節(jié)點Nd0結合。晶體管93和94各自的柵極與節(jié)點Nd1結合。在基準電流發(fā)生電路50中，晶體管91～94的每一個都由N溝道MOS晶體管構成。
基準電流發(fā)生電路50還具有串聯(lián)耦合在電源電壓Vcc與節(jié)點Nd2之間的晶體管95和96以及在晶體管95與節(jié)點Nr之間設置的P溝道MOS晶體管97。在基準電流發(fā)生電路50中，晶體管96和97兩者皆由P溝道MOS晶體管構成。
對N溝道MOS晶體管95的柵極，與電流檢測電路60內的N溝道MOS晶體管65一樣，輸入規(guī)定電壓VREF。另外，晶體管96的電流驅動力被設定為晶體管97的電流驅動力的2倍。
借助于分別與晶體管92和93一起構成電流鏡的晶體管91和94，在節(jié)點Nd2流過電流I0+I1。另外，借助于將構成電流鏡的晶體管96和97的電流驅動力如上述那樣設計成2∶1，可以將在節(jié)點Nr流過的基準電流Iref設定為Iref＝(I0+I1)/2。即，借助于基準電流發(fā)生電路50中的晶體管91～97，可以輸出分別流過虛設隧道磁阻元件TMRd0和TMRd1的電流I0和I1的平均電流。另外，也可以將晶體管96和97的電流驅動力之比設定為2∶1以外的k1(k大于1的實數(shù))。
電流讀出放大器70包括2個輸入節(jié)點Nia和Nib；分別在輸入節(jié)點Nia和Nib與在節(jié)點Nc和Nr之間設置的N溝道MOS晶體管71和72；在輸入節(jié)點Nia與Nib之間設置的P溝道MOS晶體管73；以及在輸入節(jié)點Nib與節(jié)點Nb之間設置的P溝道MOS晶體管74。
對N溝道MOS晶體管71和72各自的柵極以與字線WL相同的時序輸入被激活的控制信號RD。P溝道MOS晶體管73的柵極與節(jié)點Nb結合。而P溝道MOS晶體管74的柵極與節(jié)點Na結合。
電流讀出放大器70還包括在節(jié)點Na與Nb之間設置的N溝道MOS晶體管75以及分別在節(jié)點Na和節(jié)點Nb與接地電壓GND之間設置的N溝道MOS晶體管76和77。對N溝道MOS晶體管76和77各自的柵極輸入控制信號EQ1，對N溝道MOS晶體管75的柵極輸入控制信號EQ2。
晶體管76和77響應于控制信號EQ1，使節(jié)點Na、Nb與接地電壓GND接通或斷開。晶體管75響應于控制信號EQ1，使節(jié)點Na和Nb均衡為相同的電壓。
電流讀出放大器70還包括分別在節(jié)點Na、Nb與節(jié)點Nd之間設置的P溝道MOS晶體管78和79以及在節(jié)點Nd與電源電壓Vcc之間串聯(lián)連接的P溝道MOS晶體管80和81。
P溝道MOS晶體管78的柵極與節(jié)點Nb結合，P溝道MOS晶體管79的柵極與節(jié)點Na結合。讀出啟動信號/SE被輸入至P溝道MOS晶體管80的柵極。規(guī)定電壓VREF2被輸入至P溝道MOS晶體管81的柵極。借助于適當?shù)卦O定規(guī)定電壓VREF2，可以限制節(jié)點Na和Nb的電壓振幅。
借助于作交叉耦合放大器進行工作的P溝道MOS晶體管73、74和78、79，在節(jié)點Na與Nb之間產生與流過輸入節(jié)點Nia與Nib的電流值之差，亦即檢測電流Ic與基準電流Iref的電流差值相應的電壓差。
數(shù)據讀出電路55還具有在節(jié)點Na、Nb與閂鎖型讀出放大器85之間設置的傳輸門86。傳輸門86響應于閂鎖信號LS，在閂鎖型讀出放大器85與節(jié)點Na、Nb之間進行連接或切斷。借助于在數(shù)據讀出開始后的規(guī)定時刻將閂鎖信號LS變?yōu)長電平，該規(guī)定時刻的節(jié)點Na和Nb的電壓被閂鎖型讀出放大器85閂鎖。閂鎖型讀出放大器85根據閂鎖的電壓產生讀出數(shù)據DOUT。
下面對數(shù)據讀出電路55的數(shù)據讀出工作進行說明。
參照圖10，在數(shù)據讀出開始的時刻T1以前，控制信號RD被設定為L電平，控制信號EQ1和EQ2被設定為H電平，讀出啟動信號/SE被設定為H電平。此結果使得輸入節(jié)點Nia和Nib分別與傳送檢測電流Ic的節(jié)點Nc和傳送基準電流Iref的節(jié)點Nr斷開。另外，節(jié)點Na和Nb通過晶體管76和77與接地電壓GND連接。
在時刻T1數(shù)據讀出動作開始時，與選擇行對應的字線WL被激活，同時控制信號RD被激活至H電平。響應于此，選擇存儲單元被電耦合在主位線MBL與接地電壓GND之間。另外，節(jié)點Nc和Nr分別與輸入節(jié)點Nia和Nib電結合。
在時刻T2，位線驅動器31c將與選擇存儲單元對應的主位線MBL(子位線SBL)驅動至電源電壓Vcc，同時控制信號EQ1從H電平變?yōu)長電平。響應于此，在選擇存儲單元中流過與存儲數(shù)據電平相應的存儲單元電流Icell。電流檢測電路60經N溝道MOS晶體管71對輸入節(jié)點Nia輸出與存儲單元電流Icell相應的檢測電流Ic。另一方面，對輸入節(jié)點Nib輸入基準電流Iref。
另外，在晶體管75接通的狀態(tài)下，借助于晶體管76和77，節(jié)點Na和Nb與接地電壓GND斷開。其結果是，節(jié)點Na和Nb借助于晶體管75而保持相同的電壓，并且借助于檢測電流Ic和基準電流Iref，電壓緩慢上升。
進而，在時刻T3，借助于將控制信號EQ2設定為L電平，晶體管75關斷。據此，在時刻T3以后，在節(jié)點Na和Nb產生與檢測電流Ic與基準電流Iref的電流差相應的電壓差。
在節(jié)點Na與Nb之間產生電壓差的狀態(tài)下，在時刻T4，借助于將讀出啟動信號/SE再激活至L電平，從電源電壓Vcc對節(jié)點Nd供給恒定電流。據此，分別由P溝道MOS晶體管73、74和78、79構成的交叉耦合放大器工作，節(jié)點Na與Nb之間的電壓差被放大。
這時的來自電源電壓Vcc的恒定電流可以借助于P溝道MOS晶體管81的柵電壓，即VREF2進行調節(jié)。另外，由于經電流檢測電路60產生了檢測電流Ic，所以對主位線MBL不產生電流的逆流。
這樣，在節(jié)點Na與Nb的電壓差被放大的狀態(tài)，閂鎖信號LS在時刻T5從H電平變?yōu)長電平。據此，時刻T5的節(jié)點Na和Nb間的電壓被閂鎖型讀出放大器85閂鎖。閂鎖型讀出放大器85將時刻T5的節(jié)點Na與Nb的電壓差放大，將讀出數(shù)據DOUT設定為H電平(電源電壓Vcc)和L電平(接地電壓GND)中的某一個。
在數(shù)據讀出結束時，首先在時刻T6，與選擇存儲單元對應的字線WL和控制信號RD被非激活。進而在時刻T7，控制信號EQ2和讀出啟動信號/SE從L電平變?yōu)镠電平。閂鎖信號LS也從L電平變?yōu)镠電平。再其后，控制信號EQ1變?yōu)镠電平，借助于將晶體管76和77接通，與數(shù)據讀出開始前相同的狀態(tài)被再現(xiàn)。
這樣，借助于基于流過選擇存儲單元的存儲單元電流Icell與基準電流Iref的比較進行數(shù)據讀出，可以求得數(shù)據讀出的高速化。
另外，在基準電流發(fā)生電路50中，可以用與存儲單元相同的隧道磁阻元件產生基準電流Iref。特別是由于能夠以相同的制造條件將各MTJ存儲單元的隧道磁阻元件TMR和虛設隧道磁阻元件TMRd0、TMRd1制造在同一MRAM器件上，所以可以預期隧道磁阻元件TMR和虛設隧道磁阻元件TMRd0、TMRd1的制造離散性同樣地產生。因此，在起因于隧道磁阻元件TMR的制造離散性，存儲單元電流即I1和I0的值根據存儲數(shù)據電平而發(fā)生變動的場合，也能夠正確地將基準電流Iref設定成它們的中間值。
實施例1的變例參照圖11，在實施例1的變例的結構中，與圖3所示的實施例1的結構相比較，其不同點在于在各條帶SL與接地電壓GND之間還配置了與存取晶體管ATR串聯(lián)連接的選擇門BSG。
對選擇門BSG的柵極輸入列組選擇信號GSL。如已說明過的那樣，借助于列組選擇信號GSL，選擇與1條字線WL對應的M個條帶SL中的1個。
由于借助于制成這樣的結構，即使在與選擇行對應的字線WL被激活、對應的多個(M個)存取晶體管ATR接通的場合，也只有與選擇存儲單元對應的選擇門BSG接通，所以能夠使未與選擇存儲單元結合的條帶SL保持浮動狀態(tài)而不與接地電壓GND耦合。
其結果是，在行方向上的多個存儲單元共有條帶SL的結構中，也能夠防止對與非選擇存儲單元對應的條帶SL流過無用的漏電流。因而可以求得數(shù)據讀出動作的穩(wěn)定和消耗電流的減小。
實施例2在實施例2中，對以直接利用流過選擇存儲單元的存儲單元電流Icell，更高速地進行數(shù)據讀出為目的的結構進行說明。
參照圖12，與各條帶SL對應地設置了實施例2的數(shù)據讀出電路100。即，在各子陣列中，對各存儲單元行的每一行，在條帶SL與數(shù)據讀出電路100之間設置了存取晶體管ATR。存取晶體管ATR的柵極與對應的字線WL耦合。子陣列SA的隧道磁阻元件TMR、子位線SBL、條帶SL和寫數(shù)位線WDL的配置與圖3所示的實施例1的結構相同，因此，不再重復其詳細說明。
在實施例2的結構中，可以從1個條帶SL產生1個讀出數(shù)據DOUT。因此，與選擇存儲器陣列對應的L條(4條)主位線MBL之中的與選擇存儲單元對應的1條的電壓線被設定為接地電壓GND，而與其他的非選擇存儲單元對應的主位線MBL(子位線SBL)被設定為后面將加以說明的負電壓Vnn。
據此，選擇存儲單元經接通的存取晶體管ATR和條帶SL，在被設定為接地電壓GND的主位線MBL(子位線SBL)與數(shù)據讀出電路100之間電結合。
參照圖13，實施例2的數(shù)據讀出電路100包括閂鎖型讀出放大器85和條帶驅動部115。條帶驅動部115在數(shù)據讀出時以負電壓Vnn驅動對應的條帶SL，并且借助于此，根據流過選擇存儲單元的存儲單元電流Icell與基準電流Iref之間的電流差，產生讀出數(shù)據DOUT。因此，為了接通與選擇存儲單元對應的存取晶體管ATR，負電壓Vnn必須被設定成“Vnn＜GND-Vt”。這里，Vt表示存取晶體管ATR的閾值電壓。
條帶驅動部115具有在輸入節(jié)點Nia與Nib之間設置的N溝道MOS晶體管101以及分別在輸入節(jié)點Nia、Nib與接地電壓GND之間設置的N溝道MOS晶體管102和103。對N溝道MOS晶體管101～103的各自的柵極輸入控制信號EQ1。
N溝道MOS晶體管101～103響應于控制信號EQ1的激活，進行將輸入節(jié)點Nia和Nib連接至接地電壓GND的均衡工作。在均衡工作以外的時間，N溝道MOS晶體管101～103將輸入節(jié)點Nia和Nib從接地電壓GND斷開。
條帶驅動部115還具有在輸入節(jié)點Nia與節(jié)點Na之間串聯(lián)結合的N溝道MOS晶體管104和P溝道MOS晶體管106，在輸入節(jié)點Nib與節(jié)點Nb之間串聯(lián)連接的N溝道MOS晶體管105和P溝道MOS晶體管107。對N溝道MOS晶體管104和105各自的柵極輸入控制信號EQ1的反轉信號/EQ1。P溝道MOS晶體管106的柵極與節(jié)點Nb結合，P溝道MOS晶體管107的柵極與節(jié)點Na結合。據此，在控制信號EQ1的激活期間，即對輸入節(jié)點Nia和Nib進行均衡工作的期間，輸入節(jié)點Nia、Nib與節(jié)點Na、Nb之間在電學上斷開。
條帶驅動部115還具有在節(jié)點Na與Nb之間設置的N溝道MOS晶體管108以及分別在節(jié)點Na、Nb與負電壓Vnn之間設置的N溝道MOS晶體管109和110。對N溝道MOS晶體管108～110各自的柵極輸入控制信號EQ2。
N溝道MOS晶體管108～110，響應于控制信號EQ2的激活，進行將節(jié)點Na和Nb與負電壓Vnn連接的均衡工作。在均衡工作以外的時間，N溝道MOS晶體管108～110將節(jié)點Na和Nb從負電壓Vnn斷開。
條帶驅動部115還具有在節(jié)點Nd與節(jié)點Na之間設置的N溝道MOS晶體管111，在節(jié)點Nd與節(jié)點Nb之間設置的N溝道MOS晶體管112以及在節(jié)點Nd與負電壓Vnn之間串聯(lián)連接的N溝道MOS晶體管113和114。
N溝道MOS晶體管111的柵極與節(jié)點Nb結合。N溝道MOS晶體管112的柵極與節(jié)點Na結合。對晶體管113的柵極輸入讀出啟動信號SE，對N溝道MOS晶體管114的柵極輸入規(guī)定電壓VREF2。
借助于作為交叉耦合放大器工作的P溝道MOS晶體管106、107和N溝道MOS晶體管111、112，在節(jié)點Na與Nb之間產生相應于流過輸入節(jié)點Nia與Nib的電流值之差，即檢測電流Ic與基準電流Iref之差的電壓差。
在閂鎖型讀出放大器85與節(jié)點Na、Nb之間設置了傳輸門86。傳輸門86響應于閂鎖信號LS，在節(jié)點Na、Nb與閂鎖型讀出放大器85之間進行連接或切斷。
在實施例2的結構中，配置了基準電流發(fā)生電路150以取代實施例1的基準電流發(fā)生電路50?；鶞孰娏靼l(fā)生電路150有與圖9所示的基準電流發(fā)生電路50相類似的結構，它具有虛設隧道磁阻元件TMRd0、TMRd1，晶體管91、92、93、94、96、97以及N溝道MOS晶體管99。
基準電流發(fā)生電路150中的晶體管91～94的每一個都由N溝道MOS晶體管構成，晶體管96和97兩者皆由P溝道MOS晶體管構成。
晶體管96和97分別設置在接地電壓GND與節(jié)點Nd2、Nr之間。另外，晶體管91、92、93、94與節(jié)點Nd3連接。節(jié)點Nd3經N溝道MOS晶體管99與負電壓Vnn電耦合。
這樣，基準電流發(fā)生電路150包含具有如下作用的結構對應于條帶SL在數(shù)據讀出時被數(shù)據讀出電路100驅動至負電壓Vnn，產生與基準電流發(fā)生電路50相同的基準電流Iref。
另外，借助于僅在數(shù)據讀出時將輸入到N溝道MOS晶體管99的柵極的控制信號REF激活至H電平，在數(shù)據讀出以外的時間可以使基準電流Iref停止產生，避免無用的電流消耗。
與各主位線MBL對應地配置了位線驅動器35a。位線驅動器35a根據列選擇結果，將選擇列的主位線MBL驅動至接地電壓GND，而將非選擇列的主位線MBL驅動至負電壓Vnn。各字線WL在數(shù)據讀出時被設定為接地電壓GND。其結果是，使得流過選擇存儲單元的隧道磁阻元件TMR的存儲單元電流Icell直接輸入至輸入節(jié)點Nia。
另一方面，經由借助于在數(shù)據讀出時被設定為接地電壓GND的虛設字線DWL而接通的虛設存取晶體管ATRd，對另一個輸入節(jié)點Nib輸入來自基準電流發(fā)生電路150的基準電流Iref。
下面對實施例2的數(shù)據讀出工作進行說明。
參照圖14，在數(shù)據讀出開始的時刻T1以前，控制信號EQ1、EQ2和閂鎖信號LS被設定為H電平，讀出啟動信號SE被設定為L電平。因此。輸入節(jié)點Nia、Nib與接地電壓GND連接。另外，節(jié)點Na、Nb與負電壓Vnn連接。
在時刻T1數(shù)據讀出工作開始時，控制信號REF從L電平被激活至H電平。據此，基準電流發(fā)生電路150開始對輸入節(jié)點Nib供給基準電流Iref。
進而，當在時刻T2將控制信號EQ1從H電平變?yōu)長電平時，解除輸入節(jié)點Nia和Nib的均衡工作，輸入節(jié)點Nia、Nib與接地電壓GND分離。另外，響應于控制信號EQ1，N溝道MOS晶體管104和105接通。據此，輸入節(jié)點Nia和Nib，在從接地電壓GND向負電壓Vnn的方向，經N溝道MOS晶體管109和110放電。據此，輸入節(jié)點Nia和Nib的電壓從接地電壓GND緩緩下降。另一方面，節(jié)點Na和Nb的電壓從預充電狀態(tài)的負電壓Vnn上升。但是，由于在該時刻N溝道MOS晶體管108接通，所以節(jié)點Na和Nb被設定為相同的電壓。
圖中雖未示出，但由于與非選擇列對應的主位線MBL被位線驅動器35a驅動至負電壓Vnn，因而在與選擇存儲單元連接在同一條帶上的非選擇存儲單元中不流過存儲單元電流。
進而，在時刻T3，控制信號EQ2從H電平變?yōu)長電平。據此，節(jié)點Na與Nb之間被切斷，因而在節(jié)點Na與Nb之間開始產生與存儲單元電流Icell與基準電流Iref的電流差相應的電壓差。
進而，在時刻T4，借助于將讀出啟動信號SE從L電平激活至H電平，從節(jié)點Nd對負電壓Vnn引出與規(guī)定電壓VREF2相應的恒定電流。據此，分別由N溝道MOS晶體管111和112構成的交叉耦合放大器工作，因而節(jié)點Na與Nb之間的電壓差，以兩節(jié)點電壓分別趨向接地電壓GND和負電壓Vnn的方式被放大。
進而，在節(jié)點Na與Nb之間的電壓差被放大時刻的時刻T5，借助于將閂鎖信號LS從H電平變?yōu)長電平，可以用閂鎖型讀出放大器85對該時刻的節(jié)點Na與Nb之間的電壓差閂鎖。閂鎖型讀出放大器85將時刻T5的節(jié)點Na與Nb之間的電壓差放大，將讀出數(shù)據DOUT設定為H電平(電源電壓Vcc)和L電平(接地電壓GND)中的某一個。
在閂鎖型讀出放大器85將規(guī)定時刻的節(jié)點Na和Nb的電壓閂鎖后，不再需要供給基準電流Iref。因此，在時刻T6，控制信號REF被非激活而至L電平，基準電流Iref的供給被停止。進而在時刻T7和T8，借助于讀出啟動信號SE被非激活，以及控制信號EQ1和EQ2復位至H電平，與數(shù)據讀出開始前相同的狀態(tài)被再現(xiàn)。
由于借助于進行這樣的數(shù)據讀出，可以直接利用流過選擇存儲單元的存儲單元電流Icell進行數(shù)據讀出，所以可以使數(shù)據讀出進一步高速化。另外，借助于在數(shù)據讀出開始后將節(jié)點Na和Nb預充電至負電壓Vnn，能夠不配置專用驅動電路，利用用于使節(jié)點Na和Nb均衡的晶體管將條帶SL驅動至負電壓Vnn。據此，數(shù)據讀出電路的電路結構可以簡化。
實施例2的變例參照圖15，以屬于同一行組的M個子陣列所共有的方式，對各存儲單元行的每一行配置了實施例2的變例的數(shù)據讀出電路120。因此，數(shù)據讀出電路120經存取晶體管ATR和選擇門BSG與各條帶SL電結合。
對選擇門BSG的柵極輸入列組選擇信號GSL。借助于列組選擇信號GSL，選擇與1條字線WL對應的M個條帶SL中的1個。借助于制成這樣的結構，在字線WL被激活的選擇行中，只有與選擇存儲單元對應的條帶與數(shù)據讀出電路120連接。據此，屬于同一行組的M個子陣列間可以共有1個數(shù)據讀出電路120。因此，可以減少數(shù)據讀出電路120的配置個數(shù)。
參照圖16，數(shù)據讀出電路120包含閂鎖型讀出放大器85和條帶驅動部130。
條帶驅動部130具有在輸入節(jié)點Nia與節(jié)點Na之間設置的N溝道MOS晶體管121以及在輸入節(jié)點Nib與節(jié)點Nb之間設置的N溝道MOS晶體管122。N溝道MOS晶體管121的柵極與節(jié)點Nb結合。N溝道MOS晶體管122的柵極與節(jié)點Na結合。
條帶驅動部130還具有在節(jié)點Na與Nb之間設置的N溝道MOS晶體管123以及分別在預充電節(jié)點Np與節(jié)點Na、Nb之間設置的N溝道MOS晶體管124和125。對N溝道MOS晶體管123～125的各自的柵極輸入控制信號EQ1。
預充電節(jié)點Np借助于其柵極接受規(guī)定電壓VREF的N溝道MOS晶體管131a與電源電壓Vcc電耦合。因此，預充電節(jié)點Np被設定為規(guī)定的預充電電壓Vpr。
因此，N溝道MOS晶體管123～125響應于控制信號EQ1的激活(H電平)，進行將節(jié)點Na和Nb設定為預充電電壓Vpr的均衡工作。
條帶驅動部130還具有在節(jié)點Na與Nd之間設置的P溝道MOS晶體管126，在節(jié)點Nb與Nd之間設置的P溝道MOS晶體管127，以及在節(jié)點Nd與電源電壓Vcc之間串聯(lián)連接的P溝道MOS晶體管128和129。
P溝道MOS晶體管126的柵極與節(jié)點Nb結合。P溝道MOS晶體管127的柵極與節(jié)點Na結合。對P溝道MOS晶體管128的柵極輸入讀出啟動信號/SE。P溝道MOS晶體管129的柵極與規(guī)定電壓VREF2耦合。
借助于作為交叉耦合放大器工作的P溝道MOS晶體管121、122和126、127，在節(jié)點Na與Nb之間產生相應于流過輸入節(jié)點Nia與Nib的電流值之差，即存儲單元電流Icell與基準電流Iref之差的電壓差。
與數(shù)據讀出電路55和100一樣，在閂鎖型讀出放大器85與節(jié)點Na、Nb之間設置了傳輸門86。
基準電流發(fā)生電路151具有與圖13所示的基準電流發(fā)生電路150相同的結構，條帶驅動部130與以電源電壓Vcc驅動條帶SL相對應，接受電源電壓Vcc的供給以取代接受負電壓Vnn的供給而工作。它的其他結構與圖13的相同，不再進行詳細說明。據此，可以從輸入節(jié)點Nib引出與基準電流發(fā)生電路50和150相同的基準電流Iref。
在實施例2的變例的結構中，與各主位線MBL對應地配置了位線驅動器35b。在位線驅動器35b與電源電壓Vcc之間設置了N溝道MOS晶體管131b。對N溝道MOS晶體管131b的柵極施加與N溝道MOS晶體管131a相同的規(guī)定電壓VREF。據此，位線驅動器35b接受節(jié)點Na、Nb的預充電電壓Vpr和接地電壓GND的供給而工作，即，位線驅動器35b將選擇列的主位線MBL設定為接地電壓GND，同時將非選擇列的主位線MBL設定為預充電電壓Vpr。
條帶SL經存取晶體管ATR和選擇門BSG與條帶驅動部130的輸入節(jié)點Nia電結合。而另一個輸入節(jié)點Nib經具有與虛設字線DWL相耦合的柵極的虛設存取晶體管ATRd與節(jié)點Nr電結合。
下面對實施例2的變例的數(shù)據讀出工作進行說明。
參照圖17，在數(shù)據讀出開始的時刻T1以前，字線WL、控制信號REF、虛設字線DWL和列組選擇信號GSL被非激活至L電平。因此，條帶SL與輸入節(jié)點Nia之間電分離，輸入節(jié)點Nib與節(jié)點Nr之間電分離。另外，基準電流發(fā)生電路151的基準電流Iref停止產生。
還有，在時刻T1以前，控制信號EQ1、讀出啟動信號/SE和閂鎖信號LS被設定為H電平。因此，節(jié)點Na和Nb各自被晶體管123～125設定為預充電電壓Vpr。
在數(shù)據讀出開始的時刻T1，與選擇行對應的字線WL被激活至H電平。在同樣的時刻，虛設字線DWL和與被選擇的列組對應的列組選擇信號GSL也被激活至H電平。據此，輸入節(jié)點Nia和Nib分別與條帶SL和節(jié)點Nr電耦合。還有，基準電流發(fā)生電路151開始產生基準電流Iref。
因此，與選擇存儲單元的存儲數(shù)據電平相應的存儲單元電流Icell開始朝向條帶SL的方向流到輸入節(jié)點Nia。同樣地，基準電流Iref開始朝向節(jié)點Nr的方向流到輸入節(jié)點Nib。
因此，輸入節(jié)點Nia和Nib各自的電壓，分別根據存儲單元電流Icell和基準電流Iref而開始下降。雖然與此相應，節(jié)點Na和Nb的電壓也從預充電電壓Vpr緩慢下降，但由于控制信號EQ1仍然保持在H電平，所以節(jié)點Na和Nb的電壓在保持相等的狀態(tài)下變化。
另外，圖中雖未示出，但由于與非選擇列對應的主位線MBL被位線驅動器35b驅動至預充電電壓Vpr，所以在與選擇存儲單元連接在同一條帶上的非選擇存儲單元中不流過存儲單元電流。
在時刻T2，控制信號EQ1從H電平變?yōu)長電平，對節(jié)點Na和Nb的均衡工作被解除。即節(jié)點Na、Nb與預充電電壓Vpr電分離。響應于此，在節(jié)點Na與Nb之間開始產生與存儲單元電流Icell與基準電流Iref之差相應的電壓差。該電壓差進而被分別構成交叉耦合放大器的N溝道MOS晶體管121和122放大。
進而，在時刻T3，讀出啟動信號/SE從H電平被激活至L電平。據此，由電源電壓Vcc對節(jié)點Nd供給恒定電流，因而節(jié)點Na與Nb間的電壓差又被構成交叉耦合放大器的P溝道MOS晶體管126和127放大。
進而，在時刻T4，借助于使閂鎖信號LS從H電平變?yōu)長電平，時刻T4的節(jié)點Na和Nb的電壓被閂鎖型讀出放大器85閂鎖。閂鎖型讀出放大器85根據時刻T4的節(jié)點Na與Nb的電壓差，將讀出數(shù)據D0UT設定為H電平(電源電壓Vcc)和L電平(接地電壓GND)中的某一電平。這樣一來，就進行了從選擇存儲單元中的數(shù)據讀出。
進而，在時刻T5和T6，字線WL、控制信號REF、虛設字線DWL和列組選擇信號BSL被非激活至L電平，并且控制信號EQ1、讀出啟動信號/SE和閂鎖信號LS再次被設定為H電平。據此，輸入節(jié)點Nia、Nib與外部分離，而且節(jié)點Na和Nb再次被設定為預充電電壓Vpr。據此，時刻T1以前的數(shù)據讀出開始前的狀態(tài)被再現(xiàn)。
另外，借助于在數(shù)據讀出結束后使控制信號REF非激活，可以與圖13所示的基準電流發(fā)生電路150一樣減少基準電流發(fā)生電路151中的消耗電流。
這樣，根據實施例2的變例的結構，可以制成將條帶SL驅動至正電壓的結構，進行與實施例2相同的數(shù)據讀出。
此外，由于與同一存儲單元行對應的多個條帶間能夠共有數(shù)據讀出電路120，所以可以求得陣列面積的小型化。
還有，在實施例2的變例的結構中，也可以制成應用圖13所示的數(shù)據讀出電路100代替數(shù)據讀出電路120的結構。這時，必須恰當?shù)卦O定施加于圖15所示的選擇門BSG的列組選擇信號BSL的電壓電平。例如，可以一方面將與被選擇的條帶對應的列組選擇信號GSL設定為接地電壓GND，另一方面將與非選擇的條帶對應的列組選擇信號BSL設定為負電壓Vnn。
權利要求
1.一種薄膜磁性體存儲器，其特征在于，包括含有配置成行列狀的多個存儲單元、沿列方向被分為多個列組的存儲器陣列，各上述存儲單元包含其電阻值隨磁寫入的存儲數(shù)據而變化的隧道磁阻元件；分別與存儲單元列對應配置的多條第1信號線；以及在各存儲單元行中，分別與上述多個列組對應配置的多條第2信號線，各上述隧道磁阻元件在上述多條第1信號線中的對應的1條與上述多條第2信號線中的對應的一條之間電結合。
2.如權利要求1所述的薄膜磁性體存儲器，其特征在于，還包括分別與存儲單元行對應配置的、在數(shù)據讀出時根據行選擇結果有選擇地被激活的多條字線；以及分別與上述多條第2信號線對應配置的多個存取開關，各上述存取開關在對應的第2信號線與第1電壓之間電耦合，響應于上述多條字線中的對應的1條的激活而接通。
3.如權利要求2所述的薄膜磁性體存儲器，其特征在于還包括分別與上述多條第2信號線對應設置、其每一個在上述多條第2信號線中的對應的1條與上述第1電壓之間，與上述多個存取開關中的對應的1個串聯(lián)連接的多個選擇門，上述多個選擇門的每一個在除上述對應的1條第2信號與被選擇為數(shù)據讀出對象的選擇存儲單元相連接的場合以外關斷。
4.如權利要求2所述的薄膜磁性體存儲器，其特征在于各上述存取開關避開配置了上述隧道磁阻元件的區(qū)域的上下區(qū)域而配置。
5.如權利要求2所述的薄膜磁性體存儲器，其特征在于各上述列組，各自有L(L2以上的整數(shù))個存儲單元列，上述薄膜磁性體存儲器還具有用于從上述多條第1信號線中選擇與上述多個列組中的被選擇為數(shù)據讀出對象的列組對應的L條第1信號線的選擇電路；以及用于在數(shù)據讀出時，讀出分別存儲于在被上述選擇電路選擇的上述L條第1信號線與上述第1電壓之間電耦合的L個存儲單元中的L個存儲數(shù)據的L個數(shù)據讀出電路。
6.如權利要求1所述的薄膜磁性體存儲器，其特征在于，包括分別與上述存儲單元行對應配置的，并且其每一條都根據在數(shù)據讀出時的行選擇結果有選擇地被激活的多條字線；分別與上述多條第2信號線對應配置的多個數(shù)據讀出電路；分別與上述多條第2信號線對應設置的、其每一個都在上述多條第2信號線中的對應的1條與上述多個數(shù)據讀出電路中的對應的1個之間電結合的多個存取開關；以及分別與上述多條第1信號線對應設置的、用于將與被選擇為數(shù)據讀出對象的選擇存儲單元相連接的第1信號線驅動至第1驅動電壓的信號線驅動電路，各上述存取開關具有與上述多條字線中的對應的1條相結合的門，通過有選擇地接通，使與上述選擇存儲單元相連接的第2信號線與上述對應的1個數(shù)據讀出電路電結合，各上述數(shù)據讀出電路以第2驅動電壓驅動經接通了的上述存取開關進行電結合的對應的第2信號線，并且根據流過上述對應的第2信號線的電流讀出上述存儲數(shù)據。
7.如權利要求6所述的薄膜磁性體存儲器，其特征在于上述多個數(shù)據讀出電路以屬于同一上述存儲單元行的第2信號線共有同一數(shù)據讀出電路的方式配置，上述薄膜磁性體存儲器還包括分別與上述多條第2信號線對應設置、其每一個在上述多條第2信號線中的對應的1條與上述多個數(shù)據讀出電路中的對應的1個之間，與上述多個存取開關中的對應的1個串聯(lián)連接的多個選擇門，各上述存取開關在上述對應的1條字線被激活時接通，各上述選擇門在除上述對應的1條第2信號與被選擇為數(shù)據讀出對象的選擇存儲單元相連接以外的場合關斷。
8.如權利要求6所述的薄膜磁性體存儲器，其特征在于各上述存取開關避開配置了上述隧道磁阻元件的區(qū)域的上下區(qū)域而配置。
9.一種薄膜磁性體存儲器，其特征在于，包括其每一個都用于存儲被設定為第1和第2電平的某一電平的存儲數(shù)據的多個存儲單元，各上述存儲單元包含根據磁寫入的上述存儲數(shù)據的的電平而具有第1和第2電阻值的某一電阻值的隧道磁阻元件，上述多個存儲單元中的被選擇為數(shù)據讀出對象的選擇存儲單元在第1與第2電壓之間電耦合；用于產生其值為在上述存儲數(shù)據為上述第1電平時流過上述選擇存儲單元的第1電流與在上述存儲數(shù)據為上述第2電平時流過上述選擇存儲單元的第2電流的中間值的基準電流的基準電流發(fā)生電路；以及用于基于對流過上述選擇存儲單元的存儲單元電流與上述基準電流的比較，讀出上述存儲數(shù)據的數(shù)據讀出電路。
10.如權利要求9所述的薄膜磁性體存儲器，其特征在于上述基準電流發(fā)生電路包含在上述第1與第2電壓之間并聯(lián)電耦合的第1和第2虛設磁阻元件；以及以分別流過上述第1和第2虛設磁阻元件的電流的平均值作為上述基準電流而輸出的電流轉換電路，上述第1和第2虛設磁阻元件各自都具有與各上述隧道磁阻元件相同的特性，上述第1和第2虛設磁阻元件分別存儲上述第1和第2電平的上述存儲數(shù)據。
11.如權利要求9所述的薄膜磁性體存儲器，其特征在于，還包括對上述多個存儲單元的規(guī)定區(qū)域的每一處設置的位線；用于將與上述選擇存儲單元對應的位線驅動至上述第1電壓的位線驅動部；用于將上述選擇存儲單元電結合在上述對應的位線與上述第2電壓之間的存取部；以及具有與對應于上述選擇存儲單元的位線相連接的內部節(jié)點，用于產生相應于上述存儲單元電流的檢測電流的電流檢測電路，上述數(shù)據讀出電路根據來自上述電流檢測電路的上述檢測電流與來自上述基準電流發(fā)生電路的上述基準電流的比較，讀出上述存儲數(shù)據。
12.如權利要求11所述的薄膜磁性體存儲器，其特征在于上述數(shù)據讀出電路包含在上述電流檢測電路與第1輸入節(jié)點之間設置的、在相當于上述存取部導通的時刻的第1時刻導通的第1開關部；在上述基準電流發(fā)生電路與第2輸入節(jié)點之間設置的、在上述第1時刻導通的第2開關部；用于在從上述數(shù)據讀出開始前至比上述第1時刻靠后的第2時刻之間，使第1、第2節(jié)點與上述第2電壓電耦合，并且在上述第2時刻以后，使上述第1、第2節(jié)點與上述第2電壓電分離的均衡工作部；用于在上述第1與第2節(jié)點之間產生相應于流過上述第1與第2輸入節(jié)點的電流差值的電壓差的電流讀出部；以及在比上述第2時刻靠后的第3時刻，根據上述第1與第2節(jié)點的電壓差讀出上述存儲數(shù)據的讀出放大器。
13.如權利要求9所述的薄膜磁性體存儲器，其特征在于，還包括對上述多個存儲單元的規(guī)定區(qū)域的每一處設置的位線；用于將與上述選擇存儲單元對應的位線驅動至上述第1電壓的位線驅動部；以及用于將上述選擇存儲單元電結合在與上述選擇存儲單元對應的位線與第1輸入節(jié)點之間的存取部，上述數(shù)據讀出電路包含用于至少在數(shù)據讀出開始后的規(guī)定期間使上述第1輸入節(jié)點與上述第2電壓電耦合的驅動部。
14.如權利要求13所述的薄膜磁性體存儲器，其特征在于上述數(shù)據讀出電路還包含用于在上述第1節(jié)點與接受來自上述基準電流電路的上述基準電流的第2節(jié)點之間產生相應于流過上述第1和第2輸入節(jié)點的電流差值的電壓差的電流讀出部，上述電流讀出部具有在上述第1輸入節(jié)點與上述第1節(jié)點之間設置的、用于形成與上述第2節(jié)點的電壓相應的電流路徑的第1晶體管；以及在上述第2輸入節(jié)點與上述第2節(jié)點之間設置的、用于形成與上述第1節(jié)點的電壓相應的電流路徑的第2晶體管，上述驅動部具有用于在從上述數(shù)據讀出開始前至比相當于上述存取部導通的時刻的第1時刻靠后的第2時刻之間，使第1、第2節(jié)點與上述第2電壓電耦合，并且在上述第2時刻以后，使上述第1、第2節(jié)點與上述第2電壓電分離的補償工作部，上述數(shù)據讀電路還含有在比上述第2時刻靠后的第3時刻，根據上述第1和第2節(jié)點的電壓差讀出上述存儲數(shù)據的讀出放大器。
15.如權利要求13所述的薄膜磁性體存儲器，其特征在于上述第1電壓是接地電壓，上述第2電壓是負電壓，上述數(shù)據讀出電路還包含用于在從上述數(shù)據讀出開始前至數(shù)據讀出開始后的第1時刻之間，使第1輸入節(jié)點、接受來自上述基準電流發(fā)生電路的上述基準電流之供給的第2輸入節(jié)點與上述第1電壓電耦合，并且在上述第1時刻以后，使上述第1、第2輸入節(jié)點與上述第1電壓電分離的第1均衡工作部；以及用于在上述第1時刻以后，在上述第1與第2節(jié)點之間產生相應于流過上述第1和第2輸入節(jié)點的電流差值的電壓差的電流讀出部，上述電流讀出部具有在上述第1輸入節(jié)點與上述第1節(jié)點之間設置的、用于在上述第1時刻以后，形成與上述第2節(jié)點的電壓相應的電流路徑的第1晶體管；以及在上述第2輸入節(jié)點與上述第2節(jié)點之間設置的、用于在上述第1時刻以后，形成與上述第1節(jié)點的電壓相應的電流路徑的第2晶體管，上述驅動部具有用于在從上述數(shù)據讀出開始前至比上述第1時刻靠后的第2時刻之間，使上述第1、第2節(jié)點與上述第2電壓電耦合，并且在上述第2時刻以后，使上述第1、第2節(jié)點與上述第2電壓電分離的第2均衡工作部，上述數(shù)據讀電路還含有在比上述第2時刻靠后的第3時刻，根據上述第1與第2節(jié)點的電壓差讀出上述存儲數(shù)據的讀出放大器。
全文摘要
構成MTJ存儲單元的隧道磁阻元件連接在位線與條帶之間。條帶為同一子陣列內的在行方向上相鄰的多個隧道磁阻元件所共有。存取晶體管連接在條帶和接地電壓之間，響應于對應的字線而導通或關斷。由于無需與各隧道磁阻元件對應地設置存取晶體管就能進行數(shù)據讀出，所以可以使陣列面積小型化。
文檔編號H01L21/70GK1411000SQ02142748
公開日2003年4月16日 申請日期2002年9月20日 優(yōu)先權日2001年9月21日
發(fā)明者大石司, 日高秀人, 石川正敏 申請人:三菱電機株式會社