專(zhuān)利名稱(chēng)：具有靜電放電保護(hù)電路的半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及具有靜電放電(ESD)保護(hù)電路的半導(dǎo)體器件，特別是涉及具有保護(hù)半導(dǎo)體器件的內(nèi)部電路不受ESD擊穿的ESD保護(hù)電路的半導(dǎo)體器件。
隨著半導(dǎo)體器件集成度的進(jìn)一步提高以及對(duì)低工作電壓和低功耗的開(kāi)發(fā)，構(gòu)成半導(dǎo)體器件的半導(dǎo)體元件具有越來(lái)越小的尺寸，由此增加了單位面積的數(shù)量。這導(dǎo)致了增加具有較小尺寸和較高密度封裝的半導(dǎo)體元件、特別是MOSFETs的ESD擊穿的可能性。
在包括較小尺寸的半導(dǎo)體元件的半導(dǎo)體器件中，外圍電路的工作電壓通常高于內(nèi)部電路的工作電壓。例如，外圍電路在5V電源下工作，而內(nèi)部電路在2V電源下工作。因此，MOSFET的柵絕緣膜在外圍電路中比內(nèi)部電路中的柵絕緣膜厚。
此外，在半導(dǎo)體器件中越來(lái)越多地采用具有存儲(chǔ)器、邏輯和模擬電路組合的芯片上系統(tǒng)(system-on-chip)結(jié)構(gòu)。其中，具有快閃存儲(chǔ)器或非易失存儲(chǔ)器和邏輯電路的組合器件包括大量的浮柵MOSFET。到目前為止，在具有非易失存儲(chǔ)器的半導(dǎo)體器件中不使用浮柵MOSFET。
在JP-A-63-202056中描述了用于保護(hù)半導(dǎo)體器件的常規(guī)ESD保護(hù)電路。

圖1A示出了介紹的ESD保護(hù)電路，圖1B示出了它的示意性剖面圖。
在圖1A中，輸入72的一端連接到輸入端子71，同時(shí)在另一端連接到未示出的內(nèi)部電路中MOSFET的柵極。ESD保護(hù)性nMOSFET73連接在輸入線72和地線VSS之間，nMOSFET73具有保持在地電位(VSS電位)的柵極。
以上介紹的nMOSFET73通常具有大尺寸。雖然ESD保護(hù)器件中包括單個(gè)nMOSFET73，nMOSFET73根據(jù)高電壓脈沖的輸入作為一個(gè)雙極晶體管。由此，在圖1A中，寄生雙極晶體管74描繪在輸入線72和地線之間。
在圖1B中，保護(hù)性nMOSFET73形成在p型半導(dǎo)體襯底75上，其中構(gòu)成漏極并連接到輸入端71的n+擴(kuò)散區(qū)76由覆蓋的柵電極77環(huán)繞，該柵電極由構(gòu)成源極的另一n+擴(kuò)散區(qū)78環(huán)繞。
由虛線畫(huà)出的寄生NPN雙極晶體管74包括在半導(dǎo)體襯底75處的基極、在nMOSFET73的源極78處的發(fā)射極以及在nMOSFET73的漏極76處的集電極。應(yīng)該注意，源極78連接到地線VSS，由金屬焊盤(pán)構(gòu)成的輸入端71形成在漏極76上。
在圖1A和1B的常規(guī)半導(dǎo)體器件中，如果過(guò)高的輸入電壓通過(guò)輸入線71施加到漏極76，那么雪崩擊穿首先發(fā)生在半導(dǎo)體襯底75和漏極76之間的柵電極77正下方形成的p-n結(jié)處。雪崩擊穿產(chǎn)生大量帶正電的空穴作為多數(shù)載流子。如此產(chǎn)生的帶正電的空穴將半導(dǎo)體襯底15的電位升高到正電位，使寄生雙極晶體管在快反向(snapback)模式下工作。寄生雙極晶體管的快反向方式使nMOSFET導(dǎo)通，釋放并降低了由過(guò)高輸入電壓引起的漏極76的電位。
p-n結(jié)的雪崩擊穿通常位于大尺寸的nMOSFET中。此時(shí)，由雪崩擊穿引起的雙極模式保持在首先發(fā)生擊穿的nMOSFET的有限區(qū)域。由此，首先發(fā)生雪崩擊穿的局部區(qū)域有可能受到ESD擊穿損傷。LDD結(jié)構(gòu)的擴(kuò)散區(qū)增強(qiáng)了nMOSFET的雙極模式的局部性，因此局部擊穿非常有可能在具有LDD結(jié)構(gòu)的MOSFET中發(fā)生。
此外，nMOSFET易于受到它的柵絕緣膜擊穿損傷。對(duì)于小尺寸的MOSFET更容易發(fā)生柵絕緣膜擊穿。柵絕緣膜擊穿被認(rèn)為是由于雪崩擊穿產(chǎn)生大量的正電荷空穴使半導(dǎo)體襯底電位升高造成的。正電荷空穴從半導(dǎo)體襯底15進(jìn)入到柵絕緣膜17內(nèi)，與半導(dǎo)體襯底15相比，進(jìn)一步升高了柵絕緣膜的電位。
圖2示出了另一常規(guī)ESD保護(hù)電路，其中輸入線82連接到輸入端81，同時(shí)也連接到未示出的內(nèi)部電路中的MOSFET的柵極。保護(hù)電路包括連接在高電壓電源線(VCC線)和輸入線82之間的pMOSFET83、和連接在輸入線82和地線VSS之間的nMOSFET84。pMOSFET83具有同時(shí)連接到VCC線的柵極和背柵(或阱)。nMOSFET84具有同時(shí)連接到地線VSS的柵極和背柵(或阱)。
如果具有正極的過(guò)高輸入電壓施加到輸入端81，由在nMOSFET84的漏極上形成的p-n結(jié)的雪崩擊穿產(chǎn)生正電荷空穴。正電荷空穴升高了半導(dǎo)體襯底15的電位，由此使nMOSFET84工作在雙極模式，并導(dǎo)致快反向擊穿。類(lèi)似地，如果具有負(fù)極的過(guò)高電壓施加到輸入端81，由pMOSFET83漏極上形成的p-n結(jié)的雪崩擊穿產(chǎn)生電子。電子降低了半導(dǎo)體襯底的電位，由此使pMOSFET工作在雙極模式并引起快反向擊穿。應(yīng)該注意，如果如上所述的任一過(guò)高電壓施加到輸入端81，那么漏極上的p-n結(jié)正向偏置。通過(guò)構(gòu)成二極管的p-n結(jié)發(fā)生ESD。
在圖2的常規(guī)保護(hù)電路中，如果不會(huì)引起雪崩擊穿的高輸入電壓施加到輸入端，那么保護(hù)電路不就會(huì)響應(yīng)高輸入電壓。由于雪崩擊穿電壓不能調(diào)整到滿意的低電平，因此很難得到具有所需工作電壓的圖2的保護(hù)電路。相反，由于較小柵極長(zhǎng)度和較小厚度的柵絕緣膜允許MOSFET響應(yīng)較低的脈沖電壓和產(chǎn)生ESD，因此就能得到具有所需工作電壓的圖1A的保護(hù)電路。
在目前的半導(dǎo)體器件中，p-n結(jié)的耐壓具有超過(guò)由MOSFET精細(xì)圖形比例縮小限定的期望電壓的趨勢(shì)。此外，在例如快閃EEPROM的非易失存儲(chǔ)器中，編程/擦除電壓顯著高于電源電壓。因此，在p-n結(jié)的雪崩擊穿之前經(jīng)常發(fā)生柵絕緣膜擊穿。
作為圖1A和2的保護(hù)電路中的共同問(wèn)題，與內(nèi)部電路中的其它MOSFET相比，提供在保護(hù)電路中的MOSFETs具有較大的尺寸。例如，保護(hù)電路中的MOSFET具有1μm的柵極長(zhǎng)度(L)和500μm的柵極寬度(W)。為此，保護(hù)電路中的MOSFET包括并列的十個(gè)單元的MOSFET，每個(gè)單元具有，例如50μm，的柵極寬度的柵電極。在該結(jié)構(gòu)中，局部雪崩擊穿具有在十個(gè)單元的MOSFET中激活特定單元的趨勢(shì)，由此集中在單個(gè)單元MOSFET的擊穿電壓損傷了該MOSFET并損傷了保護(hù)電路自身。
圖3示出了另一常規(guī)保護(hù)電路，其中nMOSFET93連接在輸入線92和地線VSS之間，nMOSFET93具有借助電容器94連接到I/O線92和借助電阻器95連接到地線VSS的柵電極。
在圖3的保護(hù)電路中，如果靜電高壓脈沖施加到I/O線92，nMOSFET93的柵極電位借助電容器94暫時(shí)升高，由此nMOSFET93導(dǎo)通，以便實(shí)施靜電放電(或ESD)。通過(guò)將電阻器95的電阻值設(shè)置為合適的值，可以調(diào)節(jié)nMOSFET93的工作電壓。
與很難控制p-n結(jié)雪崩擊穿電壓的圖1A和2的保護(hù)電路相比，圖3的保護(hù)電路更有效地控制了工作電壓。然而，圖3的保護(hù)電路具有這種類(lèi)型的nMOSFET不能用作輸出緩沖器的缺點(diǎn)。
本發(fā)明提供一種半導(dǎo)體器件，包括半導(dǎo)體襯底，形成在半導(dǎo)體襯底上的內(nèi)部電路，以及保護(hù)內(nèi)部電路不受靜電放電擊穿的保護(hù)電路，保護(hù)電路包括至少一個(gè)第一浮柵MOSFET，第一浮柵MOSFET具有連接在輸入/輸出線(I/O線)和恒定電位線之間的源-漏通路、連接到I/O線的控制柵、連接到恒定電位線或第一線的浮柵。
本發(fā)明還提供一種半導(dǎo)體器件，包括半導(dǎo)體襯底，形成在半導(dǎo)體襯底上的內(nèi)部電路，以及保護(hù)內(nèi)部電路不受靜電放電擊穿的保護(hù)電路，保護(hù)電路包括至少一個(gè)第一浮柵MOSFET，第一浮柵MOSFET具有連接在第一I/O線和第二I/O線之間的源-漏通路、連接到第一I/O線的控制柵、連接到地線的浮柵。
根據(jù)本發(fā)明的半導(dǎo)體器件，因接收到過(guò)高輸入電壓的控制柵的電位升高造成第一浮柵MOSFET首先工作在夾斷模式，由此在半導(dǎo)體襯底中產(chǎn)生正電荷空穴。由浮柵MOSFET中存在的寄生雙極晶體管使如此產(chǎn)生的正電荷空穴觸發(fā)浮柵MOSFET工作在均勻的雙極模式。浮柵MOSFET的均勻雙極模式操作允許其均勻的快反向擊穿，由此保護(hù)電路能保護(hù)內(nèi)部電路不受到過(guò)高的輸入電壓侵害，例如與時(shí)鐘信號(hào)相比，該輸入電壓具有相對(duì)較低的電壓，不會(huì)損傷它的保護(hù)器件。
參考附圖，從下面的說(shuō)明中，本發(fā)明的以上和其它目的、特點(diǎn)及優(yōu)點(diǎn)將變得顯而易見(jiàn)。
圖2是另個(gè)一常規(guī)ESD保護(hù)電路的等效電路圖。
圖3是另一個(gè)常規(guī)ESD保護(hù)電路的等效電路圖。
圖4是根據(jù)本發(fā)明第一實(shí)施例的ESD保護(hù)電路的等效電路圖。
圖5是根據(jù)本發(fā)明第一實(shí)施例的另一個(gè)ESD保護(hù)電路的等效電路圖。
圖6是圖4的ESD保護(hù)電路的俯視平面圖。
圖7是沿圖6的VII-VII線截取的圖4的ESD保護(hù)電路的截面圖。
圖8是根據(jù)第一實(shí)施例和常規(guī)保護(hù)電路的保護(hù)電路的漏極電流特性的曲線圖。
圖9是根據(jù)本發(fā)明第二實(shí)施例的ESD保護(hù)電路的等效電路圖。
圖10是根據(jù)本發(fā)明第三實(shí)施例的ESD保護(hù)電路的等效電路圖。
圖11是根據(jù)本發(fā)明第四實(shí)施例的ESD保護(hù)電路的等效電路圖。
圖12A是根據(jù)本發(fā)明第五實(shí)施例的ESD保護(hù)電路的截面圖，圖12B是圖12A的ESD保護(hù)電路的等效電路圖。
圖13A和13B示出了第五實(shí)施例中的電壓輪廓曲線。
圖14示出了第五實(shí)施例的效果曲線圖。
nMOSFET104包括連接到I/O線102的控制柵105、通過(guò)浮柵電阻107連接到地線VSS的浮柵106、以及通過(guò)背柵電阻109連接到地線VSS的背柵108。
參考圖5，除了代替圖4中的nMOSFET104，浮柵pMOSFET104a連接在I/O線102和地線VSS之間之外，根據(jù)第一實(shí)施例的另一個(gè)保護(hù)電路類(lèi)似于圖4的保護(hù)電路。浮柵pMOSFET104a包括連接到I/O線102的控制柵105、通過(guò)浮柵電阻107a連接到地線VSS的浮柵106a，以及通過(guò)背柵電阻109a連接到地線VSS的背柵108a。
參考示出了圖4的保護(hù)電路結(jié)構(gòu)的圖6，I/O線102從I/O端延伸出，并通過(guò)通孔110連接到浮柵nMOSFET104的控制柵電極105的多個(gè)分離指11。浮柵電極106的多個(gè)分離指12位于控制柵電極105的各個(gè)指11的下面，絕緣膜介于其間。I/O線102通過(guò)多個(gè)分支線和多個(gè)通孔112也連接到漏擴(kuò)散區(qū)13。
浮柵nMOSFET104包括多個(gè)源擴(kuò)散區(qū)14，每個(gè)與對(duì)應(yīng)的漏擴(kuò)散區(qū)13相對(duì)，控制柵電極和浮柵電極的指11和12設(shè)置在其間。源擴(kuò)散區(qū)14借助通孔113連接到地線VSS15的分支線。浮柵電極12的每個(gè)指11借助抗蝕劑層16和通孔111連接到地線VSS15。環(huán)行擴(kuò)散區(qū)17環(huán)繞源和漏擴(kuò)散區(qū)13和14。
浮柵電極106的指12由摻雜雜質(zhì)離子的多晶硅制成，雜質(zhì)離子的濃度為1018到1020原子/cm3?？刮g劑層16由摻雜雜質(zhì)離子的多晶硅制成，雜質(zhì)離子濃度為浮柵電極106的指12的雜質(zhì)離子濃度的1/10。抗蝕劑層16構(gòu)成浮柵電阻107。
參考圖7，nMOSFET具有形成在p阱19中的源和漏擴(kuò)散區(qū)14和13，例如形成在n型硅襯底18的表面區(qū)域中。p阱19具有約1017原子/cm3的雜質(zhì)濃度。元件隔離(絕緣)膜20選擇性地形成在p阱19的表面區(qū)域上。背柵電阻19正好形成在元件隔離膜20下的p阱19內(nèi)。通過(guò)元件隔離膜20的厚度控制背柵電阻109的電阻。
源和漏擴(kuò)散區(qū)14和13為n型，而環(huán)行擴(kuò)散區(qū)17為p型。浮柵電極105的每個(gè)指11覆蓋在源擴(kuò)散區(qū)13和漏擴(kuò)散區(qū)14之間的p阱19上，隧道氧化膜介于p阱19和浮柵電極12之間?？刂茤烹姌O的每個(gè)指11覆蓋在浮柵電極106的對(duì)應(yīng)指12上，絕緣層介于其間。
雖然在圖3和4中顯示的控制柵105和浮柵106的每一個(gè)都分成四個(gè)指11和12，但這些電極105和106中的每一個(gè)優(yōu)選分成例如10個(gè)指。換句話說(shuō)，在本例中nMOSFET104包括10個(gè)單元的nMOSFET。此時(shí)，指的寬度設(shè)計(jì)為1μm左右，它的長(zhǎng)度設(shè)計(jì)為40μm左右。
在操作中，如果正極性的過(guò)高輸入電壓施加到圖4中的I/O端101，那么由于浮柵106和連接到I/O線102的控制柵105之間的容性耦合，造成浮柵106的電位暫時(shí)升高。由層間電極絕緣膜和隧道氧化膜的電容及浮柵電阻107的電阻確定浮柵106的峰值電壓ΔVFG和暫時(shí)電位升高的上升周期。
在過(guò)高輸入電壓施加的初始階段或施加后的1到10納秒左右，浮柵106的電位升高使nMOSFET104的浮柵導(dǎo)通，由此產(chǎn)生正電荷空穴。
浮柵nMOSFET104的導(dǎo)通機(jī)理如下。在圖4中，通過(guò)I/O線101將過(guò)高的輸入電壓提供到漏擴(kuò)散區(qū)13，由此浮柵電極106的峰值電位ΔVFG超過(guò)了浮柵nMOSFET104的閾值電壓。因此，浮柵nMOSFET104進(jìn)入夾斷模式，使電子從源擴(kuò)散區(qū)14向漏擴(kuò)散區(qū)13流動(dòng)。由于“碰撞電離”，這些電子在漏擴(kuò)散區(qū)13附近產(chǎn)生正電荷空穴。
由碰撞電離產(chǎn)生的正電荷空穴升高了p阱19的電位。然后，浮柵nMOSFET104以雙極模式均勻操作，擺脫了浮柵nMOSFET104的主ESD操作中過(guò)高輸入電壓的控制。
更具體地說(shuō)，由碰撞電離產(chǎn)生的正電荷空穴大量地集中在作為背柵19的p阱19中。由于熱擴(kuò)散，如此聚集的正電荷空穴在p阱19中擴(kuò)散。擴(kuò)散的正電荷空穴向外流到硅襯底，或穿過(guò)源擴(kuò)散區(qū)14流到地線VSS。如果源擴(kuò)散區(qū)14為小區(qū)域，那么大多數(shù)的正電荷空穴與p阱19中的電子重新復(fù)合或穿過(guò)具有較大面積的環(huán)行擴(kuò)散區(qū)17向外流到地線VSS。具有大電阻的背柵109抑制了穿過(guò)環(huán)行擴(kuò)散區(qū)17流出的正電荷空穴，由此浮柵nMOSFET104以均勻的雙極模式操作。
由于正電荷空穴，p阱19中正極性的電位升高使浮柵nMOSFET104工作在均勻的雙極模式，作為橫向NPN晶體管，源擴(kuò)散區(qū)14作為發(fā)射極、漏擴(kuò)散區(qū)13作為集電極、p阱19自身作為基極。在漏擴(kuò)散區(qū)13發(fā)生雪崩擊穿之前，雙極模式工作的快反向擊穿可以得到浮柵nMOSFET104的均勻的雙極模式操作。
以上操作顯示在圖8中，其中漏-源電流ID繪制在縱坐標(biāo)，漏-源電壓VDS與之相對(duì)應(yīng)，浮柵保持在VSS電位。在圖8中，虛線示出了常規(guī)保護(hù)電路的特性曲線，而實(shí)線示出了以上實(shí)施例的特性曲線。頂部的箭頭畫(huà)出了浮柵nMOSFET104中絕緣擊穿的情況。從該圖中可以了解到本發(fā)明中絕緣的擊穿電壓顯著低于雪崩擊穿電壓。
如上所述，在施加過(guò)高輸入電壓的初始階段正電荷空穴沒(méi)有堆積在p阱19中的虛線的情況，首先發(fā)生雪崩擊穿，之后是由雪崩擊穿產(chǎn)生的正電荷空穴造成的快反向擊穿。相反，在以上的實(shí)施例中，在初始階段產(chǎn)生的正電荷引起快反向擊穿，沒(méi)有發(fā)生雪崩擊穿。這使得浮柵nMOSFET104的柵電極的所有指都均勻激活，以使nMOSFET104工作在雙極模式。此外，大量的電子由源擴(kuò)散區(qū)14注入到p阱19中并流到漏擴(kuò)散區(qū)13，由碰撞電離產(chǎn)生的正電荷空穴升高了正極性中的p阱19的電位。換句話說(shuō)，在本實(shí)施例中發(fā)生正反饋。由此，通過(guò)工作在NPN雙極晶體管模式中的nMOSFET104實(shí)現(xiàn)響應(yīng)過(guò)高輸入電壓的ESD。
如上所述，本實(shí)施例中的浮柵nMOSFET104首先工作在夾斷模式，以便輸入過(guò)高電壓時(shí)產(chǎn)生正電荷空穴，如此產(chǎn)生的正電荷空穴使浮柵nMOSFET104工作在雙極模式，同時(shí)單元MOSFETs均勻地工作。即，根據(jù)本發(fā)明，與圖1A的常規(guī)保護(hù)電路不同，大尺寸的浮柵nMOSFET均勻地工作在雙極模式，由此抑制了由于擊穿的不均勻性造成的MOSFET損傷。
此外，與圖2的保護(hù)電路相比，浮柵nMOSFET的擊穿開(kāi)始于較低的施加電壓，由此使MOSFET的工作電壓低于內(nèi)部電路中MOSFET的柵絕緣膜的擊穿電壓。由此，本實(shí)施例的保護(hù)電路更安全地保護(hù)了內(nèi)部電路。
在以上第一實(shí)施例的工作原理介紹中，以圖4的保護(hù)電路為例。具有浮柵pMOSFET的圖5保護(hù)電路的工作原理類(lèi)似于具有nMOSFET的圖4保護(hù)電路。這種情況下，由電子代替正電荷空穴工作，在此省略了對(duì)它的詳細(xì)說(shuō)明。
參考圖9，根據(jù)本發(fā)明的第二實(shí)施例的保護(hù)電路連接在一對(duì)I/O端子21和22之間，向該對(duì)I/O端子施加不同的源電壓。
在圖9中，第一I/O線22連接到第一I/O端子21，并借助電阻連接到內(nèi)部電路，而第二I/O線24連接到第二I/O端子，并借助電阻連接到內(nèi)部電路。
保護(hù)電路包括第一浮柵nMOSFET25和第二浮柵nMOSFET26，它們的源/漏通路并聯(lián)在第一I/O線22和第二I/O線24之間。第一浮柵nMOSFET25具有連接到第一I/O線22的控制柵45，和借助浮柵電阻27連接到地線VSS的浮柵46。第二浮柵nMOSFET26具有連接到第二I/O線24的控制柵47，以及借助浮柵電阻28連接到地線VSS的浮柵48。兩個(gè)浮柵nMOSFETs25和26的背柵29借助浮柵電阻30連接到地線VSS。第二實(shí)施例的保護(hù)電路的基本工作原理類(lèi)似于第一實(shí)施例的工作原理。
參考圖10，根據(jù)本發(fā)明第三實(shí)施例的保護(hù)電路包括連接在I/O線32和地線VSS之間的浮柵nMOSFET104，和連接在I/O線32和VCC線之間的浮柵pMOSFET104a。本實(shí)施例是圖4的保護(hù)電路與圖5的保護(hù)電路的組合，組成元件的參考數(shù)字與圖4和5中的類(lèi)似。第三實(shí)施例的保護(hù)電路的工作原理類(lèi)似于第一實(shí)施例的工作原理。
參考圖11，本發(fā)明的第四實(shí)施例是將本發(fā)明應(yīng)用于輸出緩沖器。更具體地說(shuō)，本發(fā)明的保護(hù)電路包括串聯(lián)連接在VCC線和地線VSS之間的浮柵pMOSFET36a和浮柵nMOSFET36。輸出端34連接到輸出線35，輸出線35連接到連接浮柵pMOSFET36a和浮柵nMOSFET36的節(jié)點(diǎn)。
浮柵pMOSFET36a和浮柵nMOSFET36兩者的控制柵37a和37連接在一起，也連接到輸出線35。浮柵pMOSFET36a和浮柵nMOSFET36的浮柵38a和38一起連接到來(lái)自內(nèi)部電路的輸出信號(hào)線39。浮柵pMOSFET36a的背柵41a借助浮柵電阻42a連接到VCC線，而浮柵nMOSFET36的背柵41借助于浮柵電阻42連接到地線VSS。
本實(shí)施例的保護(hù)電路的工作原理類(lèi)似于第一實(shí)施例的工作原理。此外，除了ESD保護(hù)操作，本實(shí)施例中的浮柵pMOSFET36a和浮柵nMOSFET36的操作類(lèi)似于輸出緩沖器。即，由輸出信號(hào)線39輸送的輸出信號(hào)穿過(guò)浮柵pMOSFET36a和浮柵nMOSFET36傳送并通過(guò)輸出端34傳送到外部電路。由于輸出緩沖器通常具有大尺寸，因此這種結(jié)構(gòu)顯著減少了半導(dǎo)體器件占據(jù)的面積。
參考圖12，根據(jù)本發(fā)明第五實(shí)施例的保護(hù)電路包括浮柵nMOSFET60。
圖12A的nMOSFET60包括漏擴(kuò)散區(qū)52和源擴(kuò)散區(qū)53，都具有n導(dǎo)電類(lèi)型并且都形成在p型硅襯底51的表面區(qū)域上。隧道氧化膜54、浮柵電極55、層間電極絕緣膜56和控制柵電極57按順序形成在漏擴(kuò)散區(qū)52和源擴(kuò)散區(qū)53之間的硅襯底51的空間上。隧道氧化膜54由厚度約10nm的氧化硅制成，而層間電極絕緣膜56為三層結(jié)構(gòu)，包括氧化硅、氮化硅和氧化硅膜(ONO結(jié)構(gòu))。就氧化硅厚度而言，層間電極絕緣膜56具有約20nm的厚度。
浮柵電極55由多晶硅制成，多晶硅摻有例如磷或砷等的n型雜質(zhì)，濃度為1018到1019原子/cm3。控制柵電極57由硅化物制成。
漏擴(kuò)散區(qū)52和控制柵電極67一起連接到I/O端子58。源擴(kuò)散區(qū)53連接到地線VSS，浮柵電極55借助浮柵電阻RFG連接到地線VSS。在該結(jié)構(gòu)中，輸入過(guò)高電壓之后，耗盡層59形成在浮柵電極55內(nèi)，如圖12A所示。
圖12B示出了輸入過(guò)高電壓之后圖12A的浮柵nMOSFET的等效電路圖。在nMOSFET60中，形成在控制電極57和浮柵電極55之間的第一電容C1、對(duì)應(yīng)于耗盡層59的第二電容Cd，以及形成在浮柵電極55和硅襯底51之間的第三電容C2串聯(lián)連接。浮柵電極55具有借助浮柵電阻RFG連接到地線VSS的節(jié)點(diǎn)61。
如果具有如圖13A所示階躍幅值VD的過(guò)高階躍電壓施加到I/O端子58，那么在浮柵55的節(jié)點(diǎn)61產(chǎn)生電壓脈沖，電壓脈沖具有圖13B所示的脈沖幅值ΔVFG和脈沖寬度τ。類(lèi)似于上面的實(shí)施例，電壓脈沖使浮柵nMOSFET60暫時(shí)工作在夾斷模式。
在以浮柵電阻RFG、第一電容C1和第三電容C3以及浮柵中的雜質(zhì)濃度作為參數(shù)進(jìn)行的模擬，證實(shí)耗盡層59(如果形成的話)引起脈沖幅值ΔVFG和階躍幅值VD之間的非線性關(guān)系，其中在特定范圍內(nèi)，隨著VD增加ΔVFG急劇增加。
圖14示出了通過(guò)模擬得到的階躍幅值VD和脈沖幅值ΔVFG間的關(guān)系。從圖14可以了解到，如果在浮柵55中沒(méi)有形成能夠任何耗盡層，那么脈沖幅值ΔVFG與階躍幅值VD的增加成正比，其中ΔVFG＝a×C1/(C1+C2)VD相反，如果在浮柵中形成耗盡層59，雖然對(duì)于小數(shù)值范圍的VD，關(guān)系ΔVFG＝aVD×C1/(C1+C2)成立，其中“a”為常數(shù)，但隨著VD的增加，ΔVFG急劇增加。這是由于耗盡層的電容Cd取決于ΔVFG并隨ΔVFG的增加而減少，對(duì)應(yīng)于Cd的減少，ΔVFG進(jìn)一步增加。換句話說(shuō)，ΔVFG的增加與正反饋有關(guān)。
如上所述，在第五實(shí)施例中，過(guò)高輸入電壓的較高幅值增加了浮柵MOSFET60的ESD性能。通過(guò)利用該原則，采用將例如時(shí)鐘信號(hào)之類(lèi)的正常信號(hào)輸入到半導(dǎo)體器件時(shí)，浮柵MOSFET60不作為保護(hù)元件工作的結(jié)構(gòu)。這是由于可以設(shè)計(jì)僅當(dāng)輸入階躍電壓具有的階躍幅值比時(shí)鐘信號(hào)電壓高時(shí)，上面的浮柵MOSFET60工作在夾斷模式。
優(yōu)選輸入例如時(shí)鐘信號(hào)之后使浮柵MOSFET60的暫時(shí)操作完全無(wú)效，以減小半導(dǎo)體器件的功耗。通過(guò)一些結(jié)構(gòu)可以實(shí)現(xiàn)所述無(wú)效。例如，二極管和電阻串聯(lián)在I/O線和地線之間，二極管的陽(yáng)極側(cè)直接連接到I/O線。浮柵MOSFET60的控制柵連接到連接二極管和電阻的節(jié)點(diǎn)。二極管具有設(shè)計(jì)為特定值的反向擊穿電壓，由此僅當(dāng)施加過(guò)高輸入電壓時(shí)才向控制柵提供工作電壓。另一種技術(shù)是使保護(hù)電路包括連接到控制柵的電壓檢測(cè)器。
再回到圖12A，浮柵nMOSFET60可以由浮柵pMOSFET代替。這種情況下，浮柵電極55的多晶硅層摻有p型雜質(zhì)，例如硼。此外，導(dǎo)電類(lèi)型與以上描述的相反。
在上面的實(shí)施例中，控制柵電極的整個(gè)區(qū)域與浮柵電極的相對(duì)。然而，在本發(fā)明中，部分控制柵電極與浮柵的部分或整個(gè)表面相對(duì)，反之亦然。此時(shí)，控制柵和浮柵之間的電容C1降低以減少脈沖幅值ΔVFG。
最好是控制柵電極由例如多晶硅化物層之類(lèi)的多晶硅層制成。這種情況下，輸入過(guò)高電壓之后在多晶硅層中形成耗盡層。耗盡層抑制了層間電極絕緣膜的擊穿。此外，控制柵電極和浮柵電極之間的較小表觀(apparent)電容C1減小了脈沖幅值ΔVFG。多晶硅層可以摻有n型或p型雜質(zhì)。
在本發(fā)明中，多個(gè)MOSFET可以串聯(lián)或并聯(lián)在保護(hù)電路中。
如上所述，本發(fā)明的原理是過(guò)高的輸入電壓暫時(shí)地升高了浮柵MOSFET的浮柵電位使MOSFET工作在夾斷模式，并產(chǎn)生正電荷空穴。如此產(chǎn)生的正電荷空穴觸發(fā)了浮柵MOSFET均勻地開(kāi)始并進(jìn)行ESD。本發(fā)明包括產(chǎn)生所述操作的其它結(jié)構(gòu)。
現(xiàn)在，參考附圖更加具體地介紹了本發(fā)明，其中類(lèi)似的構(gòu)成元件由類(lèi)似的參考數(shù)字表示。
權(quán)利要求
1.一種半導(dǎo)體器件，包括半導(dǎo)體襯底，形成在所述半導(dǎo)體襯底上的內(nèi)部電路，以及保護(hù)所述內(nèi)部電路不受靜電放電擊穿的保護(hù)電路，所述保護(hù)電路包括至少一個(gè)第一浮柵MOSFET，所述第一浮柵MOSFET具有連接在I/O線和恒定電位線之間的源-漏通路、連接到所述I/O線的控制柵、連接到所述恒定電位線或第一線的浮柵。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中所述浮柵通過(guò)浮柵電阻連接到所述恒定電位線。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中所述第一浮柵MOSFET具有通過(guò)背柵電阻連接到所述恒定電位線的背柵。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中所述第一浮柵MOSFET是nMOSFET，所述恒定電位線是地線。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中所述第一浮柵MOSFET是pMOSFET，所述恒定電位線是高電壓電源線。
6.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中所述保護(hù)電路包括至少一個(gè)第二浮柵MOSFET，所述第二浮柵MOSFET具有連接在所述I/O線和另一恒定電位線之間的源-漏通路，連接到所述I/O線的控制柵、通過(guò)浮柵電阻連接到所述另一恒定電位線的浮柵。
7.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中所述保護(hù)電路還包括至少一個(gè)第二浮柵MOSFET，所述第二浮柵MOSFET具有連接在所述I/O線和另一恒定電位線之間的源-漏通路，連接到所述I/O線的控制柵、連接到與所述內(nèi)部電路相連的所述第一線的浮柵。
8.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中所述至少一個(gè)第一浮柵MOSFET包括多個(gè)并聯(lián)的相同導(dǎo)電類(lèi)型的浮柵MOSFET。
9.根據(jù)權(quán)利要求8所述的半導(dǎo)體器件，其中所述第一浮柵MOSFET具有用于所述控制柵和所述浮柵中的每一個(gè)的多個(gè)指。
10.根據(jù)權(quán)利要求3所述的半導(dǎo)體器件，其中所述源-漏通路形成在阱中。
11.根據(jù)權(quán)利要求10所述的半導(dǎo)體器件，其中所述背柵電阻是由絕緣膜的底部和所述阱的底部之間的距離限定的電阻。
12.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中所述浮柵由摻有雜質(zhì)的多晶硅制成。
13.根據(jù)權(quán)利要求12所述的半導(dǎo)體器件，其中在輸入過(guò)高電壓時(shí)，耗盡層形成在所述浮柵和/或所述控制柵中。
14.根據(jù)權(quán)利要求13所述的半導(dǎo)體器件，其中所述浮柵具有1018到1019原子/cm3的雜質(zhì)濃度。
15.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中所述控制柵為硅化物層。
16.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中所述控制柵包括多晶硅。
17.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中從上向下看，所述控制柵和所述浮柵相互部分重疊。
18.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中所述至少一個(gè)浮柵MOSFET包括多個(gè)串聯(lián)的相同導(dǎo)電類(lèi)型的MOSFET。
19.一種半導(dǎo)體器件，包括半導(dǎo)體襯底，形成在所述半導(dǎo)體襯底上的內(nèi)部電路，以及保護(hù)所述內(nèi)部電路不受靜電放電擊穿的保護(hù)電路，所述保護(hù)電路包括至少一個(gè)第一浮柵MOSFET，所述第一浮柵MOSFET具有連接在第一I/O線和第二I/O線之間的源-漏通路、連接到所述第一I/O線的控制柵、連接到地線的浮柵。
20.根據(jù)權(quán)利要求19所述的半導(dǎo)體器件，其中所述保護(hù)電路還包括與所述第一浮柵MOSFET導(dǎo)電類(lèi)型相同的至少一個(gè)第二浮柵MOSFET，所述第二浮柵MOSFET具有連接在所述第一I/O線和所述第二I/O線之間的源-漏通路、連接到所述第二I/O線的控制柵、連接到所述地線的浮柵。
全文摘要
一種具有靜電放電保護(hù)電路的半導(dǎo)體器件，包括浮柵MOSFET，該浮柵MOSFET具有連接在I/O線和源線或地線之間的源－漏通路、連接到I/O線的控制柵、以及連接到源線或地線的浮柵。
文檔編號(hào)H01L23/60GK1404149SQ0214182
公開(kāi)日2003年3月19日 申請(qǐng)日期2002年6月25日 優(yōu)先權(quán)日2001年6月25日
發(fā)明者平田守央 申請(qǐng)人:日本電氣株式會(huì)社