專利名稱：高基底觸發(fā)效應的靜電放電保護元件結構及其應用電路的制作方法
技術領域：
本發(fā)明提供一種ESD保護元件結構及其應用電路，尤指一種具有高基底觸發(fā)效應(substrate-triggered effect)的靜電放電(electrostaticdischarge，ESD)保護元件結構及其應用電路。
就一個典型的例子而言，在輸入輸出電路(I/O circuits)的ESD防護電路設計中，NMOS的通道寬度經(jīng)常大于300μm。對于如此大尺寸的元件設計，NMOS在布局上經(jīng)常被繪制成具有并聯(lián)的多指狀結構(finger)。然而，當ESD的電壓產(chǎn)生時，ESD防護電路中的多指狀布局無法同時被導通以釋放ESD電流，只有部份手指布局會被導通，因此這些手指布局就會被ESD脈沖所燒壞。因此，雖然ESD防護電路中的NMOS已經(jīng)占用非常大的尺寸，但是所能承受的ESD電壓卻非常低。
為了改善這些多指狀布局結構被不均勻?qū)ǖ那樾?，柵極驅(qū)動(gate_driven)的設計已經(jīng)被采用，以用來增加保護電路中大尺寸NMOS的ESD抗壓能力。然而在ESD防護電路中的柵極驅(qū)動(gate-driven)NMOS，于柵極驅(qū)動電壓增加至特定值以上時，卻產(chǎn)生ESD耐受度急遽減少的現(xiàn)象。因為柵極驅(qū)動設計將ESD電流引導至NMOS的通道表面，NMOS反而更容易因ESD電流而被燒壞。
請參考

圖1，圖1為傳統(tǒng)柵極驅(qū)動技術中的ESD保護設計的電路圖。由于所有柵極驅(qū)動技術中的ESD保護設計都是使用相同的基本概念所設計出來的，故現(xiàn)以圖1所揭露的一種利用柵極驅(qū)動技術的ESD保護設計來作說明。ESD保護電路設計10包含有一個ESD保護電路的NMOS12，而NMOS12包含有一源極13、一漏極14及一柵極16。漏極14與一緩沖墊18相連接，柵極16則由一柵極偏壓電路(gate-biased circuit)20施予電壓。在傳統(tǒng)設計中，柵極偏電路20大多會配置一對電容器及電阻，該電容器用以連接緩沖墊與柵極，而該電阻則用以連接柵極與VSS電源接腳。此外，ESD保護電路設計10通過一導線23來電連接一內(nèi)電路22和一緩沖墊18。
當一正極性的ESD電壓由輸入/輸出緩沖墊18導入時，急速上升的ESD電壓會與ESD保護電路NMOS12的柵極16產(chǎn)生耦合，使NMOS12被打開以將ESD電流經(jīng)由緩沖墊18排放至VSS電源接腳，這就是所謂的柵極耦合設計或是柵極驅(qū)動設計的ESD防護電路。雖然被偏壓的柵極可以改善ESD保護電路中的多指狀布局結構不同時導通的缺點，但是過高的柵極偏壓也會造成ESID電流集中流經(jīng)NMOS通道表面的反轉(zhuǎn)層(inversion layer)，因而把NMOS通道燒毀。
請參閱圖2，圖2為ESD電流流過ESD保護電路中柵極驅(qū)動NMOS的路徑的示意圖。如圖2所示，ESD保護電路中的NMOS30包含一個P型基底31，一個P型井32位于P型基底31中，以及一個NMOS34設于P型井32中。NMOS34包含有一源極35、一漏極36、一摻雜多晶硅柵極37以及二輕摻雜漏極(LDD)38分別設于源極35與漏極36的旁邊。源極35被電連接至VSS電源接腳，漏極36被電連接至至緩沖墊(I/O buffering pad)40，而柵極37則被電連接至一柵極偏壓電路42。ESD損害通常發(fā)生在漏極36旁邊的輕摻雜漏極38尖端附近的表面通道。
當一正極性的ESD電壓由輸入/輸出緩沖墊40導入時，柵極偏壓電路42產(chǎn)生一偏壓(VG)施加于NMOS34中的柵極37，并使NMOS34的表面通道被導通。由于表面通道的反轉(zhuǎn)層接面深度極淺，體積亦較小，不但容易因過熱而燒毀，也容易使NMOS34被靜電放電所損害，而ESD損害通常發(fā)生在漏極36旁邊的輕摻雜漏極38角落(cornor)附近的表面通道。因此當較大的ESD電流，典型的例子為1.33Amp(for a 2kV HBM ESD)流經(jīng)NMOS34中很淺的表面通道時，常會燒毀NMOS34，就算是NMOS34具有大的元件尺寸亦無法避免這樣的情形發(fā)生。
請參閱圖3，圖3為柵極驅(qū)動電壓與NMOS的人體靜電放電值(HBM)于CMOS 0.35μm的金屬自行對準硅化物制程的實驗關系圖。如圖3所示，ESD保護電路12中NMOS的人體靜電放電值(HBM)會隨著柵極驅(qū)動電壓的增加而開始增加。但是NMOS的人體靜電放電值(HBM)在柵極驅(qū)動電壓增加至某一臨界值時便會急遽減少。其中，ESD保護電路NMOS12于圖3中所得的實驗數(shù)據(jù)是取自于一固定通道長度為0.8μm。當NMOS的通道寬度W＝600μm時，NMOS的人體靜電放電值將會在柵極驅(qū)動電壓約為8.5V時而銳減。因此，柵極驅(qū)動設計應用于深次微米技術的ESD保護電路時，無法持續(xù)地有效增加ESD強度(ESD robustness)。
請參閱圖4，圖4為目前于集成電路上使用的ESD保護電路圖的另一個習知技術。其設計的基本概念是采基底觸發(fā)(substrate-triggered)技術。如圖4所示，ESD保護電路50包含有一NMOS52、一內(nèi)部電路62、一緩沖墊58、一基底偏壓電路60以及一電連接內(nèi)部電路62以及緩沖墊58的導線63。NMOS52包含有一源極53，一電連接至緩沖墊58的漏極54、一柵極55以及一接受基底驅(qū)動電路60所施予的電壓的基底56。
當一正極性的ESD電壓由輸入/輸出緩沖墊58被導入時，ESD保護電路50中NMOS52的基底會被基底偏壓電路60所施予的一電壓所偏壓(biased)。因為此基底偏壓的產(chǎn)生，位于NMOS52中的一寄生橫向雙載子晶體管(BJT)64會被觸發(fā)而排放ESD電流。在上述的基底觸發(fā)技術中，流經(jīng)NMOS52的ESD電流將不會流經(jīng)表面通道，故相較于柵極驅(qū)動技術，NMOS52可以承受較大的ESD電壓。
請參閱圖5，圖5為基底偏壓與NMOS的人體靜電放電值于0.35μm金屬自行對準硅化物制程的實驗關系圖。如圖5所示，被基底觸發(fā)的NMOS52的人體靜電放電值會一直隨著基底偏壓的增加而增加。這樣的結果與柵極驅(qū)動設計有很明顯的不同。因為基底觸發(fā)效應將會觸發(fā)NMOS52中的寄生橫向雙載子晶體管64，故能將電流導向NMOS52的基底，而非流經(jīng)表面通道與漏極中的輕摻雜漏極的角落。因為NMOS52基底具有相對而言非常大的體積來發(fā)散ESD電流所產(chǎn)生的熱能，因此基底觸發(fā)NMOS52即使是被設計在相同面積的硅晶片時，也可以承受較高的ESD電壓。是以應用于晶片上的基底觸發(fā)ESD保護技術在CMOS的深次微米制程中相形的下顯得更為重要與更為有效。
請參閱圖6，圖6為基底觸發(fā)設計的NMOS的剖面示意圖。NMOS70包含有一P型基底71，一P型井72設于P型基底中71中，以及二NMOS73設于P型井72中。其中NMOS73包含有一源極75、一漏極76、一摻雜多晶柵極74、兩輕摻雜漏極79分別位于源極75及漏極76旁邊、兩用以隔絕NMOS73與其他電子元件設計的淺溝隔離(STI)77、78、一P+擴散區(qū)域81位于淺溝隔離77旁邊，用以作為與電源接腳VSS的電路連接，以及另一P+擴散區(qū)域80位于淺溝隔離78旁邊，用以作為與一基底觸發(fā)電路82的電路連接。其中，形成于NMOS73下方的寄生橫向雙載子晶體管84可被一由P+擴散區(qū)域80所傳導至的觸發(fā)電流(Itrig)所觸發(fā)。
由于在典型的0.18μm制程中，淺溝隔離77、78的深度大多介于0.4～0.5μm(由硅晶片表面算起)之間，而源極75、漏極76、擴散層接面深度則僅有0.15μm。因此，雖然增加淺溝隔離77、78的深度對于兩相鄰擴散區(qū)域可提供較佳的隔絕效果，然而加深淺溝隔離78的深度，卻也會降低NMOS73基底觸發(fā)的效果。這是因為當淺溝隔離78的深度增加，由P+擴散區(qū)域80所傳導過來的觸發(fā)電流將會難以順偏位于基底中的寄生橫向雙載子晶體管84的基極(base)，進而導致位于NMOS73中的寄生橫向雙載子晶體管84被觸發(fā)的速度變慢，而大幅地降低了NMOS73對于內(nèi)電路(未顯示)的ESD保護效果。
因此，如何發(fā)展出一種避免上述所提及的電流集中流經(jīng)表面通道，以及避免因淺溝隔離減慢寄生橫向雙載子晶體管的觸發(fā)時間的ESD保護電路便已成為本發(fā)明的重要目標。
在本發(fā)明的最佳實施例中，該ESD保護元件形成于一P型井上，其包含有一第一NMOS與一第二NMOS，三個P+擴散區(qū)域設于該P型井中，且第一與第三P+區(qū)域用來連接VSS電源接腳(VSS power terminal)，而第二P+摻雜區(qū)設于該第一與該第二NMOS中間，用來連接一P型井偏壓電路(P-wellbiased circuit)以誘發(fā)(induce)一基底觸發(fā)電流(substrate-triggercurrent，Itrig)，一第一虛置柵極(dummy gate)設于該第一NMOS與該第二P+擴散區(qū)域之間，一第二虛置柵極設于該第二P+擴散區(qū)域與該第二NMOS之間，一第一淺溝隔離(STI)用以隔離該第一NMOS與該第一P+區(qū)域，以及至少一第二淺溝隔離用以隔離該第二NMOS與該第三P+區(qū)域。其中，各該NMOS的漏極與源極會與該P型井分別形成一寄生橫向雙載子晶體管(parasiticlateral n-p-n BJT)，并使該基底觸發(fā)電流(Itrig)得以流經(jīng)各該虛置柵極下方的P型井以開啟相鄰接的各該寄生橫向雙載子晶體管，進而使該ESD保護元件結構得以快速地將靜電電流放電至VSS電源接腳。
由于本發(fā)明利用虛置柵極來阻斷位于金屬氧化物半導體的漏極擴散區(qū)及連接基底驅(qū)動電路擴散區(qū)的淺溝隔離，并以基底驅(qū)動電路所產(chǎn)生的基底驅(qū)動電流Itrig來加速釋放ESD電流，進而解決ESD電流流向表面通道所產(chǎn)生散熱不易的問題。因此，本發(fā)明不但能有效地增加ESD強度，進而增加MOS對ESD防護的效果，而且這樣的MOS結構更可完全相容于一般的CMOS制程。
圖11為本發(fā)明輸出級靜電放電防護電路的示意圖；圖12為本發(fā)明的電源線ESD箝制電路的示意圖；圖13為本發(fā)明為本發(fā)明的電源線ESD箝制電路的示意圖；圖14為本發(fā)明輸入級靜電放電防護電路的示意圖；圖15則為本發(fā)明一輸出級靜電防護電路的示意圖；圖16為本發(fā)明的電源線ESD箝制電路的示意圖；圖17為本發(fā)明的電源線ESD箝制電路示意圖。
圖示詳細說明10、50、400 ESD保護電路設計12、30、34、52、70、73、90、93、204、212、304、312、412、404、512、612、712 NMOS13、35、53、75、95、115 源極14、36、54、76、96、116、235 漏極16、55、206、226、306、406 柵極18、40、58、210、510、610 緩沖墊64、84、104、214、414、514、534、614、634、714、834 寄生橫向雙載子晶體管(BJT)110、113、232、332、224、420、426、454、532、632、832 PMOS37、74、94、114 摻雜多晶硅柵極38、79、97、117 輕摻雜漏極(LDD)60、82、102、122 基底觸發(fā)電路81、80、99、100 P+擴散區(qū)域
20、42 柵極偏壓電路22 內(nèi)電路23、63 導線31、71、91、111 P型基底56、65、105 基底32、72、92、112 P型井77、78 淺溝隔離202、222、302 電容器119、120 N+擴散區(qū)域208、228、308、418 電阻98、118 虛置柵極(G2)200、500 輸入級ESD防護電路300、600 輸出級ESD防護電路400、700、800 ESD箝制電路466 二極管516、536、616、636、716、816 基納二極管由于各NMOS93的漏極96與源極95以及P型井92構成一寄生橫向雙載子(parasitic lateral n-p-n BJT)104，并可被基底觸發(fā)電路102予以快速觸發(fā)，以提升ESD保護元件90結構的基底觸發(fā)效應(substrate-triggered effect)。因此當寄生橫向雙載子晶體管104被基底觸發(fā)電路102所觸發(fā)時，亦即寄生橫向雙載子晶體管104會被位于擴散區(qū)域100所傳導過來的電流觸發(fā)時，便可以快速地將由該輸入/輸出(I/O)緩沖墊所導入ESD保護元件90結構中的靜電電流經(jīng)由VSS電源接腳加以釋放。值得注意的是，在上述本發(fā)明的ESD保護元件90結構中的各NMOS93為一標準的NMOS結構，然結合有虛置柵極98的NMOS93亦可直接視為一種具有高基底觸發(fā)效應的N通道金屬氧化物半導體(NMOS)元件結構。
因為在ESD保護元件90結構中的各NMOS93以及P+擴散區(qū)域100間，未設有淺溝隔離區(qū)域，故使得由基底觸發(fā)電路102所產(chǎn)生的基底觸發(fā)電流可以更快被傳導至寄生橫向雙載子晶體管104的基極105。因此，于本發(fā)明所提出的這種NMOS元件93中的寄生橫向雙載子晶體管104便可以較快被觸發(fā)而迅速將ESD電流排放。使用NMOS元件93的結構，會使ESD保護電路中的NMOS93的開啟速度，在CMOS的深次微米制程中，不致因淺溝隔離而變慢。此外，基底觸發(fā)效應可觸發(fā)NMOS元件93中的寄生橫向雙載子晶體管104，并使電流流經(jīng)NMOS93的基底，而非流經(jīng)NMOS93的表面通道。也正因NMOS93的基底具有較大的體積，所以比較容易將ESD電流所產(chǎn)生的熱量發(fā)散。故而本發(fā)明中所提及的NMOS93與柵極驅(qū)動ESD保護電路設計10中的NMOS相較時，在占用相同的硅晶片面積時，可以承受更大的ESD。而與傳統(tǒng)設有淺溝隔離區(qū)域的基底觸發(fā)NMOS73相較，本發(fā)明的NMOS93中的寄生橫向雙載子晶體管在釋放ESD電流時，開啟動速度亦較快。
只要通過改變光罩圖形，不需更動其他制程便可制造完成本發(fā)明的結合有虛置柵極98以及NMOS93的具有高基底觸發(fā)效應的NMOS元件結構。請參閱圖8，圖8為本發(fā)明的NMOS元件93的布局示意圖，而沿著虛線7-7′的剖面圖則為圖7。如圖8所示，虛置柵極G298為一摻雜多晶硅材質(zhì)，但是虛置柵極98左半邊接近N+擴散區(qū)域96與右半邊接近P+擴散區(qū)域100的摻雜雜質(zhì)并不相同。
虛置柵極98的設計只是為了取代P+擴散區(qū)域100與漏極96之間的淺溝隔離(shallow trench isolation，STI)的形成，在NMOS元件93中并無任何功能。因此，虛置柵極98的摻雜濃度與摻雜形式對NMOS元件93并不會造成任何影響，為了完全與現(xiàn)有的CMOS深次微米制程相容，虛置柵極98被設計如圖7及圖8所示。虛置柵極98的通道長度不一定相等于各NMOS93的通道長度。
因為NMOS93中的漏極96以及源極95為N+擴散區(qū)域，為了制程上的方便以及增加定位容忍度，虛置柵極98靠近漏極96部分的柵極區(qū)域可以被植入相同的N+離子，而其他接近P+擴散區(qū)域100的柵極區(qū)域則可以植入與PMOS中的漏極以及源極相同的P+離子。因此，構成虛置柵極98的多晶硅材料之上，將會有N+摻質(zhì)以及P+摻質(zhì)。此元件結構的布局如圖8所示。因此通過適當?shù)牟季衷O計，此基底觸發(fā)的NMOS元件93可以被廣泛應用在一般的CMOS制程的集成電路產(chǎn)品中。
本發(fā)明的概念亦可以應用在CMOS深次微米的淺溝隔離制程中，用來增快ESD保護電路中PMOS元件的開啟速度。請參閱圖9，圖9為本發(fā)明的具有高基底觸發(fā)效應(substrate-triggered effect)的ESD保護元件110結構(ESD protection device structure)的剖面圖。如圖9所示，ESD保護元件110結構形成于一P基底111的N型井112上，ESD保護元件110結構包含有二PMOS元件113位于N型井112中，二電連接于VDD電源接腳的N+擴散區(qū)域119、一電連接于一基底偏壓電路122的N+擴散區(qū)域120、二虛置柵極118設于各PMOS113以及N+擴散區(qū)域120之間，以及二淺溝隔離設于各PMOS113以及各N+擴散區(qū)域119之間。其中，各PMOS113均另包含有一電連接于VDD電源接腳(VDD power terminal)的源極115，一電連接于一輸入/輸出(I/O)緩沖墊(未顯示)的漏極116、一摻雜多晶硅柵極114以及兩輕摻雜漏極117。
由于各PMOS113的漏極116與源極115以及N型井112構成一寄生橫向雙載子晶體管(parasitic lateral p-n-p BJT)124，并可被基底偏壓電路122予以快速觸發(fā)，以提升ESD保護元件110結構的基底觸發(fā)效應(substrate-triggered effect)。因此當寄生橫向雙載子晶體管124被基底偏壓電路122所觸發(fā)時，亦即寄生橫向雙載子晶體管124會被位于擴散區(qū)域120所傳導過來的電流觸發(fā)時，便可以快速地將由該輸入/輸出(I/O)緩沖墊所導入ESD保護元件110結構中的靜電電流經(jīng)由VDD電源接腳加以釋放。
同樣的，相較于傳統(tǒng)的基底觸發(fā)ESD保護元件，本發(fā)明的ESD保護元件110中的寄生橫向雙載子晶體管124在釋放ESD電流時，具有較快的開啟動速度，而且ESD電流流經(jīng)PMOS113的基底，而非流經(jīng)PMOS113的表面通道，故較容易發(fā)散ESD電流所產(chǎn)生的熱量。
請參閱圖10，圖10為本發(fā)明輸入級靜電放電防護電路(electrostaticdischarge protection circuit)200的示意圖。如圖10所示，輸入級ESD防護電路200可由本發(fā)明中PMOS元件及NMOS元件的基底觸發(fā)技術來說明。當一正極性的ESD電壓脈沖被施加于輸入緩沖墊210，且VSS接地而VDD浮接(floating)時，突然增加的ESD脈沖會經(jīng)由一電容器202對一NMOS204的柵極206產(chǎn)生一耦合電壓(coupled voltage)，且耦合電壓則會因為電阻208的存在而能在NMOS204的柵極206上維持較久的時間。
當耦合電壓大于NMOS的起始電壓(Vth)時，晶體管204會被開啟，并導通部份的正ESD電壓脈沖的電流經(jīng)由P+擴散區(qū)域100(見圖7)導入一作為ESD保護的NMOS212的P型井(或是P型基底)中。當一觸發(fā)電流被晶體管204產(chǎn)生時，作為ESD保護的NMOS212會較快被導通，以使ESD電流由緩沖墊210被快速釋放至VSS電源接腳，而不流至一內(nèi)部電路(internal circuit)211。由于晶體管204產(chǎn)生的基底觸發(fā)電流可以觸發(fā)NMOS212中的寄生橫向雙載子晶體管214，以將電流導向NMOS212的基底，而非流向NMOS212的表面通道，加上NMOS212的基底有較大的體積可以發(fā)散ESD電流所產(chǎn)生的熱能，因此NMOS212可以承受較大的ESD電壓。
當一負極性的ESD電壓脈沖被施加于輸入緩沖墊210，且VSS接地而VDD浮接時，負的ESD電壓脈沖會經(jīng)由NMOS212的漏極215與P型井(P型基底)所構成的順向偏壓接面(forward biased junction)而被釋放至VSS電源接腳。由于順向偏壓接面的操作電壓(-0.8-1.0V)較低，因此，MOS212可以承受較大的ESD電壓。
同理，當一正極性的ESD電壓脈沖被施加于輸入緩沖墊210，且VDD接地而VSS浮接時，正的電壓脈沖會經(jīng)由PMOS232的漏極235與N型井(N型基底)所構成的順向偏壓接面(forward biased junction)而被釋放至VDD電源接腳。由于順向偏壓接面的操作電壓(-0.8-1.0V)較低，故PMOS232可以承受較大的ESD電壓。
當一負極性的ESD電壓脈沖被施加于輸入緩沖墊210，且VDD接地而VSS浮接時，突然增加的ESD脈沖會經(jīng)由一電容器222對一PMOS224的柵極226產(chǎn)生一耦合電壓(coupled voltage)，且該耦合電壓會因為電阻228的存在而能在PMOS224的柵極226上維持較久的時間。當耦合電壓小于PMOS224的起始電壓(Vth)時，晶體管224會被開啟，并導通部份的負ESD電壓脈沖的電流經(jīng)由N+擴散區(qū)域120(見圖9)導入一作為ESD保護的PMOS232的N型井(或是N型基底)中。因此，當一觸發(fā)電流被晶體管224產(chǎn)生時，作為ESD保護的PMOS232會較快被導通，以使ESD電流由緩沖墊210被快速釋放至VDD電源接腳。由于晶體管224產(chǎn)生的基底觸發(fā)電流可以觸發(fā)PMOS232中的寄生橫向雙載子晶體管234，以將電流導向PMOS232的基底，而非流向PMOS232的表面通道，加上PMOS232的基底有較大的體積可以發(fā)散ESD電流所產(chǎn)生的熱能，因此PMOS232可以承受較大的ESD電壓。
在本發(fā)明的第二實施例中，相同的概念亦可應用于輸出級ESD防護電路。圖11為本發(fā)明輸出級靜電放電防護電路(electrostatic dischargeprotection circuit)300的示意圖。如圖11所示，輸出級ESD防護電路300可由本發(fā)明中PMOS元件及NMOS元件的基底觸發(fā)技術來說明。其中，ESD防護電路300的電路設計相類似于輸入級ESD防護電路200，ESD防護電路300另包含有一前驅(qū)電路(pre-driver circuit)321設于內(nèi)部電路(internalcircuit)311與ESD防護電路300之間。如圖11所示，當一正極性的ESD電壓脈沖被施加于輸出緩沖墊310，且VSS接地而VDD浮接(floating)時，突然增加的ESD脈沖會經(jīng)由一電容器302對一NMOS304的柵極306產(chǎn)生一耦合電壓(coupled voltage)，且耦合電壓會因為電阻308的存在而能在NMOS304的柵極306上維持較久的時間。
當耦合電壓大于NMOS的起始電壓(Vth)時，晶體管304會被開啟，并導通部份的正ESD電壓脈沖的電流經(jīng)由P+擴散區(qū)域100(見圖7)導入一作為ESD保護的NMOS312的P型井(或是P型基底)中。而當一觸發(fā)電流被晶體管304產(chǎn)生時，作為ESD保護的NMOS312會較快被導通，以使ESD電流由緩沖墊310被快速釋放至VSS電源接腳。由于晶體管304產(chǎn)生的基底觸發(fā)電流可以觸發(fā)NMOS312中的寄生橫向雙載子晶體管314，以將電流導向NMOS312的基底，而非流向NMOS312的表面通道，加上NMOS312的基底有較大的體積可以發(fā)散ESD電流所產(chǎn)生的熱能，因此NMOS312可以承受較大的ESD電壓。
當一負極性的ESD電壓脈沖被施加于輸入緩沖墊310，且VSS接地而VDD浮接時，負的ESD電壓脈沖會經(jīng)由NMOS312的漏極315與P型井(P型基底)所構成的順向偏壓接面(forward biased junction)而被釋放至VSS電源接腳。因為順向偏壓接面的操作電壓(-0.8-1.0V)較低，NMOS312可以承受較大的ESD電壓。
當一正極性的ESD電壓脈沖被施加于輸入緩沖墊310，且VDD接地而VSS浮接時，正的電壓脈沖會經(jīng)由PMOS332的漏極335與N型井(N型基底)所構成的順向偏壓接面(forward biased junction)而被釋放至VDD電源接腳。由于順向偏壓接面的操作電壓(-0.8-1.0V)較低，PMOS332可以承受較大的ESD電壓。
當一負極性的ESD電壓脈沖被施加于輸入緩沖墊310，且VDD接地而VSS浮接時，突然增加的ESD脈沖會經(jīng)由一電容器322對一PMOS324的柵極326產(chǎn)生一耦合電壓(coupled voltage)，且該耦合電壓會因為電阻328的存在而能在PMOS324的柵極326上維持較久的時間。當耦合電壓小于PMOS的起始電壓(Vth)時，PMOS324會被開啟，并導通部份的負ESD電壓脈沖的電流經(jīng)由N+擴散區(qū)域120(見圖9)導入一作為ESD保護的PMOS332的N型井(或是N型基底)中。當一觸發(fā)電流被PMOS324產(chǎn)生時，作為ESD保護的PMOS332會較快被導通，以使ESD電流由緩沖墊310被快速釋放至VDD電源接腳。由于PMOS324產(chǎn)生的基底觸發(fā)電流可以觸發(fā)PMOS332中的寄生橫向雙載子晶體管334，以將電流導向PMOS332的基底，而非流向PMOS332的表面通道，加上PMOS332的基底有較大的體積可以發(fā)散ESD電流所產(chǎn)生的熱能，因此PMOS332可以承受較大的ESD電壓。
因為ESD脈沖可會能穿過IC產(chǎn)品的VDD和VSS電源接腳，所以相同的發(fā)明概念亦可應用于電源線ESD箝制電路(power-rail ESD clampcircuits)。本發(fā)明的第三實施例中針對電源線ESD箝制電路所設計的ESD防護電路設計。請參閱圖12，圖12為本發(fā)明的電源線ESD箝制電路(power-rail ESD clamp circuits)400的示意圖。當一正的ESD電壓脈沖被施加于VSS電源接腳以及VDD電源接腳之間時，此時VSS接地，突然增加的ESD脈沖會經(jīng)由一電容器402對一NMOS404的柵極406產(chǎn)生一耦合電壓(coupled voltage)，且耦合電壓會因為電阻408的存在而能在NMOS404的柵極406上維持較久的時間。
當耦合電壓大于NMOS404的起始電壓(Vth)時，NMOS404會被開啟，并導通部份的正ESD電壓脈沖的電流經(jīng)由P+擴散區(qū)域100(見圖7)導入一作為ESD保護的NMOS412的P型井(或是P型基底)中。當一觸發(fā)電流被NMOS404產(chǎn)生時，作為ESD保護的NMOS412會較快被導通，以使ESD電流由VDD電源接腳被快速釋放至VSS電源接腳，而不流至一內(nèi)部電路(internal circuit)411。由于晶體管404產(chǎn)生的基底觸發(fā)電流可以觸發(fā)NMOS412中的寄生橫向雙載子晶體管414，以將電流導向NMOS412的基底，而非流向NMOS412的表面通道，加上NMOS412的基底有較大的體積可以發(fā)散ESD電流所產(chǎn)生的熱能，因此NMOS412可以承受較大的ESD電壓。
當一負的ESD電壓脈沖被施加于VSS電源接腳以及VDD電源接腳時，此時VSS接地，負的ESD電壓脈沖會經(jīng)由NMOS412的漏極415與P型井(P型基底)所構成的順向偏壓接面(forward biased junction)而被釋放至VSS電源接腳。因為順向偏壓接面的操作電壓(-0.8-1.0V)較低，NMOS412可以承受較大的ESD電壓。
由于晶體管404的柵極406經(jīng)由電阻408而與電源接腳VSS電連接以使晶體管404處于一關閉狀態(tài)，所以在一般操作情形下，晶體管404為關閉狀態(tài)，因此不會有觸發(fā)電流流入NMOS412的基底(P型井)中，而使NMOS412保持在關閉狀態(tài)。請參閱圖13，圖13為本發(fā)明的電源線ESD箝制電路(power-rail ESD clamp circuits)450的另一實施例示意圖。如圖13所示，基底觸發(fā)電路由一二極管(diodes)466，一電阻468及一PMOS454所組成。
通過應用基底觸發(fā)技術的概念，輸入/輸出級ESD防護電路亦可以將基納二極管(zener diode)設計在內(nèi)。請參閱圖14與15，圖14為本發(fā)明輸入級靜電放電防護電路500的示意圖，圖15則為本發(fā)明一輸出級靜電防護電路600的示意圖。如圖14所示，當一正的ESD電壓脈沖被施加于輸出緩沖墊510，且VSS接地而VDD浮接(floating)時，突然增加的ESD脈沖會導致一基納二極管516的崩潰，造成部份的正ESD電壓脈沖電流經(jīng)由一P+擴散區(qū)域100(見圖7)導入一作為ESD保護的NMOS512的P型井(或是P型基底)中，以使ESD電流由緩沖墊510被快速釋放至VSS電源接腳，而不流至一內(nèi)部電路(internal circuit)511。由于基納二極管516所導通的基底觸發(fā)電流可以觸發(fā)NMOS512中的寄生橫向雙載子晶體管514，以將電流導向NMOS512的基底，而非流向NMOS512的表面通道，加上NMOS512的基底有較大的體積可以發(fā)散ESD電流所產(chǎn)生的熱能，因此NMOS512可以承受較大的ESD電壓。
當一負的ESD電壓脈沖被施加于輸入緩沖墊510，且VDD接地而VSS浮接時，突然增加的ESD脈沖會導致一基納二極管536的崩潰，造成部份的負ESD電壓脈沖電流經(jīng)由一N+擴散區(qū)域120(見圖9)導入一作為ESD保護的PMOS532的N型井(或是N型基底)中，以使ESD電流由緩沖墊510被快速釋放至VDD電源接腳。由于基納二極管536所導通的基底觸發(fā)電流可以觸發(fā)PMOS532中的寄生橫向雙載子晶體管534，以將電流導向PMOS532的基底，而非流向PMOS532的表面通道，加上PMOS532的基底有較大的體積可以發(fā)散ESD電流所產(chǎn)生的熱能，因此PMOS532可以承受較大的ESD電壓。
如圖15所示，輸出級靜電防護電路600由二基納二極管616、636，一NMOS612，一PMOS632，一NMOS612中的寄生橫向雙載子晶體管614以及一PMOS632中的寄生橫向雙載子晶體管634所構成。輸出級靜電防護電路600設于一緩沖墊610、一前驅(qū)電路(pre-driver circuit)621以及一內(nèi)部電路(internal circuit)611之間。其運作原理與圖14所示的輸出級靜電防護電路500相同。
同樣的概念亦可以被應用于電源線ESD箝制電路。請參閱圖16與圖17，圖16與圖17為本發(fā)明的電源線ESD箝制電路(power-rail ESD clampcircuits)700、800的示意圖。如圖16所示，當一正的ESD電壓脈沖被施加于VSS電源接腳以及VDD電源接腳之間時，此時VSS接地，突然增加的ESD脈沖會導致基納二極管716的崩潰，造成部份的正ESD電壓脈沖電流經(jīng)由一P+擴散區(qū)域100(見圖7)導入一作為ESD保護的NMOS的P型井(或是P型基底)中，以使ESD電流被快速釋放至VSS電源接腳，而不流至一內(nèi)部電路(internal circuit)711。由于基納二極管716所導通的基底觸發(fā)電流可以觸發(fā)NMOS712中的寄生橫向雙載子晶體管714，以將電流導向NMOS712的基底，而非流向NMOS712的表面通道，加上NMOS712的基底有較大的體積可以發(fā)散ESD電流所產(chǎn)生的熱能，因此NMOS712可以承受較大的ESD電壓。
如圖17所示，電源線ESD箝制電路800由一基納二極管816，一PMOS832以及一PMOS832中的寄生橫向雙載子晶體管834所構成，其運作原理與圖16所示的電源線ESD箝制電路700相同。ESD電壓脈沖會導致一基納二極管816的崩潰，造成一觸發(fā)電流，并經(jīng)由一N+擴散區(qū)域120(見圖9)而導入一作為ESD保護的PMOS832的N型井(或是N型基底)中，并開啟PMOS832中的寄生橫向雙載子晶體管834以釋放ESD電流，進而保護內(nèi)部電路(internal circuit)811。
簡而言之，本發(fā)明制作晶片上(on-chip)ESD防護電路的方法，在漏極與連接基底偏壓電路的摻雜區(qū)之間加入一虛置柵極以取代淺溝隔離區(qū)域。由于基底觸發(fā)電流Itrig被基底觸發(fā)電路所產(chǎn)生之后，少了淺溝隔離區(qū)域，因此將更加容易到達MOS元件結構中的寄生橫向雙載子晶體管的基極。所以MOS元件結構中的寄生橫向雙載子晶體管得以更快且更有效率地被驅(qū)動。不但ESD電流會快速地流入MOS結構的基底被釋放，同時也不會集中于MOS結構的表面通道，故能有效避免MOS元件因散熱不易，而被燒壞的問題。
相較于習知制造于晶片上(on-chip)的ESD防護電路，本發(fā)明的高基底觸發(fā)效應(substrate-triggered effect)NMOS元件結構、ESD防護元件以及ESD防護電路可以更快且有效率的被驅(qū)動，以達到加速ESD電流釋放的目的，解決習知ESD防護元件的各種問題，非常適合應用在0.25微米以下的CMOS制程的集成電路產(chǎn)品中。
以上所述僅本發(fā)明的較佳實施例，凡依本發(fā)明申請專利范圍所做的均等變化與修飾，皆應屬本發(fā)明專利的涵蓋范圍。
權利要求
1.一種高基底觸發(fā)效應的N通道金屬氧化物半導體(NMOS)元件結構，該NMOS元件結構形成于一基底的P型井上，其特征是該NMOS元件結構包含有一柵極，設于該P型井中；一第一N+擴散區(qū)域，設于該P型井中，用來當作該NMOS元件結構的漏極；一第二N+擴散區(qū)域，設于該P型井中，用來當作該NMOS元件結構的源極，且該第一N+擴散區(qū)域、該P型井以及該第二N+擴散區(qū)域形成一寄生橫向n-p-n雙載子晶體管的集極、基極與射極；一第一P+擴散區(qū)域，設于該P型井中，用來電連接一P型井偏壓電路；一虛置柵極，設于該第一N+擴散區(qū)域以及該第一P+擴散區(qū)域之間；一第二P+擴散區(qū)域，設于該P型井中，用來電連接一VSS電源接腳；以及一淺溝隔離(STI)，用以隔離該第二N+擴散區(qū)域與該第二P+擴散區(qū)域；其中當該P型井偏壓電路誘發(fā)一基底觸發(fā)電流時，該基底觸發(fā)電流會由該第一P+擴散區(qū)域流過該虛置柵極下方的該P型井而開啟該寄生橫向雙載子晶體管，以使電連接至該漏極的一特定電流被快速經(jīng)由該源極而傳導至該VSS電源接腳。
2.如權利要求1所述的NMOS元件結構，其特征是另包含有復數(shù)個輕摻雜漏極(LDD)設于各該柵極周圍的該P型井中。
3.如權利要求1所述的NMOS元件結構，其特征是該虛置柵極包含有P型摻質(zhì)以及N型摻質(zhì)。
4.如權利要求1所述的NMOS元件結構，其特征是該特定電流為一靜電放電電流。
5.一種高基底觸發(fā)效應的P通道金屬氧化物半導體(PMOS)元件結構，該PMOS元件結構形成于一基底的N型井上，其特征是該PMOS元件結構包含有一柵極，設于該N型井中；一第一P+擴散區(qū)域，設于該N型井中，用來當作該PMOS元件結構的漏極；一第二P+擴散區(qū)域，設于該N型井中，用來當作該PMOS元件結構的源極，且該第一P+擴散區(qū)域、該N型井以及該第二P+擴散區(qū)域形成一寄生橫向p-n-p雙載子晶體管的集極、基極與射極；一第一N+擴散區(qū)域，設于該N型井中，用來電連接一N型井偏壓電路；一虛置柵極，設于該第一P+擴散區(qū)域以及該第一N+擴散區(qū)域之間；一第二N+擴散區(qū)域，設于該N型井中，用來電連接一VDD電源接腳；以及一淺溝隔離(STI)，用以隔離該第二P+擴散區(qū)域與該第二N+擴散區(qū)域；其中當該N型井偏壓電路誘發(fā)一基底觸發(fā)電流時，該基底觸發(fā)電流會流過該虛置柵極下方的該N型井至該第一N+擴散區(qū)域而開啟該寄生橫向雙載子晶體管，以使電連接至該漏極的一特定電流被快速經(jīng)由該源極而傳導至該VDD電源接腳。
6.如權利要求5所述的PMOS元件結構，其特征是另包含有復數(shù)個輕摻雜漏極(LDD)設于各該柵極周圍的該N型井中。
7.如權利要求5所述的PMOS元件結構，其特征是該虛置柵極包含有P型摻質(zhì)以及N型摻質(zhì)。
8.如權利要求5所述的PMOS元件結構，其特征是該特定電流為一靜電放電電流。
9.一種ESD保護元件結構，該ESD保護元件結構形成于一基底的P型井上，其特征是該ESD保護元件結構包含有至少一NMOS，設于該P型井中，且該NMOS的漏極、該P型井以及該NMOS的源極形成一寄生橫向n-p-n雙載子晶體管，而該NMOS的漏極與該NMOS的源極則分別電連接于一輸入/輸出緩沖墊以及一VSS電源接腳；至少一第一P+擴散區(qū)域，設于該P型井中，用來電連接一P型井偏壓電路；至少一虛置柵極，設于該NMOS以及該第一P+擴散區(qū)域之間；至少一第二P+擴散區(qū)域，設于該P型井中，用來電連接該VSS電源接腳；以及至少一淺溝隔離(STI)，用以隔離該NMOS與該第二P+擴散區(qū)域；其中當一ESD電壓脈沖被施加于該輸入/輸出(I/O)緩沖墊時，該P型井偏壓電路會誘發(fā)一基底觸發(fā)電流，并由該第一P+擴散區(qū)域直接流經(jīng)該虛置柵極下方的該P型井至該寄生橫向雙載子晶體管的該基極而觸發(fā)該寄生橫向雙載子晶體管，以快速釋放該ESD電壓脈沖的電流至該VSS電源接腳。
10.如權利要求9所述的ESD保護元件結構，其特征是被觸發(fā)的該寄生偏向雙載子晶體管會將大部分的該ESD電壓脈沖的電流經(jīng)由該NMOS下方的該P型井釋放至該VSS電源接腳，而非流經(jīng)該NMOS的表面通道。
11.如權利要求9所述的ESD保護元件結構，其特征是該虛置柵極包含有P型摻質(zhì)以及N型摻質(zhì)。
12.一種ESD保護元件結構，該ESD保護元件結構形成于一基底的N型井上，其特征是該ESD保護元件結構包含有至少一PMOS，設于該N型井中，且該PMOS的漏極、該N型井以及該PMOS的源極形成一寄生橫向p-n-p雙載子晶體管，而該PMOS的漏極與該PMOS的源極則分別電連接于一輸入/輸出緩沖墊以及一VDD電源接腳；至少一第一N+擴散區(qū)域，設于該N型井中，用來電連接一N型井偏壓電路；至少一虛置柵極，設于該PMOS以及該第一N+擴散區(qū)域之間；至少一第二N+擴散區(qū)域，設于該N型井中，用來電連接該VDD電源接腳；以及至少一淺溝隔離(STI)，用以隔離該PMOS與該第二N+擴散區(qū)域；其中當一ESD電壓脈沖被施加于該輸入/輸出(I/O)緩沖墊時，該N型井偏壓電路會誘發(fā)一基底觸發(fā)電流，并由該寄生橫向雙載子晶體管的該基極直接流經(jīng)該虛置柵極下方的該N型井至該第一N+擴散區(qū)域而開啟該寄生橫向雙載子晶體管，以快速釋放該ESD電壓脈沖的電流至該VDD電源接腳。
13.如權利要求12所述的ESD保護元件結構，其特征是被觸發(fā)的該寄生偏向雙載子晶體管會將大部分的該ESD電壓脈沖的電流經(jīng)由該PMOS下方的該N型井釋放至該VDD電源接腳，而非流經(jīng)該PMOS的表面通道。
14.如權利要求12所述的ESD保護元件結構，其特征是該虛置柵極包含有P型摻質(zhì)以及N型摻質(zhì)。
15.一種靜電放電防護電路，該ESD防護電路電連接于一輸入/輸出緩沖墊、一內(nèi)部電路、一VSS電源接腳以及一VDD電源接腳，其特征是該ESD防護電路包含有一第一ESD保護元件結構，電連接于該VSS電源接腳、該輸入/輸出緩沖墊與該內(nèi)部電路，該第一ESD保護元件結構包含有一P型井；至少一第一NMOS，設于該P型井中，且該第一NMOS的漏極、該P型井以及該第一NMOS的源極形成一寄生橫向n-p-n雙載子晶體管，而該第一NMOS的漏極與該第一NMOS的源極分別電連接于該輸入/輸出緩沖墊以及該VSS電源接腳；至少一第一P+擴散區(qū)域，設于該P型井中；至少一虛置柵極，設于該第一NMOS以及該第一P+擴散區(qū)域之間；至少一第二P+擴散區(qū)域，設于該P型井中，用來電連接該VSS電源接腳；以及至少一第一淺溝隔離(STI)，用以隔離該第一NMOS與該第二P+擴散區(qū)域；一正向基底偏壓電路，電連接于該VSS電源接腳、該輸入/輸出緩沖墊、該內(nèi)部電路以及該第一ESD保護元件結構的該第一P+擴散區(qū)域，該正向基底偏壓電路包含有一第二NMOS，該第二NMOS的源極經(jīng)由一P型井電阻(R_PW)與該VSS電源接腳電連接，該第二NMOS的漏極電連接于該輸入/輸出緩沖墊，該第二NMOS的柵極經(jīng)由一第一電子元件以及一第二電子元件而分別與該VSS電源接腳以及該輸入/輸出緩沖墊相電連接；一第二ESD保護元件結構，電連接于該VDD電源接腳、該輸入/輸出緩沖墊與該內(nèi)部電路，該第二ESD保護元件結構包含有一N型井；至少一第一PMOS，設于該N型井中，且該第一PMOS的漏極、該N型井以及該第一PMOS的源極形成一寄生橫向p-n-p雙載子晶體管，而該PMOS的漏極與該第一PMOS的源極分別電連接于該輸入/輸出緩沖墊以及該VDD電源接腳；至少一第一N+擴散區(qū)域，設于該N型井中；至少一虛置柵極，設于該第一PMOS以及該第一N+擴散區(qū)域之間；至少一第二N+擴散區(qū)域，設于該N型井中，用來電連接該VDD電源接腳；以及至少一第二淺溝隔離(STI)，用以隔離該第一PMOS與該第二N+擴散區(qū)域；一負向基底驅(qū)動電路，電連接于該VDD電源接腳、該輸入/輸出緩沖墊、該內(nèi)部電路以及該第二ESD保護元件結構的該第一N+擴散區(qū)域，該負向基底驅(qū)動電路包含有一第二PMOS，該第二PMOS的源極經(jīng)由一N型井電阻(R_NW)與該VDD電源接腳電連接，該第二PMOS的漏極電連接于該輸入/輸出緩沖墊，該第二PMOS的柵極經(jīng)由一第三電子元件以及一第四電子元件而分別與該VDD電源接腳以及該輸入/輸出緩沖墊相電連接。
16.如權利要求15所述的ESD防護電路，其特征是當一正ESD電壓脈沖被施加于該輸入/輸出緩沖墊且VSS接地而VDD浮接時，該正ESD電壓脈沖會通過該第二電子元件與第一電子元件而對該第二NMOS的柵極施加一耦合電壓。
17.如權利要求16所述的ESD防護電路，其特征是當該耦合電壓大于該第二NMOS的起始電壓(Vth)時，該第二NMOS會被開啟并導通部分該正ESD電壓脈沖的電流經(jīng)由該第一P+摻雜區(qū)而被導入該P型井，以觸發(fā)該寄生橫向n-p-n雙載子晶體管，使該ESD電壓脈沖的電流得以經(jīng)由該第一NMOS下方的該P型井而被快速釋放至該VSS電源接腳。
18.如權利要求15所述的ESD防護電路，其特征是當一負ESD電壓脈沖被施加于該輸入/輸出緩沖墊且VSS接地而VDD浮接時，該負ESD電壓脈沖的電流會經(jīng)由該第一NMOS的漏極與該P型井所構成的順向偏壓接面而被釋放至該VSS電源接腳。
19.如權利要求15所述的ESD防護電路，其特征是當一負ESD電壓脈沖被施加于該輸入/輸出緩沖墊且VDD接地而VSS浮接時，該負ESD電壓脈沖會通過該第三電子元件與第四電子元件而對該第二PMOS的柵極施加一耦合電壓。
20.如權利要求19所述的ESD防護電路，其特征是當該耦合電壓小于該第二PMOS的起始電壓(Vth)時，該第二PMOS會被開啟并導通部分該負ESD電壓脈沖的電流經(jīng)由該第一N+摻雜區(qū)而被導入該N型井，以觸發(fā)該寄生橫向p-n-p雙載子晶體管，使該負ESD電壓脈沖的電流得以經(jīng)由該第一PMOS下方的該N型井而被快速釋放至該VDD電源接腳。
21.如權利要求15所述的ESD防護電路，其特征是當一正ESD電壓脈沖被施加于該輸入/輸出緩沖墊且VDD接地而VSS浮接時，該正ESD電壓脈沖的電流會經(jīng)由該第一PMOS的漏極與該N型井所構成的順向偏壓接面而被釋放至該VDD電源接腳。
22.如權利要求15所述的ESD防護電路，其特征是該第一電子元件包含有一電阻或二極管。
23.如權利要求15所述的ESD防護電路，其特征是該第二電子元件包含有一電阻、電容或一基納二極管。
24.如權利要求15所述的ESD防護電路，其特征是該第三電子元件包含有一電阻、電容或一基納二極管。
25.如權利要求15所述的ESD防護電路，其特征是該第四電子元件包含有一電阻或二極管。
26.如權利要求15所述的ESD防護電路另包含有一前驅(qū)電路，電連接于該VDD電源接腳、該VSS電源接腳、該內(nèi)部電路、該第一NMOS的柵極以及該第一PMOS的柵極。
27.一種ESD防護電路，該ESD防護電路電連接于一輸入/輸出緩沖墊、一內(nèi)部電路、一VSS電源接腳以及一VDD電源接腳，其特征是該ESD防護電路包含有一第一ESD保護元件結構，電連接于該VSS電源接腳、該輸入/輸出緩沖墊與該內(nèi)部電路，該第一ESD保護元件結構包含有一P型井；至少一NMOS，設于該P型井中，且該NMOS的漏極、該P型井以及該NMOS的源極形成一寄生橫向n-p-n雙載子晶體管，而該NMOS的漏極與該NMOS的源極分別電連接于該輸入/輸出緩沖墊以及該VSS電源接腳；至少一第一P+擴散區(qū)域，設于該P型井中；至少一虛置柵極，設于該NMOS以及該第一P+擴散區(qū)域之間；至少一第二P+擴散區(qū)域，設于該P型井中，用來電連接該VSS電源接腳；以及至少一第一淺溝隔離(STI)，用以隔離該NMOS與該第二P+擴散區(qū)域；一正向基底偏壓電路，電連接于該VSS電源接腳、該輸入/輸出緩沖墊、該內(nèi)部電路以及該第一ESD保護元件結構的該第一P+擴散區(qū)域，該正向基底偏壓電路包含有一第一電子元件，電連接于該輸入/輸出緩沖墊、該內(nèi)部電路以及該第一ESD保護元件結構的該第一P+擴散區(qū)域；以及一第二電子元件，電連接于該VSS電源接腳以及該第一ESD保護元件結構的該第一P+擴散區(qū)域；一第二ESD保護元件結構，電連接于該VDD電源接腳、該輸入/輸出緩沖墊與該內(nèi)部電路，該第二ESD保護元件結構包含有一N型井；至少一PMOS，設于該N型井中，且該PMOS的漏極、該N型井以及該PMOS的源極形成一寄生橫向p-n-p雙載子晶體管，而該PMOS的漏極與該PMOS的源極分別電連接于該輸入/輸出緩沖墊以及該VDD電源接腳；至少一第一N+擴散區(qū)域，設于該N型井中；至少一虛置柵極，設于該PMOS以及該第一N+擴散區(qū)域之間；至少一第二N+擴散區(qū)域，設于該N型井中，用來電連接該VDD電源接腳；以及至少一第二淺溝隔離(STI)，用以隔離該PMOS與該第二N+擴散區(qū)域；一負向基底驅(qū)動電路，電連接于該VDD電源接腳、該輸入/輸出緩沖墊、該內(nèi)部電路以及該第二ESD保護元件結構的該第一N+擴散區(qū)域，該負向基底驅(qū)動電路包含有一第三電子元件，電連接于該輸入/輸出緩沖墊、該內(nèi)部電路以及該第二ESD保護元件結構的該第一N+擴散區(qū)域；以及一第四電子元件，電連接于該VDD電源接腳以及該第二ESD保護元件結構的該第一N+擴散區(qū)域。
28.如權利要求27所述的ESD防護電路，其特征是當一正ESD電壓脈沖被施加于該輸入/輸出緩沖墊且VSS接地而VDD浮接時，該正ESD電壓脈沖會通過該第二電子元件與該第一電子元件產(chǎn)生一耦合電壓并經(jīng)由該第一P+摻雜區(qū)而施加于該P型井，以觸發(fā)該寄生橫向n-p-n雙載子晶體管，使該ESD電壓脈沖的電流得以經(jīng)由該NMOS下方的該P型井而被快速釋放至該VSS電源接腳。
29.如權利要求27所述的ESD防護電路，其特征是當一負ESD電壓脈沖被施加于該輸入/輸出緩沖墊且VSS接地而VDD浮接時，該負ESD電壓脈沖的電流會經(jīng)由該NMOS的漏極與該P型井所構成的順向偏壓接面而被釋放至該VSS電源接腳。
30.如權利要求27所述的ESD防護電路，其特征是當一負ESD電壓脈沖被施加于該輸入/輸出緩沖墊且VDD接地而VSS浮接時，該負ESD電壓脈沖會通過該第三電子元件與該第四電子元件產(chǎn)生一耦合電壓并經(jīng)由該第一N+摻雜區(qū)而施加于該N型井，以觸發(fā)該寄生橫向p-n-p雙載子晶體管，使該負ESD電壓脈沖的電流得以經(jīng)由該PMOS下方的該N型井而被快速釋放至該VDD電源接腳。
31.如權利要求27所述的ESD防護電路，其特征是當一正ESD電壓脈沖被施加于該輸入/輸出緩沖墊且VDD接地而VSS浮接時，該正ESD電壓脈沖的電流會經(jīng)由該PMOS的漏極與該N型井所構成的順向偏壓接面而被釋放至該VDD電源接腳。
32.如權利要求27所述的ESD防護電路，其特征是該第一電子元件包含有一電阻或二極管。
33.如權利要求27所述的ESD防護電路，其特征是該第二電子元件包含有一電阻、電容或一基納二極管。
34.如權利要求27所述的ESD防護電路，其特征是該第三電子元件包含有一電阻、電容或一基納二極管。
35.如權利要求27所述的ESD防護電路，其特征是該第四電子元件包含有一電阻或二極管。
36.如權利要求27所述的ESD防護電路，其特征是另包含有一前驅(qū)電路，電連接于該VDD電源接腳、該VSS電源接腳、該內(nèi)部電路、該NMOS的柵極以及該PMOS的柵極。
37.一種電源線ESD箝制電路，該電源線ESD箝制電路電連接于一VSS電源接腳以及一VDD電源接腳，其特征是該電源線ESD箝制電路包含有一ESD保護元件結構，該第一ESD保護元件結構包含有一P型井；一NMOS，設于該P型井中，且該NMOS的漏極、該P型井以及該NMOS的源極形成一寄生橫向n-p-n雙載子晶體管，而該NMOS的漏極與該NMOS的源極分別電連接于該VDD電源接腳以及該VSS電源接腳；一第一P+擴散區(qū)域，設于該P型井中；一虛置柵極，設于該NMOS以及該第一P+擴散區(qū)域之間；一第二P+擴散區(qū)域，設于該P型井中，用來電連接該VSS電源接腳；以及一第一淺溝隔離(STI)，用以隔離該NMOS與該第二P+擴散區(qū)域；一基底偏壓電路，電連接于該VSS電源接腳、VDD電源接腳以及該ESD保護元件結構的該第一P+擴散區(qū)域，該正向基底偏壓電路包含有一MOS，該MOS的源極經(jīng)由一P型井電阻(R_PW)與該VSS電源接腳電連接，該MOS的漏極電連接于該VDD電源接腳，該MOS的柵極經(jīng)由一第一電子元件以及一第二電子元件而分別與該VSS電源接腳以及該VDD電源接腳相電連接。
38.如權利要求37所述的電源線ESD箝制電路，其特征是該MOS為一NMOS，且該第一電子元件與該第二電子元件分別為一電阻以及一電容。
39.如權利要求37所述的電源線ESD箝制電路，其特征是該MOS為一PMOS，且該第一電子元件與該第二電子元件分別為一二極管以及一電阻。
40.一種電源線ESD箝制電路，該電源線ESD箝制電路電連接于一VSS電源接腳以及一VDD電源接腳，其特征是該電源線ESD箝制電路包含有一ESD保護元件結構，該第一ESD保護元件結構包含有一P型井；一NMOS，設于該P型井中，且該NMOS的漏極、該P型井以及該NMOS的源極形成一寄生橫向n-p-n雙載子晶體管，而該NMOS的漏極與該NMOS的源極分別電連接于該VDD電源接腳以及該VSS電源接腳；一第一P+擴散區(qū)域，設于該P型井中；一虛置柵極，設于該NMOS以及該第一P+擴散區(qū)域之間；一第二P+擴散區(qū)域，設于該P型井中，用來電連接該VSS電源接腳；以及一第一淺溝隔離(STI)，用以隔離該NMOS與該第二P+擴散區(qū)域；一基底偏壓電路，電連接于該VSS電源接腳、VDD電源接腳以及該ESD保護元件結構的該第一P+擴散區(qū)域，該正向基底偏壓電路包含有一電阻，電連接于該VSS電源接腳以及該ESD保護元件結構的該第一P+擴散區(qū)域；以及一基納二極管，電連接于該VDD電源接腳、該電阻以及該第一ESD保護元件結構的該第一P+擴散區(qū)域。
全文摘要
本發(fā)明提供一種高基底觸發(fā)效應的靜電放電(ESD)保護元件結構及其應用電路；該ESD保護元件結構形成于一P型井上，其包含有至少一NMOS，至少一用來電連接一P型井偏壓電路的第一P+擴散區(qū)域，至少一虛置柵極，設于該NMOS以及該第一P+擴散區(qū)域之間，至少一用來電連接VSS電源接腳的第二P+擴散區(qū)域，以及至少一用以隔離該NMOS與該第二P+擴散區(qū)域的淺溝隔離(STI)；其中該NMOS的漏極、該P型井以及該NMOS的源極形成一寄生橫向n－p－n雙載子晶體管，且該NMOS的漏極與源極則分別電連接于一輸入/輸出緩沖墊以及該VSS電源接腳；當一ESD電壓脈沖被施加于該輸入/輸出緩沖墊時，該P型井偏壓電路會誘發(fā)一基底觸發(fā)電流以觸發(fā)該寄生橫向雙載子晶體管，進而快速排放該ESD電壓脈沖的電流。
文檔編號H01L27/02GK1402358SQ0212745
公開日2003年3月12日 申請日期2002年8月2日 優(yōu)先權日2001年8月22日
發(fā)明者柯明道, 陳東旸, 唐天浩 申請人:聯(lián)華電子股份有限公司