專(zhuān)利名稱(chēng)：用于銅/低介電常數(shù)材料后段制程的接合墊結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于一種半導(dǎo)體元件中的接合墊結(jié)構(gòu)(Bonding Pad Structure)，特別是一種有關(guān)于半導(dǎo)體元件中用于銅/低介電常數(shù)材料后段(Back End of theLine)制程的接合墊結(jié)構(gòu)。
(2)背景技術(shù)半導(dǎo)體工業(yè)界常將制作完成的集成電路芯片封裝并安裝在印刷電路板上成為整個(gè)較大電路的一部份。為了要使封裝導(dǎo)線(xiàn)與集成電路芯片上的接合墊(BondingPad)連接，必須形成金屬導(dǎo)線(xiàn)接合集成電路芯片上的接合墊與封裝導(dǎo)線(xiàn)架(LeadFrame)的導(dǎo)線(xiàn)，或是以一焊接球(Solder Ball)接合一陶瓷或高分子的載臺(tái)上的導(dǎo)線(xiàn)。
在傳統(tǒng)技術(shù)中，鋁與鋁合金是被用作為芯片接合金屬材料。但近年來(lái)因銅與銅合金能提供較佳的芯片性能與可靠度，銅與銅合金已被用于取代鋁與鋁合金作為芯片接合金屬材料。盡管如此，以銅與銅合金作為芯片接合金屬材料的芯片封裝技術(shù)仍然出現(xiàn)一些技術(shù)上的問(wèn)題，尤其是有關(guān)于銅與用于焊接球封裝中的材料反應(yīng)以及銅易受環(huán)境侵襲的問(wèn)題。
圖1A顯示一尚未與封裝架構(gòu)連接而已制作完成的傳統(tǒng)集成電路結(jié)構(gòu)。圖1A中所示的傳統(tǒng)集成電路結(jié)構(gòu)包括一半導(dǎo)體晶片10，此半導(dǎo)體晶片10包括至少一銅接合區(qū)(Wiring Region)12嵌入半導(dǎo)體晶片10的表面。半導(dǎo)體晶片10實(shí)際上包括數(shù)個(gè)集成電路元件在內(nèi)，但為了簡(jiǎn)化起見(jiàn)，這些數(shù)個(gè)集成電路元件并未圖示。圖1A中所示的傳統(tǒng)集成電路結(jié)構(gòu)還包括一保護(hù)層(Passivation Layer)14，此保護(hù)層14形成于半導(dǎo)體晶片10的表面上并具有一開(kāi)口(Opening)。在此開(kāi)口上有一阻障層16。保護(hù)層18亦具有一開(kāi)口并位于保護(hù)層14上。
圖1A中所示的傳統(tǒng)集成電路結(jié)構(gòu)是以下列步驟制作提供一平坦化內(nèi)含銅接合區(qū)的集成電路晶片；以反應(yīng)性離子蝕刻法蝕刻保護(hù)層以形成開(kāi)口以暴露出銅接合區(qū)；提供一阻障層于開(kāi)口上；形成一保護(hù)層于阻障層上；接著蝕刻此保護(hù)層以暴露出銅接合區(qū)。
現(xiàn)今在應(yīng)用上，保護(hù)層14的開(kāi)口大小約為90微米。上述的應(yīng)用于銅后段制程的制程技術(shù)是發(fā)展自之前將接合導(dǎo)線(xiàn)通過(guò)開(kāi)口直接連接銅接合區(qū)的后段制程技術(shù)。但此制程技術(shù)仍有許多問(wèn)題。
首先，因銅不像鋁一般會(huì)形成自我保護(hù)氧化層，因此當(dāng)銅曝露在大氣環(huán)境下時(shí)會(huì)有數(shù)千埃厚的銅受到侵蝕而降低集成電路元件的可靠度。其次，對(duì)于焊接球封裝而言，所用的錫鉛材料可能與底下的銅層反應(yīng)。所生成的銅錫合金會(huì)增加電阻率并降低電路連接的可靠度。
為了要解決上述的問(wèn)題，業(yè)界是以一鋁層覆蓋銅接合墊，接著再形成如圖1B與圖1C所示的鋁接合墊。盡管如此，上述經(jīng)改進(jìn)過(guò)的接合墊結(jié)構(gòu)仍然有許多會(huì)導(dǎo)致可靠度降低的問(wèn)題。首先，上述的鋁層容易剝離(Peeling)且其下的銅接合墊接著就暴露出來(lái)。其次，如圖1B與圖1C所示，由于鋁層120是以共形生成(Conformal Growth)以及大小高達(dá)90微米的開(kāi)口(Opening)，以傳統(tǒng)物理氣相沉積形成的鋁層120在有角度的之處容易形成鳥(niǎo)嘴(Bird’Beak)，而在此處極容易裂開(kāi)(Crack)。此外，鋁層120與銅接合墊114很容易成為合金且銅原子可能擴(kuò)散出來(lái)。更重要的是，對(duì)于銅/低介電常數(shù)材料后段制程而言，由于低介電常數(shù)材料通常很軟且其附著力很弱，在進(jìn)行封裝接合時(shí)所施加的力很容易傳遞至下方的接合墊結(jié)構(gòu)，并引起嚴(yán)重的損壞。如圖1B所示，于焊接球封裝制程中或球剪力接合測(cè)試(Ball-Shear Bonding Test)中，接合墊結(jié)構(gòu)于導(dǎo)體柱塞層(ViaLayer)106與112處裂開(kāi)，并在銅層114/導(dǎo)體柱塞層112、銅層110/導(dǎo)體柱塞層112及銅層110/導(dǎo)體柱塞層106介面處剝離。導(dǎo)體柱塞層106與112包括數(shù)個(gè)導(dǎo)體柱塞與低介電常數(shù)介電層，這些導(dǎo)體柱塞連接銅層102、108與114。在圖1B中同時(shí)顯示一底材100、低介電常數(shù)介電層104、110與116、一保護(hù)層118與一鋁層120。相同的接合墊結(jié)構(gòu)亦顯示于圖1C中，其中于導(dǎo)線(xiàn)接合(Wire-Bonding)封裝制程中或?qū)Ь€(xiàn)拉力(Wire-Pull)測(cè)試中，銅層/低介電常數(shù)介電層介面有剝離現(xiàn)象發(fā)生。圖1D為圖1B與圖1C中所示的接合墊結(jié)構(gòu)的俯視圖，顯示鋁層120于封裝過(guò)程中可能裂開(kāi)的銳角。特別是，如圖1B與圖1C中所示，由于鋁層120是以共形生成的方式如濺鍍(Sputtering)形成且大小高達(dá)90微米的開(kāi)口(Opening)，裂痕很容易出現(xiàn)在如圖1B與圖1C中所示的「鳥(niǎo)嘴」處。當(dāng)鋁層120在銳角處裂開(kāi)，鋁層120與銅層114可能形成合金而銅原子可能擴(kuò)散出來(lái)。上述令人困擾的問(wèn)題均會(huì)大大降低封裝的可靠性與品質(zhì)。
有鑒于上述有關(guān)于傳統(tǒng)接合墊結(jié)構(gòu)的種種問(wèn)題，因此非常有必要提出一種能解決上述的問(wèn)題的接合墊結(jié)構(gòu)，使得改進(jìn)的接合墊結(jié)構(gòu)能通過(guò)各種的封裝技術(shù)與測(cè)試方法的考驗(yàn)，而本發(fā)明的接合墊結(jié)構(gòu)正符合這樣的需求。
(3)發(fā)明內(nèi)容本發(fā)明的一目的為提供一種用于銅/低介電常數(shù)材料后段(Back End of theLine)制程的接合墊結(jié)構(gòu)，此接合墊結(jié)構(gòu)可防止在封裝制程或測(cè)試中銅接合墊曝露當(dāng)位于其上的鋁層剝離時(shí)。
本發(fā)明的另一目的為提供一種用于銅/低介電常數(shù)材料后段(Back End ofthe Line)制程的接合墊結(jié)構(gòu)，此接合墊結(jié)構(gòu)可防止接合力直接傳遞至下方的接合墊結(jié)構(gòu)而引起嚴(yán)重的損壞。
本發(fā)明的又一目的為提供一種用于銅/低介電常數(shù)材料后段(Back End ofthe Line)制程的接合墊結(jié)構(gòu)，此接合墊結(jié)構(gòu)可防止導(dǎo)體柱塞層裂開(kāi)與銅層/低介電常數(shù)介電層介面剝離的問(wèn)題。
為實(shí)現(xiàn)上述的目的，本發(fā)明提出一種接合墊結(jié)構(gòu)，此接合墊結(jié)構(gòu)至少包括一底材，該底材上具有一第一介電層；一導(dǎo)體層嵌入該第一介電層；一第二介電層，該介電層覆蓋該第一介電層與該導(dǎo)體層；數(shù)個(gè)介層柱塞嵌入該第二介電層；一導(dǎo)體接合墊，該導(dǎo)體接合墊位于該第二介電層上并以該數(shù)個(gè)介層柱塞連接該導(dǎo)體層；及一保護(hù)層覆蓋該導(dǎo)體接合墊與該第二介電層，該保護(hù)層至少包括一開(kāi)口并暴露出該導(dǎo)體接合墊的一部份。
在本發(fā)明的另一實(shí)施例中，本發(fā)明提出一種接合墊結(jié)構(gòu)，此接合墊結(jié)構(gòu)至少包括一底材；一第一低介電常數(shù)介電層于該底材上，該第一低介電常數(shù)介電層內(nèi)具有數(shù)個(gè)導(dǎo)體柱塞；一第二低介電常數(shù)介電層于該第一低介電常數(shù)介電層上；一導(dǎo)體層嵌入該第二低介電常數(shù)介電層并連接該數(shù)個(gè)導(dǎo)體柱塞；一二氧化硅層，該二氧化硅層覆蓋該第二低介電常數(shù)介電層與該導(dǎo)體層；數(shù)個(gè)介層柱塞嵌入該二氧化硅層；一導(dǎo)體接合墊，該導(dǎo)體接合墊位于該二氧化硅層上并以該數(shù)個(gè)介層柱塞連接該導(dǎo)體層；及一二氧化硅/氮化硅層覆蓋該導(dǎo)體接合墊與該二氧化硅層，該二氧化硅/氮化硅層至少包括一圓形開(kāi)口，該開(kāi)口并暴露出該導(dǎo)體接合墊的一部份。
為進(jìn)一步說(shuō)明本發(fā)明的目的、結(jié)構(gòu)特點(diǎn)和效果，以下將結(jié)合附圖對(duì)本發(fā)明進(jìn)行詳細(xì)的描述。
(4)


圖1A是顯示一傳統(tǒng)接合墊結(jié)構(gòu)的剖面圖；圖1B是顯示另一傳統(tǒng)接合墊結(jié)構(gòu)的剖面圖，其中有剝離與裂開(kāi)的現(xiàn)象；圖1C顯示圖1B中的傳統(tǒng)接合墊結(jié)構(gòu)的剖面圖，其中有剝離的現(xiàn)象；圖1D是顯示圖1B與圖1C中的傳統(tǒng)接合墊結(jié)構(gòu)的俯視圖；圖2A顯示一介電層形成于接合墊結(jié)構(gòu)上；圖2B顯示以一溝填制程形成一導(dǎo)體層于圖2A中的接合墊結(jié)構(gòu)上的結(jié)果；圖2C是顯示本發(fā)明的接合墊結(jié)構(gòu)的剖面圖；及圖2D是顯示圖2C中的接合墊結(jié)構(gòu)的俯視圖。
(5)具體實(shí)施方式
在此必須說(shuō)明的是以下描述的制程步驟及結(jié)構(gòu)并不包括完整的制程。本發(fā)明可以藉助各種集成電路制程技術(shù)來(lái)實(shí)施，在此僅提及了解本發(fā)明所需的制程技術(shù)。
以下將根據(jù)本發(fā)明所附圖示進(jìn)行詳細(xì)的說(shuō)明，請(qǐng)注意圖示均為簡(jiǎn)單的形式且未依照比例描繪，而尺寸均被夸大以利于了解本發(fā)明。
參考圖2A所示，圖中顯示一接合墊結(jié)構(gòu)，此接合墊結(jié)構(gòu)上有一介電層226。此接合墊結(jié)構(gòu)至少包括一底材200、導(dǎo)體層202、208與214，導(dǎo)體柱塞207a-207e與213a-213e，介電層204、206、210、212與216，與一介電層226。底材200至少包括一半導(dǎo)體晶片，此半導(dǎo)體晶片至少包括數(shù)個(gè)集成電路元件區(qū)于其內(nèi)，這些元件區(qū)并未圖示出。而此半導(dǎo)體晶片又至少包括一硅晶片，但不限于硅晶片。此半導(dǎo)體晶片亦可包括介電材料如二氧化硅與類(lèi)鉆石的碳，也包括鍺、砷化鎵與砷化銦。導(dǎo)體層202、208與214至少包括銅與銅合金，但不限于銅與銅合金。導(dǎo)體層202、208與214亦可為鋁與鋁合金。而形成導(dǎo)體層202、208與214可包括一雙鑲嵌(Dual Damascene)制程，但不限于雙鑲嵌制程。形成導(dǎo)體層202、208與214的方法至少包括物理氣相沉積、化學(xué)氣相沉積、電化學(xué)沉積(Electro-Chemical Deposition)與化學(xué)機(jī)械研磨。導(dǎo)體層202、208與214的厚度為約2500埃至約8000埃之間。導(dǎo)體柱塞207a-207e與213a-213e至少包括銅與銅合金柱塞，但不限于銅與銅合金柱塞。其他導(dǎo)體材料例如鋁及鋁合金與鎢亦可使用。導(dǎo)體柱塞207a-207e與213a-213e可以傳統(tǒng)的方法形成，例如干蝕刻、濕式蝕刻、物理氣相沉積、化學(xué)氣相沉積與雙鑲嵌制程。介電層204、206、210、212與216至少包括低介電常數(shù)介電層如SILK層、FSG(Fluorosilicate Glass)層、HSQ(HydrogenSilsesquioxane)層、MSQ(Methyl Silsesquioxane)層，但不限于低介電常數(shù)介電層。其他的介電層材料如二氧化硅與氮化硅亦可被使用。介電層204、206、210、212與216可以用傳統(tǒng)的方法形成，例如物理氣相沉積、化學(xué)氣相沉積與化學(xué)機(jī)械研磨。介電層204、206、210、212與216的厚度為約2500埃至約8000埃之間。介電層226至少包括一二氧化硅層，但不限于二氧化硅層。氮化硅層、二氧化硅層/氮化硅復(fù)合層亦可使用。用于形成介電層226的較佳方法至少包括一等離子體輔助化學(xué)氣相沉積(Plasma Enhanced ChemicalVapor Deposition)法，但不限于等離子體輔助化學(xué)氣相沉積法。其他傳統(tǒng)的形成方法如物理氣相沉積與化學(xué)氣相沉積均可使用。介電層226的厚度為約10000埃至約25000埃之間。
參考圖2B所示，蝕刻介電層226以形成洞或溝渠以曝露導(dǎo)體層214，一導(dǎo)體層228與介層柱塞224a與224b接著形成。一阻障層通常在形成導(dǎo)體層228前先形成，此阻障層至少包括鈦/氮化鈦(Ti/TiN)層或鉭/氮化鉭(Ta/TaN)層，但在此并未圖示。介電層226是以干式蝕刻法蝕刻較佳，但其他蝕刻法如濕式蝕刻法亦不應(yīng)被排除。洞或溝渠的尺寸為約2微米至約8微米，而以約5微米較佳。導(dǎo)體層228至少包括一鋁層與一鋁合金層，但不限于鋁層與鋁合金層。其他符合本發(fā)明要求的材料不應(yīng)被排除。介層柱塞224a與224b以與導(dǎo)體層228同時(shí)形成較佳。用于形成導(dǎo)體層228、介層柱塞224a與224b的方法至少包括物理氣相沉積，但不限于物理氣相沉積。尤其是，與傳統(tǒng)在一大開(kāi)口上共形生成的導(dǎo)體層不同的是，導(dǎo)體層228、介層柱塞224a與224b是以一溝填(Gap Fil1)制程形成。藉由適當(dāng)制程參數(shù)控制，如圖1B與圖1C中所示的「鳥(niǎo)嘴」不會(huì)發(fā)生，因此原本極可能發(fā)生在圖1D所示的直角處的裂開(kāi)現(xiàn)象便可避免。導(dǎo)體層228的厚度為約10000埃至約15000埃之間。
參考圖2C所示，導(dǎo)體層228被蝕刻以曝露出介電層226并形成接合墊228，一保護(hù)層230并形成于其上，接著保護(hù)層230被蝕刻以形成接合墊窗232(PadWindow)。此外，一覆晶接合墊(Controlled Collapse Chip Connection Pad)或凸塊結(jié)構(gòu)(Bump Structure)234形成以連接接合墊228。用以蝕刻導(dǎo)體層228的方法至少包括干式蝕刻與濕式蝕刻，而以干式蝕刻較佳。圖2D為接合墊228的俯視圖。保護(hù)層230至少包括一二氧化硅層、一氮化硅層、二氧化硅/氮化硅層、氮化硅/二氧化硅/氮化硅層與二氧化硅/氮化硅/二氧化硅層。保護(hù)層230可以傳統(tǒng)的方法形成，如物理氣相沉積與化學(xué)氣相沉積，而以一等離子體輔助化學(xué)氣相沉積法較佳。保護(hù)層230的厚度為約10000埃至約15000埃之間。接合墊窗232可以傳統(tǒng)的方法例如微影制程、干式蝕刻與濕式蝕刻。接合墊窗232的輪廓至少包括圓形，但不限于圓形。其他不具有銳角的幾何輪廓仍不應(yīng)被排除。接合墊窗232的直徑為約40微米至約90微米。覆晶接合墊或凸塊結(jié)構(gòu)234是通過(guò)接合墊窗232直接連接接合墊228。覆晶接合墊或凸塊結(jié)構(gòu)234至少包括錫鉛合金，此覆晶接合墊或凸塊結(jié)構(gòu)234是形成于集成電路芯片上以利進(jìn)行芯片封裝。
本發(fā)明改進(jìn)了圖1B與圖1C中所示的接合墊結(jié)構(gòu)位于銅層114以上的部份，此接合墊結(jié)構(gòu)在保護(hù)層118內(nèi)具有一正方形接合墊窗、一鋁接合墊120。本發(fā)明的接合墊結(jié)構(gòu)具有一介電層226、接合墊228與一具有無(wú)銳角輪廓位于保護(hù)層230內(nèi)的接合墊窗232，此介電層226內(nèi)具有介層柱塞224a與224b連接導(dǎo)體層214與接合墊228，如圖2C中所示。本發(fā)明的接合墊結(jié)構(gòu)具有下列優(yōu)點(diǎn)首先，在測(cè)試時(shí)，如探針(Probing)測(cè)試，當(dāng)探針意外刺穿接合墊228時(shí)或使得接合墊228剝離時(shí)，介電層226可防止導(dǎo)體層214曝露至大氣環(huán)境中。其次，介電層226可作為一緩沖層以有效減低接合力傳遞至下方的接合墊結(jié)構(gòu)并防止接合墊結(jié)構(gòu)在封裝或是測(cè)試時(shí)剝離或裂開(kāi)。另外，接合墊228是以溝填方式形成而非共形生成，因此在銳角處的裂縫不會(huì)出現(xiàn)。接著由于連接導(dǎo)體層214與接合墊228的介層柱塞是均勻地沿著接合墊窗232的輪廓分布，在封裝或是測(cè)試時(shí)所施加的剪應(yīng)力會(huì)被均勻分散而裂縫則可被避免。而且，由于介電層226是形成在整個(gè)集成電路上，介電層226可鉗住位于其下的接合墊結(jié)構(gòu)并防止其下的接合墊結(jié)構(gòu)剝離。
當(dāng)然，本技術(shù)領(lǐng)域中的普通技術(shù)人員應(yīng)當(dāng)認(rèn)識(shí)到，以上的實(shí)施例僅是用來(lái)說(shuō)明本發(fā)明，而并非用作為對(duì)本發(fā)明的限定，只要在本發(fā)明的實(shí)質(zhì)精神范圍內(nèi)，對(duì)以上所述實(shí)施例的變化、變型都將落在本發(fā)明權(quán)利要求書(shū)的范圍內(nèi)。
權(quán)利要求
1.一種半導(dǎo)體元件的接合墊結(jié)構(gòu)，其特征在于，該接合墊結(jié)構(gòu)至少包括一底材，該底材上具有一低介電常數(shù)介電層；一導(dǎo)體層嵌入該低介電常數(shù)介電層；一介電層，該介電層覆蓋該低介電常數(shù)介電層與該導(dǎo)體層；數(shù)個(gè)介層柱塞嵌入該介電層；一導(dǎo)體接合墊，該導(dǎo)體接合墊位于該介電層上并以該數(shù)個(gè)介層柱塞連接該導(dǎo)體層；及一保護(hù)層覆蓋該導(dǎo)體接合墊與該介電層，該保護(hù)層至少包括一圓形開(kāi)口，該開(kāi)口暴露出該導(dǎo)體接合墊的一部份。
2.如權(quán)利要求1所述的接合墊結(jié)構(gòu)，其特征在于，所述的該導(dǎo)體層至少包括一銅層。
3.如權(quán)利要求1所述的接合墊結(jié)構(gòu)，其特征在于，所述的該介電層至少包括一二氧化硅層。
4.如權(quán)利要求1所述的接合墊結(jié)構(gòu)，其特征在于，所述的該介電層至少包括一氮化硅層。
5.如權(quán)利要求1所述的接合墊結(jié)構(gòu)，其特征在于，所述的該介電層的厚度為約10000埃至約25000埃之間。
6.如權(quán)利要求1所述的接合墊結(jié)構(gòu)，其特征在于，所述的該介層柱塞與該導(dǎo)體接合墊至少包括鋁柱塞與鋁接合墊。
7.如權(quán)利要求1所述的接合墊結(jié)構(gòu)，其特征在于，所述的該介層柱塞是沿該圓形開(kāi)口排列。
8.一種半導(dǎo)體元件的接合墊結(jié)構(gòu)，其特征在于，該接合墊結(jié)構(gòu)至少包括一底材，該底材上具有一低介電常數(shù)介電層；一導(dǎo)體層嵌入該低介電常數(shù)介電層；一二氧化硅層，該二氧化硅層覆蓋該低介電常數(shù)介電層與該導(dǎo)體層；數(shù)個(gè)介層柱塞嵌入該二氧化硅層；一導(dǎo)體接合墊，該導(dǎo)體接合墊位于該二氧化硅層上并以該數(shù)個(gè)介層柱塞連接該導(dǎo)體層；及一二氧化硅/氮化硅層覆蓋該導(dǎo)體接合墊與該二氧化硅層，該二氧化硅/氮化硅層至少包括一圓形開(kāi)口，該開(kāi)口并暴露出該導(dǎo)體接合墊的一部份。
9.如權(quán)利要求8所述的接合墊結(jié)構(gòu)，其特征在于，所述的該介層柱塞是沿該圓形開(kāi)口排列。
10.一種半導(dǎo)體元件的接合墊結(jié)構(gòu)，該接合墊結(jié)構(gòu)至少包括一底材；一第一低介電常數(shù)介電層于該底材上，該第一低介電常數(shù)介電層內(nèi)具有數(shù)個(gè)導(dǎo)體柱塞；一第二低介電常數(shù)介電層于該第一低介電常數(shù)介電層上；一導(dǎo)體層嵌入該第二低介電常數(shù)介電層并連接該數(shù)個(gè)導(dǎo)體柱塞；一二氧化硅層，該二氧化硅層覆蓋該第二低介電常數(shù)介電層與該導(dǎo)體層；數(shù)個(gè)介層柱塞嵌入該二氧化硅層；一導(dǎo)體接合墊，該導(dǎo)體接合墊位于該二氧化硅層上并以該數(shù)個(gè)介層柱塞連接該導(dǎo)體層；及一二氧化硅/氮化硅層覆蓋該導(dǎo)體接合墊與該二氧化硅層，該二氧化硅/氮化硅層至少包括一圓形開(kāi)口，該開(kāi)口并暴露出該導(dǎo)體接合墊的一部份。
全文摘要
本發(fā)明揭示了一種用于銅/低介電常數(shù)材料后段制程的接合墊結(jié)構(gòu)。此接合墊結(jié)構(gòu)利用一介電層與一以溝填制程形成的導(dǎo)體接合墊來(lái)保護(hù)下方的接合墊結(jié)構(gòu)。導(dǎo)體接合墊具有數(shù)個(gè)介層柱塞，這些介層柱塞是嵌入介電層并連接下方的接合墊結(jié)構(gòu)。此接合墊結(jié)構(gòu)亦包含一保護(hù)層，此保護(hù)層有一接合墊窗以暴露出導(dǎo)體接合墊，此接合墊窗具有平滑的輪廓。
文檔編號(hào)H01L23/485GK1399334SQ0212685
公開(kāi)日2003年2月26日 申請(qǐng)日期2002年7月19日 優(yōu)先權(quán)日2001年7月25日
發(fā)明者洪政裕, 王松雄, 王坤池 申請(qǐng)人:聯(lián)華電子股份有限公司