專利名稱：半導(dǎo)體存儲(chǔ)裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及具有SRAM(Static RAM)存儲(chǔ)單元的半導(dǎo)體存儲(chǔ)裝置的存儲(chǔ)單元結(jié)構(gòu)。
背景技術(shù)：
近年來，隨著電子儀器的輕、薄、短小化，強(qiáng)烈要求高速地實(shí)現(xiàn)這些機(jī)器的功能。在這樣的電子儀器中，搭載微電腦是不可缺少的，在微電腦的結(jié)構(gòu)中，需要裝配大容量并且高速的存儲(chǔ)器。另外，在電腦的迅速普及和高性能化的基礎(chǔ)上，為了實(shí)現(xiàn)更高速的處理，要求高速緩沖存儲(chǔ)器的大容量化。即，對(duì)在CPU執(zhí)行控制程序等時(shí)使用的RAM要求剛化和大容量化。
作為RAM，通常使用DRAM(Dynamic RAM)和SRAM，對(duì)于如上述高速緩沖存儲(chǔ)器那樣要求高速處理的部分，通常使用SRAM。作為SRAM的存儲(chǔ)單元的結(jié)構(gòu)，已知的有由4個(gè)晶體管和2個(gè)高電阻元件構(gòu)成的高電阻負(fù)載型和由6個(gè)晶體管構(gòu)成的CMOS型。特別是CMOS型的SRAM，由于數(shù)據(jù)保持時(shí)的漏電流非常小，所以，可靠性高，是現(xiàn)在的主流。
通常，在存儲(chǔ)單元中，縮小其元件面積，不僅是實(shí)現(xiàn)存儲(chǔ)單元陣列的小型化，而且也意味著實(shí)現(xiàn)高速化。因此，為了比以往實(shí)現(xiàn)SRAM的更高速的動(dòng)作，對(duì)存儲(chǔ)單元結(jié)構(gòu)已提案了各種各樣的設(shè)計(jì)方案。
例如，按照特開平10-178110號(hào)公報(bào)所公開的「半導(dǎo)體存儲(chǔ)裝置」，通過與位線平行地配置形成構(gòu)成存儲(chǔ)單元的反相器的P阱區(qū)域和N阱區(qū)域，可以使P阱區(qū)域或N阱區(qū)域內(nèi)的擴(kuò)散區(qū)域的形狀和2個(gè)反相器的交叉連接部的形狀成為沒有彎曲部的簡(jiǎn)單的形狀，結(jié)果，便可縮小單元面積。
圖22和圖23是上述特開平10-178110號(hào)公報(bào)的「半導(dǎo)體存儲(chǔ)裝置」的設(shè)計(jì)方案結(jié)構(gòu)的平面圖的說明圖。特別是圖22表示包含在半導(dǎo)體基板表面形成的擴(kuò)散區(qū)域、在其上面形成的多晶硅膜和形成為第1層的第1金屬配線層的基底部分，圖23表示包含在其上面形成的形成為第2層和第3層的第2和第3金屬配線層的基底部分。
如圖22所示，在存儲(chǔ)單元上，配置了在中央形成PMOS晶體管P101和P102的N阱區(qū)域，在其兩側(cè)，配置了形成NMOS晶體管N101和N103的P阱區(qū)域和形成NMOS晶體管102和N104的P阱區(qū)域。
這里，PMOS晶體管101及P102和NMOS晶體管N101及N102構(gòu)成相互交叉的CMOS反相器即觸發(fā)電路，NMOS晶體管N103和N104相當(dāng)于存取門(傳輸門)。
另外，如圖23所示，位線BL和棒BL作為第2金屬配線層分別形成，分別與其下層的存取門MOS晶體管N103及N104的半導(dǎo)體端子的一方連接。另外，電源線Vdd在位線BL和棒BL間的中央部作為第2金屬配線層與相位線平行地形成，與下層的PMOS晶體管P101及P102的半導(dǎo)體端子(源極—漏極區(qū)域)的一方連接。此外，字線WL在與位線BL和棒BL正交的方向作為第3金屬配線層而形成，與下層的NMOS晶體管N103及N104的柵極連接。另外，接地線GND與字線WL的兩側(cè)平行地作為2條第3金屬配線層而形成。
按這樣的設(shè)計(jì)方案形成存儲(chǔ)電源的結(jié)果，就是可以將形成MOS晶體管N101及N103的P阱區(qū)域內(nèi)的N型擴(kuò)散區(qū)域和形成MOS晶體管N102及N104的N型擴(kuò)散區(qū)域與位線BL和棒BL平行地以直線狀形成，從而可以防止發(fā)生浪費(fèi)的區(qū)域。
另外，由于單元的橫向的長(zhǎng)度即字線WL方向的長(zhǎng)度比縱向的長(zhǎng)度即位線BL和棒BL的長(zhǎng)度相對(duì)的長(zhǎng)，所以，與位線BL和棒BL連接的讀出放大器的設(shè)計(jì)方案容易，同時(shí)，可以減少與1條字線連接的單元的數(shù)，從而可以降低讀出時(shí)流動(dòng)的單元的電流即可以接地功耗。
上述SRAM的存儲(chǔ)單元是所謂的單端口SRAM的例子，但是，另一方面，近年來作為實(shí)現(xiàn)電腦的高速化的方法之一，就是引入多處理器技術(shù)，多個(gè)CPU共有1個(gè)存儲(chǔ)區(qū)域。即，對(duì)1個(gè)存儲(chǔ)單元可以從2個(gè)端口進(jìn)行存取的2端口SRAM，也提案了各種各樣的設(shè)計(jì)方案。
例如，按照特開平07-7089號(hào)公報(bào)公開的「存儲(chǔ)單元」，通過將第2端口與第1端口對(duì)稱地配置，并且在同一層與第1端口同時(shí)形成，可以實(shí)現(xiàn)2端口SRAM的結(jié)構(gòu)。圖24是該特開平07-7089號(hào)公報(bào)公開的「存儲(chǔ)單元」的設(shè)計(jì)方案圖。
在圖24中，PMOS晶體管P201及P202和NMOS晶體管N201a、N202a、N201b及N202b構(gòu)成相互交叉的CMOS反相器即觸發(fā)電路，NMOS晶體管NA、NB、NA2和NB2相當(dāng)于存取門(傳輸門)。
即，在圖24中，NMOS晶體管NA和NB可以從通過字線WL1的一邊的端口進(jìn)行存取，NMOS晶體管NA2和NB2可以從通過字線WL2的另一邊的端口進(jìn)行存取。
在現(xiàn)有的6晶體管結(jié)構(gòu)的單端口SRAM存儲(chǔ)單元的設(shè)計(jì)方案中，由于位線方向的長(zhǎng)度長(zhǎng)，所以，位線的配線電容大，另外，由于線間電容也大，所以，存取設(shè)計(jì)慢。另外，由于存取晶體管與驅(qū)動(dòng)晶體管的方向不同，所以，難于最佳化的完成所希望的尺寸，另外，難于確保對(duì)由于掩模偏離等引起的制造上的偏差的余量。
因此，在6晶體管結(jié)構(gòu)的SRAM存儲(chǔ)單元中，提案了縮短位線方向的設(shè)計(jì)方案結(jié)構(gòu)的特開平10-178110號(hào)公報(bào)所公開的「半導(dǎo)體存儲(chǔ)裝置」就對(duì)單端口SRAM解決了該問題。在特開2001-28401號(hào)公報(bào)中，也公開了同樣的內(nèi)容。
但是，在該「半導(dǎo)體存儲(chǔ)裝置」中，通常對(duì)于具有2組存取門和驅(qū)動(dòng)型MOS晶體管的2端口SRAM，解決不了上述問題。另外，上述特開平07-7-89號(hào)公報(bào)公開的「存儲(chǔ)單元」雖然是2端口SRAM單元的設(shè)計(jì)方案，但是，提供的是對(duì)單端口SRAM單元的設(shè)計(jì)方案沒有大的改變而是可以很容易追加第2端口的設(shè)計(jì)方案，目的并不是將2端口SRAM單元在位線方向縮小。
同樣，對(duì)于具有將由作為行選擇信號(hào)線的字線選擇的存儲(chǔ)單元進(jìn)而收縮到列方向的流通選擇信號(hào)線的低功耗型8晶體管結(jié)構(gòu)的SRAM存儲(chǔ)單元等低功耗型SRAM存儲(chǔ)單元，沒有找到縮短位線的配線長(zhǎng)度的具體的解決方法。

發(fā)明內(nèi)容
本發(fā)明就是為了解決上述問題而提案的，目的旨在提供可以縮短位線的配線長(zhǎng)度的具有低功耗型晶體管結(jié)構(gòu)的SRAM存儲(chǔ)單元的半導(dǎo)體存儲(chǔ)裝置。
本發(fā)明的技術(shù)方案1所述的半導(dǎo)體存儲(chǔ)裝置的特征在于具有包含相互交叉連接的第1和第2反相器的存儲(chǔ)單元，第1導(dǎo)電型由第1種定義，第2導(dǎo)電型由第2種定義；上述第1反相器由第1個(gè)第1種場(chǎng)效應(yīng)晶體管和第1個(gè)第2種場(chǎng)效應(yīng)晶體管構(gòu)成；上述第2反相器由第2個(gè)第1種場(chǎng)效應(yīng)晶體管和第2個(gè)第2種場(chǎng)效應(yīng)晶體管構(gòu)成；上述第1反相器的輸出部包含上述第1個(gè)第1種場(chǎng)效應(yīng)晶體管的一方電極與上述第1個(gè)第2種場(chǎng)效應(yīng)晶體管一方電極的連接部；輸入部包含上述第1個(gè)第1種場(chǎng)效應(yīng)晶體管的控制電極與上述第1個(gè)第2種場(chǎng)效應(yīng)晶體管的控制電極的連接部；上述第2反相器的輸出部包含上述第2個(gè)第1種場(chǎng)效應(yīng)晶體管的一方電極與上述第2個(gè)第2種場(chǎng)效應(yīng)晶體管的一方電極的連接部；輸出部包含上述第2個(gè)第1種場(chǎng)效應(yīng)晶體管的控制電極與上述第2個(gè)第2種場(chǎng)效應(yīng)晶體管的控制電極的連接部；上述存儲(chǔ)單元進(jìn)而包含一方電極與同上述第1反相器的輸出部和上述第2反相器的輸入部電氣連接的第1存儲(chǔ)端子連接而控制電極與行選擇信號(hào)線連接的第3個(gè)第1種場(chǎng)效應(yīng)晶體管、一方電極與上述第3個(gè)第1種場(chǎng)效應(yīng)晶體管的另一方電極連接而另一方電極與第1位線連接并且控制電極與第1列選擇信號(hào)線連接的第4個(gè)第1種場(chǎng)效應(yīng)晶體管、一方電極與同上述第2反相器的輸出部和上述第1反相器的輸入部電氣連接的第2存儲(chǔ)端子連接而控制電極與上述行選擇信號(hào)線連接的第5個(gè)第1種場(chǎng)效應(yīng)晶體管和一方電極與上述第5個(gè)第1種場(chǎng)效應(yīng)晶體管的另一方電極連接而另一方電極與第2位線連接并且控制電極與第2列選擇信號(hào)線連接的第6個(gè)第1種場(chǎng)效應(yīng)晶體管；上述第1和第2個(gè)第1種場(chǎng)效應(yīng)晶體管中的一方在第1個(gè)第2種阱區(qū)域形成，另一方在第2個(gè)第2種阱區(qū)域形成；上述第3和第4個(gè)第1種場(chǎng)效應(yīng)晶體管在上述第1個(gè)第2種阱區(qū)域形成；上述第5和第6個(gè)第1種場(chǎng)效應(yīng)晶體管在上述第2個(gè)第2種阱區(qū)域形成；上述第1和第2個(gè)第2種場(chǎng)效應(yīng)晶體管在第1種阱區(qū)域形成；上述第1和第2個(gè)第2種阱區(qū)域?qū)⑸鲜龅?種阱區(qū)域夾在中間并列在第1方向，上述第1和第2位線在與上述第1方向大致正交的第2方向延伸地形成。
另外，技術(shù)方案2所述的發(fā)明是技術(shù)方案1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于上述第1個(gè)第1種場(chǎng)效應(yīng)晶體管在上述第1個(gè)第2種阱區(qū)域形成，上述第2個(gè)第1種場(chǎng)效應(yīng)晶體管在上述第2個(gè)第2種阱區(qū)域形成。
另外，技術(shù)方案3所述的發(fā)明是技術(shù)方案2所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于上述第1和第6個(gè)第1種場(chǎng)效應(yīng)晶體管以及第1個(gè)第2種場(chǎng)效應(yīng)晶體管沿上述第1方向大致排列在一直線上，上述第2和第4個(gè)第1種場(chǎng)效應(yīng)晶體管以及上述第2個(gè)第2種場(chǎng)效應(yīng)晶體管沿上述第1方向大致配置排列在一直線上。
另外，技術(shù)方案4所述的發(fā)明是技術(shù)方案2或技術(shù)方案3所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于上述第1、第3和第4個(gè)第1種場(chǎng)效應(yīng)晶體管沿上述第2方向大致配置排列在一直線上，上述第2、第5和第6個(gè)第1種場(chǎng)效應(yīng)晶體管沿上述第2方向大致配置排列在一直線上。
另外，技術(shù)方案5所述的發(fā)明是技術(shù)方案1～技術(shù)方案4中任一權(quán)項(xiàng)所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于上述第1和第2列選擇信號(hào)線沿上述第2方向延伸地形成。
另外，技術(shù)方案6所述的發(fā)明是技術(shù)方案1～技術(shù)方案5中任一權(quán)項(xiàng)所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于上述行選擇信號(hào)線沿上述第1方向延伸地形成。
另外，技術(shù)方案7所述的發(fā)明是技術(shù)方案1～技術(shù)方案6中任一權(quán)項(xiàng)所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于上述第3和第5個(gè)第1種場(chǎng)效應(yīng)晶體管的控制電極包含從上述第1個(gè)第2種阱區(qū)域到上述第2個(gè)第2種阱區(qū)域共同形成的多晶硅層。
另外，技術(shù)方案8所述的發(fā)明是技術(shù)方案1～技術(shù)方案7中任一權(quán)項(xiàng)所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于上述存儲(chǔ)單元包含相互相鄰的多個(gè)存儲(chǔ)單元，通過在存儲(chǔ)單元區(qū)域的邊界附近形成上述多個(gè)存儲(chǔ)單元各自的上述第1和第2位線，在相互相鄰的存儲(chǔ)單元間共有上述第1和第2位線。
另外，技術(shù)方案9所述的發(fā)明是技術(shù)方案1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于上述第1個(gè)第1種場(chǎng)效應(yīng)晶體管在上述第2個(gè)第2種阱區(qū)域形成，上述第2個(gè)第1種場(chǎng)效應(yīng)晶體管在上述第1個(gè)第2種阱區(qū)域形成。
另外，技術(shù)方案10所述的發(fā)明是技術(shù)方案1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于上述行選擇信號(hào)線包含第1和第2行選擇信號(hào)線；上述第1位線包含第1正相位線和第1反相位線；上述第2位線包含第2正相位線和第2反相位線；上述第3個(gè)第1種場(chǎng)效應(yīng)晶體管的控制電極與上述第1行選擇信號(hào)線連接；上述第4個(gè)場(chǎng)效應(yīng)晶體管的另一方電極與上述第1正相位線連接；上述第5個(gè)第1種場(chǎng)效應(yīng)晶體管的控制電極與上述第2行選擇信號(hào)線連接；上述第6個(gè)場(chǎng)效應(yīng)晶體管的另一方電極與上述第2反相位線連接；上述存儲(chǔ)單元包含一方電極與上述第2存儲(chǔ)端子連接而控制電極與上述第1行選擇信號(hào)線連接的第7個(gè)第1種場(chǎng)效應(yīng)晶體管、一方電極與上述第7個(gè)第1種場(chǎng)效應(yīng)晶體管的另一方電極連接而另一方電極與第1反相位線連接并且控制電極與上述第1列選擇信號(hào)線連接的第8個(gè)第1種場(chǎng)效應(yīng)晶體管、一方電極與上述第1存儲(chǔ)端子連接而控制電極與上述第2行選擇信號(hào)線連接的第9個(gè)第1種場(chǎng)效應(yīng)晶體管和一方電極與上述第9個(gè)第1種場(chǎng)效應(yīng)晶體管的另一方電極連接而另一方電極與第2正相位線連接并且控制電極與上述第2列選擇信號(hào)線連接的第10個(gè)第1種場(chǎng)效應(yīng)晶體管；上述第7和第8個(gè)第1種場(chǎng)效應(yīng)晶體管在上述第1個(gè)第2種阱區(qū)域形成；上述第9和第10個(gè)第1種場(chǎng)效應(yīng)晶體管在上述第2個(gè)第2種阱區(qū)域形成；上述第1及第2正相位線和上述第1及第2反相位線沿上述第2方向延伸地形成。
此外，技術(shù)方案11所述的發(fā)明是技術(shù)方案1～技術(shù)方案10正任一權(quán)項(xiàng)所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于上述第1種阱區(qū)域和上述第1及第2個(gè)第2種阱區(qū)域至少包含表面為絕緣性的基板和分別在由設(shè)置在上述基板的表面上的半導(dǎo)體層構(gòu)成的SOI基板的上述半導(dǎo)體層上形成的元件形成區(qū)域。
附圖的簡(jiǎn)單說明

圖1是表示本發(fā)明實(shí)施例1的SRAM的存儲(chǔ)單元的整個(gè)層上的設(shè)計(jì)方案結(jié)構(gòu)的說明圖。
圖2是主要表示圖1的第1鋁配線層下的設(shè)計(jì)方案結(jié)構(gòu)的說明圖。
圖3是主要表示圖1的第2鋁配線層的設(shè)計(jì)方案結(jié)構(gòu)的說明圖。
圖4是主要表示圖1的第3鋁配線層的設(shè)計(jì)方案結(jié)構(gòu)的說明圖。
圖5是表示圖1～圖4所示的實(shí)施例1的存儲(chǔ)單元的等效電路的電路圖。
圖6是表示本發(fā)明實(shí)施例2的SRAM的存儲(chǔ)單元的整個(gè)層上的設(shè)計(jì)方案結(jié)構(gòu)的說明圖。
圖7是主要表示圖6的第1率配線層下的設(shè)計(jì)方案結(jié)構(gòu)的說明圖。
圖8是主要表示圖6的第2鋁配線層的設(shè)計(jì)方案結(jié)構(gòu)的說明圖。
圖9是表示本發(fā)明實(shí)施例3的SRAM的存儲(chǔ)單元的整個(gè)層上的設(shè)計(jì)方案結(jié)構(gòu)的說明圖。
圖10是主要表示圖9的第1鋁配線層下的設(shè)計(jì)方案結(jié)構(gòu)的說明圖。
圖11是主要表示圖9的第2鋁配線層的設(shè)計(jì)方案結(jié)構(gòu)的說明圖。
圖12是表示實(shí)施例3的相鄰的存儲(chǔ)單元間的設(shè)計(jì)方案結(jié)構(gòu)的說明圖。
圖13是表示本發(fā)明實(shí)施例4的SRAM的存儲(chǔ)單元的整個(gè)層上的設(shè)計(jì)方案結(jié)構(gòu)的說明圖。
圖14是主要表示圖13的第1鋁配線層下的設(shè)計(jì)方案結(jié)構(gòu)的說明圖。
圖15是主要表示圖13的第3鋁配線層的設(shè)計(jì)方案結(jié)構(gòu)的說明圖。
圖16是主要表示圖13的第3鋁配線層的設(shè)計(jì)方案結(jié)構(gòu)的說明圖。
圖17是表示本發(fā)明實(shí)施例5的SRAM的存儲(chǔ)單元的整個(gè)層上的設(shè)計(jì)方案結(jié)構(gòu)的說明圖。
圖18是主要表示圖17的第1鋁配線層下的設(shè)計(jì)方案結(jié)構(gòu)的說明圖。
圖19是主要表示圖17的第2鋁配線層的設(shè)計(jì)方案結(jié)構(gòu)的說明圖。
圖20是主要表示圖17的第3鋁配線層的設(shè)計(jì)方案結(jié)構(gòu)的說明圖。
圖21是表示圖17～圖20所示的實(shí)施例5的存儲(chǔ)單元的等效電路的電路圖。
圖22是表示現(xiàn)有的半導(dǎo)體存儲(chǔ)裝置的基底部分的設(shè)計(jì)方案結(jié)構(gòu)的說明圖。
圖23是表示現(xiàn)有的半導(dǎo)體存儲(chǔ)裝置的上層部分的設(shè)計(jì)方案結(jié)構(gòu)的說明圖。
圖24是表示現(xiàn)有的半導(dǎo)體存儲(chǔ)裝置的存儲(chǔ)單元的設(shè)計(jì)方案結(jié)構(gòu)的說明圖。
發(fā)明的具體實(shí)施形式實(shí)施例1.
圖1是表示本發(fā)明實(shí)施例1的SRAM的存儲(chǔ)單元的整個(gè)層上的設(shè)計(jì)方案結(jié)構(gòu)的說明圖。圖2是主要表示圖1的第1鋁配線層下的設(shè)計(jì)方案結(jié)構(gòu)的說明圖。圖3是主要表示圖1的第2鋁配線層的設(shè)計(jì)方案結(jié)構(gòu)的說明圖。圖4是主要表示圖1的第3鋁配線層的設(shè)計(jì)方案結(jié)構(gòu)的說明圖。即，圖2～圖4是為了容易理解圖1所示的設(shè)計(jì)方案結(jié)構(gòu)而分為各配線層所示的圖1的補(bǔ)充圖。圖5是表示圖1～圖4所示的實(shí)施例1的存儲(chǔ)單元的等效電路的電路圖。在圖1中，有時(shí)省略了圖2～圖4所示的一部分符號(hào)。
如圖5的等效電路所示，由NMOS晶體管N1和PMOS晶體管P1構(gòu)成第1(CMOS)反相器，由NMOS晶體管N2和PMOS晶體管P2構(gòu)成第2(CMOS)反相器。第1、第2反相器的上邊的輸出端子與另一邊的輸入端子相互連接，構(gòu)成存儲(chǔ)端子Na、Nb。
將NMOS晶體管N3的源極與存儲(chǔ)端子Na連接，將柵極與作為行選擇信號(hào)線的字線WL連接。將NMOS晶體管N4的柵極與作為列選擇信號(hào)線的列線CL1連接，將漏極與位線BL1連接。將NMOS晶體管N3的漏極與NMOS晶體管N4的源極連接。
同樣，將NMOS晶體管N5的源極與存儲(chǔ)端子Nb連接，將柵極與字線WL連接，將NMOS晶體管N6的柵極與列線CL2連接，將漏極與位線BL2連接，將NMOS晶體管N5的漏極與NMOS晶體管N6的源極連接。通過將圖5那樣的存儲(chǔ)單元配置成矩陣狀，構(gòu)成可以利用字線WL進(jìn)行行方向的存儲(chǔ)單元選擇并且可以利用列線CL1和CL2進(jìn)行列方向的選擇的低功耗型的SRAM存儲(chǔ)單元電路。
如圖1～圖4所示，P阱區(qū)域PW0和P阱區(qū)域PW1將N勢(shì)機(jī)會(huì)區(qū)域NW夾在中間，分別在相反側(cè)形成。在P阱區(qū)域PW0形成NMOS晶體管N1、N3和N4，在N阱區(qū)域NW形成PMOS晶體管P1和P2，在P阱區(qū)域PW1形成NMOS晶體管N2、N5和N6。在這些晶體管中，驅(qū)動(dòng)晶體管是PMOS晶體管P1及P2和NMOS晶體管N1及N2，存取晶體管是NMOS晶體管N3～N6。
在這些圖中所示的擴(kuò)散區(qū)域FL與在擴(kuò)散區(qū)域FL上形成的多晶硅配線PL的重疊的部分是晶體管。下面，詳細(xì)說明MOS晶體管的具體的結(jié)構(gòu)。
在P阱區(qū)域PW0中，由多晶硅配線PL1和N型擴(kuò)散區(qū)域FL200及FL210構(gòu)成NMOS晶體管N1，由多晶硅配線PL3和N型擴(kuò)散區(qū)域FL210及FL212構(gòu)成NMOS晶體管N3，由多晶硅配線PL4和N型擴(kuò)散區(qū)域FL212及220構(gòu)成NMOS晶體管N4。
在P阱區(qū)域PW1中，由多晶硅配線PL2和N型擴(kuò)散區(qū)域FL201及FL211構(gòu)成NMOS晶體管N2，由多晶硅配線PL5和N型擴(kuò)散區(qū)域FL211及FL213構(gòu)成NMOS晶體管N5，由多晶硅配線PL6和N型擴(kuò)散區(qū)域FL213及FL221構(gòu)成NMOS晶體管N6。
在N阱區(qū)域NW中，由多晶硅配線PL1和P型擴(kuò)散區(qū)域FL100及FL110構(gòu)成PMOS晶體管P1，由多晶硅配線PL2和P型擴(kuò)散區(qū)域FL101及FL111構(gòu)成PMOS晶體管P2。
PMOS晶體管P1和NMOS晶體管N1的柵極由共同的多晶硅配線PL1形成，該多晶硅配線PL1通過柵極接點(diǎn)GC與成為存儲(chǔ)端子Nb的鋁配線AL21電氣連接。同樣，PMOS晶體管P2和NMOS晶體管N2的柵極由共同的多晶硅配線PL2形成，該多晶硅配線PL2通過柵極接點(diǎn)GC與成為存儲(chǔ)端子Na的鋁配線AL11電氣連接。
在圖1和圖2中，通過注入P型雜質(zhì)，形成N阱區(qū)域NW內(nèi)的P型擴(kuò)散區(qū)域FL100、FL101、FL110和FL111，通過注入N型雜質(zhì)，形成P阱區(qū)域PW0及PW1內(nèi)的N型擴(kuò)散區(qū)域FL200、FL210、FL210～FL213、FL220及FL221。
在除了N型擴(kuò)散區(qū)域FL212和FL213的各個(gè)擴(kuò)散區(qū)域FL中，至少形成1個(gè)以上的擴(kuò)散接觸孔1C，通過該接觸孔1C與第1層的金屬配線(接地配線LG1、電源配線LV1、字線WL1、位線BL11及BL21、列線CL11及CL21、鋁配線AL11及AL21)電氣連接。下面，詳細(xì)說明具體的連接內(nèi)容。
在P阱區(qū)域PW0中，N型擴(kuò)散區(qū)域FL200通過接觸孔1C與接地配線LG電氣連接，N型擴(kuò)散區(qū)域FL210通過接觸孔1C與鋁配線AL11電氣連接，N型擴(kuò)散區(qū)域FL220通過接觸孔1C與位線BL11電氣連接。
在P阱區(qū)域PW1中，N型擴(kuò)散求FL201通過接觸孔1C與接地配線LG1電氣連接，N型擴(kuò)散區(qū)域FL211通過接觸孔1C與鋁配線AL21電氣連接，N型擴(kuò)散區(qū)域FL221通過接觸孔1C與位線BL21電氣連接。
在N阱區(qū)域NW中，P型擴(kuò)散區(qū)域FL100通過接觸孔1C與電源配線LV1電氣連接，P型擴(kuò)散區(qū)域FL110通過接觸孔1C與鋁配線AL11電氣連接，P型擴(kuò)散區(qū)域FL111通過接觸孔1C與鋁配線AL21電氣連接，P型擴(kuò)散區(qū)域FL101通過接觸孔1C與電源配線LV1電氣連接。
另外，在各多晶硅配線PL1～PL6上，至少形成1個(gè)以上的柵極接觸孔GC，通過該柵極接觸孔GC與第1層的金屬配線電氣連接。下面，詳細(xì)說明具體的連接內(nèi)容。
在P阱區(qū)域PW0中，多晶硅配線PL3通過柵極接觸孔GC與字線WL1電氣連接，多晶硅配線PL4通過柵極接觸孔GC與列線CL11電氣連接。
在P阱區(qū)域PW1中，多晶硅配線PL5通過柵極接觸孔GC與字線WL1電氣連接，多晶硅配線PL6通過柵極接觸孔GC與列線CL21電氣連接。
在N阱區(qū)域中，多晶硅配線PL1通過柵極接觸孔GC與鋁配線AL21電氣連接，多晶硅配線PL2通過柵極接觸孔GC與鋁配線AL11電氣連接。
因此，NMOS晶體管N1的N型擴(kuò)散區(qū)域FL210與PMOS晶體管P1的P型擴(kuò)散區(qū)域FL110通過接觸孔1C和作為第1層的金屬配線的鋁配線AL11以低阻抗電氣連接，通過柵極接觸孔GC與多晶硅配線PL2以低阻抗電氣連接。這部分與圖5的等效電路圖中所示的存儲(chǔ)端子Na對(duì)應(yīng)。
同樣，NMOS晶體管N2的N型擴(kuò)散區(qū)域FL211與PMOS晶體管P2的P型擴(kuò)散區(qū)域FL111通過接觸孔1C和作為第1層的金屬配線的鋁配線AL21以低阻抗電氣連接，通過柵極接觸孔GC與多晶硅配線PL1以低阻抗電氣連接。這部分與圖5的等效電路圖中所示的存儲(chǔ)端子Nb對(duì)應(yīng)。
下面，說明圖2和圖3所示的電氣連接關(guān)系。在P阱區(qū)域PW0中，作為第2層的金屬配線的接地配線LG2通過通路孔1T與接地配線LG1電氣連接，作為第2層的金屬配線的字線WL2通過通路孔1T與字線WL1電氣連接，作為第2層的金屬配線的位線BL12通過通路孔1T與位線BL11電氣連接，作為第2層的金屬配線的列線CL12通過通路孔1T與列線CL11電氣連接。
在P阱區(qū)域PW1中，接地配線LG2通過通路孔1T與接地配線LG1電氣連接，字線WL2通過通路孔1T與字線WL1電氣連接，作為第2層的金屬配線的位線BL22通過通路孔1T與位線BL21電氣連接，作為第2層的金屬配線的列線CL22通過通路孔1T與列線CL21電氣連接。
在N阱區(qū)域NW中，電源配線LV2通過2個(gè)通路孔1T與2條電源配線LV1電氣連接。
下面，說明圖4所示的電氣連接關(guān)系。在P阱區(qū)域PW0中，作為第3層的金屬配線的接地配線LG3通過通路孔2T與接地配線LG2電氣連接，作為第3層的金屬配線的字線WL3通過通路孔2T與字線WL2電氣連接。
在P阱區(qū)域PW1中，接地配線LG3通過通路孔2T與接地配線LG2電氣連接，字線WL3通過通路孔2T與字線WL2電氣連接。
下面，說明圖1～圖4所示的設(shè)計(jì)方案結(jié)構(gòu)與圖5的等效電路的關(guān)系。
PMOS晶體管P1及P2的P型擴(kuò)散區(qū)域FL100及FL101分別由通過電源配線LV1和通路孔1T電氣連接的電源配線LV2設(shè)定為電源電位VDD。即，P型擴(kuò)散區(qū)域FL100和FL101與圖5的PMOS晶體管P1和P2的源極對(duì)應(yīng)。
另外，N型擴(kuò)散區(qū)域FL200和FL201分別由通過接觸孔1C、接地配線LG1、通路孔1T、接地配線LG2和通路孔2T電氣連接的接地配線LG3設(shè)定為接地電位GND。即，N型擴(kuò)散區(qū)域FL200和FL201與圖5的NMOS晶體管N1和N2的源極對(duì)應(yīng)。
成為NMOS晶體管N4的漏極的N型擴(kuò)散區(qū)域FL220通過接觸孔1C、位線BL11和通路孔1T與位線BL12(相當(dāng)于圖5的BL1)電氣連接。
同樣，成為NMOS晶體管N6的漏極的N型擴(kuò)散區(qū)域FL221通過接觸孔1C、位線BL21和通路孔1T與位線BL22(相當(dāng)于圖5的BL2)電氣連接。
另外，成為NMOS晶體管N4的柵極的多晶硅配線PL4通過柵極接觸孔GC、列線CL11和通路孔1T與列線CL12(相當(dāng)于圖5的列線CL1)電氣連接。同樣，成為NMOS晶體管N6的柵極的多晶硅配線PL6通過柵極接觸孔GC、列線CL21和通路孔1T與列線CL22(相當(dāng)于圖5的列線CL12)電氣連接。
成為NMOS晶體管N3的柵極的多晶硅配線PL3通過柵極接觸孔GC、字線WL1、通路孔1T、字線WL2和通路孔2T與字線WL3(相當(dāng)于圖5的字線WL)電氣連接。同樣，成為NMOS晶體管N5的柵極的多晶硅配線PL5通過柵極接觸孔GC、字線WL1、通路孔1T、字線WL2和通路孔2T與字線WL3電氣連接。
如圖1～圖4所示，NMOS晶體管N1、N3和N4在一邊的P阱區(qū)域PW0內(nèi)形成，NMOS晶體管N2、N5和N6在另一邊的P阱區(qū)域PW1內(nèi)形成，通過在與P阱區(qū)域PW0、PW1的分離并列方向(圖1～圖4的橫向第1方向)正交的方向設(shè)定位線BL1、BL2(圖1、圖3的位線BL12、BL22)的配線方向(圖1～圖4的縱向第2方向)，位線BL1、BL2的配線長(zhǎng)度(配線方向的長(zhǎng)度)就不受在P阱區(qū)域PW0、PW1內(nèi)形成的NMOS晶體管數(shù)的影響，所以，與使用列線的低功耗型的現(xiàn)有的存儲(chǔ)電源相比，可以縮短位線的配線長(zhǎng)度，結(jié)果，便可實(shí)現(xiàn)存取設(shè)計(jì)的高速化。
另外，通過就列線CL1、CL2(圖3的列線CL12、CL22)的配線方向設(shè)定為與P阱區(qū)域PW0、PW1的分離并列方向正交的方向，和位線BL1、BL2一樣，可以縮短列線CL1、CL2的配線長(zhǎng)度。此外，通過就字線WL(WL1～WL3)與P阱區(qū)域PW0、PW1的分離并列方向平行地設(shè)計(jì)配置，可以保持與位線BL1、BL2正交的設(shè)計(jì)方案上的良好的位置關(guān)系。
另外，通過在同一P阱區(qū)域PW0內(nèi)形成NMOS晶體管N1、N3和N4，在同一P勢(shì)機(jī)會(huì)區(qū)域PW1內(nèi)形成NMOS晶體管N2、N5和N6，可以實(shí)現(xiàn)在相鄰的3個(gè)NMOS晶體管間共有成為源極或漏極的擴(kuò)散區(qū)域FL的設(shè)計(jì)方案結(jié)構(gòu)，結(jié)果，便可提高集成度。此外，通過分別將NMOS晶體管N1、N3和N4以及NMOS晶體管N2、N5和N6配置在大致一直線上，可以減少浪費(fèi)區(qū)域，從而可以提高集成度。
另外，由于多晶硅配線PL1～PL6的形成方向是同一方向，所以，容易控制柵極尺寸。此外，由于多晶硅配線PL1和PL6(MOS晶體管N1、P1和N6)、多晶硅配線PL3和PL5(NMOS晶體管N3和N5)、多晶硅配線PL2和PL4(MOS晶體管N2、P2和N4)分別沿一直線上配置，所以，就沒有了伴隨多晶硅配線PL的形成而出現(xiàn)的浪費(fèi)區(qū)域，從而可以縮減面積。
在圖1～圖4中，為了便于說明，是將BL11、BL12作為位線來說明的，但是，本來的位線與位線BL12、BL22相當(dāng)，位線BL11、BL21是中間設(shè)置的金屬配線。同樣，字線WL1及WL2、列線CL11、列線CL21、電源配線LV1、接地配線LG1及LG2也是用于與字線WL3、列線CL12及CL22、電源配線LV2和接地配線LG3電氣連接而中間設(shè)置的金屬配線。
實(shí)施例2.
圖6是表示本發(fā)明實(shí)施例2的SRAM的存儲(chǔ)單元的整個(gè)層上的設(shè)計(jì)方案結(jié)構(gòu)的說明圖。圖7是主要表示圖6的第1鋁配線層下的設(shè)計(jì)方案結(jié)構(gòu)的說明圖。圖8是主要表示圖6的第2鋁配線層的設(shè)計(jì)方案結(jié)構(gòu)的說明圖。即，圖7和圖8為了容易理解圖6所示的設(shè)計(jì)方案結(jié)構(gòu)而分為各配線層所示的圖6的補(bǔ)充圖。在圖6中，有時(shí)省略了圖7和圖8所示的一部分符號(hào)。另外，圖6～圖8所示的實(shí)施例2的存儲(chǔ)單元的等效電路圖和圖5所示的實(shí)施例1相同。
下面，說明與實(shí)施例1不同的地方。如圖6～圖8所示，將NMOS晶體管N3、N5用共同的多晶硅配線PL3連接，作為字線WL使用。結(jié)果，就不需要在實(shí)施例1中使用的作為第1層～第3層的金屬配線的字線WL1～WL3。
此外，NMOS晶體管N1和N2的N型擴(kuò)散區(qū)域FL200和FL201分別通過接觸孔1C、接地配線LG1和通路孔1T與接地配線LG2電氣連接，設(shè)定為接地電位GND。結(jié)果，就不需要在實(shí)施例1中使用的作為第3層的金屬配線的接地配線LG3。
其他結(jié)構(gòu)與圖1～圖4所示的實(shí)施例1相同，所以，省略其說明(與實(shí)施例1對(duì)應(yīng)的相同的地方用相同的符號(hào)表示)。
這樣，在實(shí)施例2的柵極結(jié)構(gòu)中，通過由多晶硅配線PL3構(gòu)成NMOS晶體管N3、N5的共同的字線(柵極)，不再需要字線WL3和接地配線LG3，于是，就完全不需要形成第3層的金屬配線了，用少的配線層(第1層和第2層)就可以實(shí)現(xiàn)設(shè)計(jì)方案，所以，實(shí)施例2除了實(shí)施例1的效果外，還具有降低成本、縮短生產(chǎn)工期還提高合格率的效果。
實(shí)施例3.
圖9是表示本發(fā)明實(shí)施例3的SRAM的存儲(chǔ)單元的整個(gè)層上的設(shè)計(jì)方案結(jié)構(gòu)的說明圖。圖10是主要表示圖9的第1鋁配線層下的設(shè)計(jì)方案結(jié)構(gòu)的說明圖。圖11是主要表示圖9的第2鋁配線層的設(shè)計(jì)方案結(jié)構(gòu)的說明圖。即，圖10還圖11是為了容易理解圖9所示的設(shè)計(jì)方案結(jié)構(gòu)而分為各配線層所示的圖9的補(bǔ)充圖。在圖9中，有時(shí)省略了圖10和圖11所示的一部分符號(hào)。另外，圖9～圖11所示的實(shí)施例3的存儲(chǔ)單元的等效電路圖和圖5所示的實(shí)施例1相同。
下面，說明與實(shí)施例2不同的地方。N型擴(kuò)散區(qū)域FL210通過接觸孔1C與鋁配線AL11電氣連接。2條接地配線LG1通過與NMOS晶體管N1、N3、N4的擴(kuò)散區(qū)域(FL200、FL210、FL212、FL220)的形成方向和NMOS晶體管N2、N5、N6的擴(kuò)散區(qū)域(FL201、FL211、FL213、FL221)的形成方向平行地形成，可以將接地配線LG1設(shè)定為接地電位GND。
結(jié)果，就不需要在實(shí)施例1中使用的作為第3層的金屬配線的接地配線LG3和在實(shí)施例2中使用的作為第2層的金屬配線的接地配線LG2。
另外，位線BL12通過通路孔1T與位線BL11電氣連接，位線BL22通過通路孔1T與位線BL21電氣連接。
圖12是表示相鄰的存儲(chǔ)單元間的設(shè)計(jì)方案結(jié)構(gòu)的說明圖。如圖所示，位線BL12和BL22分別在相鄰的存儲(chǔ)單元MC、MC間所共有。其他結(jié)構(gòu)與實(shí)施例2相同。
這樣，實(shí)施例3的設(shè)計(jì)方案結(jié)構(gòu)便可在相鄰的存儲(chǔ)單元間共有位線，所以，除了實(shí)施例2的效果外，還具有以下的效果。即，使存儲(chǔ)單元形成區(qū)域相同時(shí)，與實(shí)施例2相比，可以加寬位線BL1與列線CL1還位線BL2與列線CL2的配線間隔。結(jié)果，通過加寬配線間隔，可以減小配線間電容，所以，通過減小位線電容， 便可實(shí)現(xiàn)高速化。此外，由于加寬了配線間隔，所以，可以改善阱制造工藝中由于雜質(zhì)等引起的合格率的降低。
實(shí)施例4.
圖13是表示本發(fā)明實(shí)施例4的SRAM的存儲(chǔ)單元的整個(gè)層上的設(shè)計(jì)方案結(jié)構(gòu)的說明圖。圖14是主要表示圖13的第1鋁配線層下的設(shè)計(jì)方案結(jié)構(gòu)的說明圖。圖15是主要表示圖13的第2鋁配線層的設(shè)計(jì)方案結(jié)構(gòu)的說明圖。圖16是主要表示圖13的第3鋁配線層的設(shè)計(jì)方案結(jié)構(gòu)的說明圖。即，圖14～圖16是為了容易理解圖13所示的設(shè)計(jì)方案結(jié)構(gòu)而分為各配線層所示的圖13的補(bǔ)充圖。在圖13中，有時(shí)省略了圖14～圖16所示的一部分符號(hào)。另外，圖13～圖16所示的實(shí)施例4的存儲(chǔ)單元的等效電路圖與圖5所示的實(shí)施例1相同。
如圖13～圖16所示，在P阱區(qū)域PW0形成NMOS晶體管N2、N3和N4，在N阱區(qū)域NW形成PMOS晶體管P1和P2，在P阱區(qū)域PW1形成NMOS晶體管N1、N5和N6。下面，詳細(xì)說明MOS晶體管的具體的結(jié)構(gòu)。
在P阱區(qū)域PW0中，由多晶硅配線PL1A和N型擴(kuò)散區(qū)域FL242及FL252構(gòu)成NMOS晶體管N2，由多晶硅配線PL3和N型擴(kuò)散區(qū)域FL253及FL243構(gòu)成NMOS晶體管N3，由多晶硅配線PL4和N型擴(kuò)散區(qū)域FL243及FL244構(gòu)成NMOS晶體管N4。
在P阱區(qū)域PW1中，由多晶硅配線PL2A和N型擴(kuò)散區(qū)域FL241及FL251構(gòu)成NMOS晶體管N1，由多晶硅配線PL5和N型擴(kuò)散區(qū)域FL255及FL245構(gòu)成NMOS晶體管N5，由多晶硅配線PL6和N型擴(kuò)散區(qū)域FL245及FL246構(gòu)成NMOS晶體管N6。
在N阱區(qū)域NW中，由多晶硅配線PL2A和P型擴(kuò)散區(qū)域FL120及FL130構(gòu)成PMOS晶體管P2，由多晶硅配線PL1A和P型擴(kuò)散區(qū)域FL121及FL131乖PMOS晶體管P1。
PMOS晶體管P1與NMOS晶體管N1的柵極由共同的多晶硅配線PL1A形成，該多晶硅配線PL1A通過柵極接觸孔GC與成為存儲(chǔ)端子Nb的鋁配線AL41電氣連接。同樣，PMOS晶體管P2與NMOS晶體管N2的柵極由共同的多晶硅配線PL2A形成，該多晶硅配線PL2A通過柵極接觸孔GC與成為存儲(chǔ)端子Na的鋁配線AL31電氣連接。
成為存儲(chǔ)端子Na的鋁配線AL31通過柵極接觸孔GC與多晶硅配線PL2A電氣連接，同時(shí)，通過接觸孔1C分別與NMOS晶體管N1、N3和PMOS晶體管P1的N型擴(kuò)散區(qū)域FL251及FL253以及P型擴(kuò)散區(qū)域FL131電氣連接。
成為存儲(chǔ)端子Nb的鋁配線AL41通過柵極接觸孔GC與多晶硅配線PL1A電氣連接，同時(shí)通過接觸孔1C與NMOS晶體管N2、N5和PMOS晶體管P2的N型擴(kuò)散區(qū)域FL252及FL255以及P型擴(kuò)散區(qū)域FL130電氣連接。
下面，說明圖13～圖16所示的設(shè)計(jì)方案結(jié)構(gòu)與圖5的等效電路的關(guān)系。
PMOS晶體管P2和P1的P型擴(kuò)散區(qū)域FL120和FL121分別由通過接觸孔1C、電源配線LV1和通路孔1T電氣連接的電源配線LV2設(shè)定為電源電位VDD。即，P型擴(kuò)散區(qū)域FL120和FL121與圖5的PMOS晶體管P1和P2的源極對(duì)應(yīng)。
另外，NMOS晶體管N2和N1的N型擴(kuò)散區(qū)域FL242和FL241分別由通過接觸孔1C、接地配線LG1、通路孔1T、接地配線LG2和通路孔2T電氣連接的接地配線LG3設(shè)定為接地電位GND。即，N型擴(kuò)散區(qū)域FL242和FL201與圖5的NMOS晶體管N2和N1的源極對(duì)應(yīng)。
成為NMOS晶體管N4的漏極的N型擴(kuò)散區(qū)域FL244通過接觸孔1C、位線BL11、通路孔1T與位線BL12(相當(dāng)于圖5的BL1)電氣連接。
同樣，成為NMOS晶體管N6的漏極的N型擴(kuò)散區(qū)域FL246通過接觸孔1C、位線BL21和通路孔1T與位線BL22(相當(dāng)于圖5的BL2)電氣連接。
另外，成為NMOS晶體管N4的柵極的多晶硅配線PL4通過柵極接觸孔GC、列線CL11和通路孔1T與列線CL12(相當(dāng)于圖5的列線CL1)電氣連接。同樣，成為NMOS晶體管N6的柵極的多晶硅配線PL6通過柵極接觸孔GC、列線CL21和通路孔1T與列線CL22(相當(dāng)于圖5的列線CL2)電氣連接。
成為NMOS晶體管N3的柵極的多晶硅配線PL3通過柵極接觸孔GC、字線WL1、通路孔1T、字線WL2和通路孔2T與字線WL3(相當(dāng)于圖5的字線WL)電氣連接。同樣，成為NMOS晶體管N5的柵極的多晶硅配線PL5通過柵極接觸孔GC、字線WL1、通路孔1T、字線WL2和通路孔2T與字線WL3電氣連接。
在實(shí)施例4中，與成為存儲(chǔ)端子Na的鋁配線AL31電氣連接的N型擴(kuò)散區(qū)域分為P阱區(qū)域PW0內(nèi)(N型擴(kuò)散區(qū)域FL253)和P阱區(qū)域PW1內(nèi)(N型擴(kuò)散區(qū)域FL251)形成。同樣，與成為存儲(chǔ)端子Nb的鋁配線AL41電氣連接的N型擴(kuò)散區(qū)域分為P阱區(qū)域PW0內(nèi)(N型擴(kuò)散區(qū)域FL252)和P阱區(qū)域PW1內(nèi)(N型擴(kuò)散區(qū)域FL255)形成。
結(jié)果，由α線或中子線發(fā)生的電子收集到在P阱區(qū)域PW0、PW1中的一方的P阱區(qū)域形成的N型擴(kuò)散區(qū)域中時(shí)，由于中間存在N阱區(qū)域NW，從在防止上述電子的發(fā)生而造成的影響的另一方的P阱區(qū)域形成的N型擴(kuò)散區(qū)域釋放出去。例如，收集到P阱區(qū)域PW0的N型擴(kuò)散區(qū)域FL252的電子通過存儲(chǔ)端子Nb從P阱區(qū)域PW1的N型擴(kuò)散區(qū)域FL255釋放出去，可以減少對(duì)P阱區(qū)域PW0內(nèi)的耗盡區(qū)域的影響，同樣，收集到P阱區(qū)域PW1的N型擴(kuò)散區(qū)域FL251的電子通過存儲(chǔ)端子Na從P阱區(qū)域PW0的N型擴(kuò)散區(qū)域FL253釋放出去，可以減少對(duì)P阱區(qū)域PW1內(nèi)的耗盡區(qū)域的影響。
通過這樣的動(dòng)作，使存儲(chǔ)端子Na、Nb的保持?jǐn)?shù)據(jù)發(fā)生反相的電子的發(fā)生相互抵消，所以，不易發(fā)生數(shù)據(jù)反相。即，可以提高抗軟錯(cuò)誤的性能。
實(shí)施例5.
圖17是表示本發(fā)明實(shí)施例5的SRAM的存儲(chǔ)電源的整個(gè)層上的設(shè)計(jì)方案結(jié)構(gòu)的說明圖。圖18是主要表示圖17的第1鋁配線層下的設(shè)計(jì)方案結(jié)構(gòu)的說明圖。圖19是主要表示圖17的第2鋁配線層的設(shè)計(jì)方案結(jié)構(gòu)的說明圖。圖20是主要表示圖17的第3鋁配線層的設(shè)計(jì)方案結(jié)構(gòu)的說明圖。圖21是表示圖17～圖20所示的實(shí)施例5的存儲(chǔ)電源的等效電路的電路圖。
即，圖18～圖20是為了容易理解圖17所示的設(shè)計(jì)方案結(jié)構(gòu)而分為各配線層所示的圖17的補(bǔ)充圖。在圖17中，有時(shí)省略了圖18～圖20所示的一部分符號(hào)。
如圖21的等效電路所示，由NMOS晶體管N11和PMOS晶體管P11構(gòu)成第1反相器，由NMOS晶體管N12和PMOS晶體管P12構(gòu)成第2反相器。第1、第2反相器的一邊的輸出端子與另一邊的輸入端子相互連接，構(gòu)成存儲(chǔ)端子Na、Nb。
將NMOS晶體管N13的源極與存儲(chǔ)端子Na連接，將柵極與字線WL1連接。將NMOS晶體管N14的柵極與列線CL1連接，將漏極與位線BL1連接。將NMOS晶體管N13的漏極與NMOS晶體管N14的源極連接。
同樣，將NMOS晶體管N15的源極與存儲(chǔ)端子Nb連接，將柵極與字線WL2連接；將NMOS晶體管N16的柵極與列線CL2連接，將漏極與位線BL2連接；將NMOS晶體管N15的漏極與NMOS晶體管N16的源極連接。
將NMOS晶體管N19的源極與存儲(chǔ)端子Na連接，將柵極與字線WL2連接。將NMOS晶體管N20的柵極與列線CL2連接，將漏極與位線BL2連接。將NMOS晶體管N19的漏極與NMOS晶體管20的源極連接。
同樣，將NMOS晶體管N17的源極與存儲(chǔ)端子Nb連接，將柵極與字線WL1連接；將NMOS晶體管N18的柵極與列線CL1連接，將漏極與位線BL1連接，將NMOS晶體管N17的漏極與NMOS晶體管N18的源極連接。
通過上述那樣連接，構(gòu)成2端口的低功耗型的SRAM存儲(chǔ)電源電路。
如圖17～圖20所示，在P阱區(qū)域PW0形成NMOS晶體管N11、N13、N14、N17和N18，在N阱區(qū)域NW形成PMOS晶體管P11和P12，在P阱區(qū)域PW1形成NMOS晶體管N12、N15、N16、N19和N20。下面，詳細(xì)說明MOS晶體管的具體的結(jié)構(gòu)。
在P阱區(qū)域PW0中，由多晶硅配線PL11和N型擴(kuò)散區(qū)域FL261及FL263構(gòu)成NMOS晶體管N11，由多晶硅配線PL13和N型擴(kuò)散區(qū)域FL263及FL264構(gòu)成NMOS晶體管N13，由多晶硅配線PL14和N型擴(kuò)散區(qū)域FL264及FL274構(gòu)成NMOS晶體管N14。
此外，由多晶硅配線PL13和N型擴(kuò)散區(qū)域FL267及FL268構(gòu)成NMOS晶體管N17，由多晶硅配線PL14和N型擴(kuò)散區(qū)域FL268及FL278構(gòu)成NMOS晶體管N18。
在P阱區(qū)域PW1中，由多晶硅配線PL12和N型擴(kuò)散區(qū)域FL262及FL265構(gòu)成NMOS晶體管N12，由多晶硅配線PL16和N型擴(kuò)散區(qū)域FL265及FL266構(gòu)成NMOS晶體管N15，由多晶硅配線PL16和N型擴(kuò)散區(qū)域FL266及FL276構(gòu)成NMOS晶體管N16。
此外，由多晶硅配線PL15和N型擴(kuò)散區(qū)域FL269及FL270構(gòu)成NMOS晶體管N19，由多晶硅配線PL16和N型擴(kuò)散區(qū)域FL270及FL280構(gòu)成NMOS晶體管N20。
在N阱NW中，由多晶硅配線PL11和P型擴(kuò)散區(qū)域FL100及FL110乖PMOS晶體管P11，由多晶硅配線PL12和P型擴(kuò)散區(qū)域FL101及FL111構(gòu)成PMOS晶體管P12。
PMOS晶體管P11和NMOS晶體管N12的柵極由共同的多晶硅配線PL11形成，該多晶硅配線PL11通過柵極接觸孔GC與成為存儲(chǔ)端子Nb的鋁配線AL51電氣連接。同樣，PMOS晶體管P12和NMOS晶體管N11的柵極由共同的多晶硅配線PL12形成，該多晶硅配線PL12通過柵極接觸孔GC與成為存儲(chǔ)端子Na的鋁配線AL51電氣連接。
成為存儲(chǔ)端子Na的鋁配線AL51通過柵極接觸孔GC與多晶硅配線PL12電氣連接，同時(shí)，通過接觸孔1C分別與NMOS晶體管N11(N13)、N19和PMOS晶體管P11的N型擴(kuò)散區(qū)域FL263及FL269和P型擴(kuò)散區(qū)域FL110電氣連接。
成為存儲(chǔ)端子Nb的鋁配線AL61通過柵極接觸孔GC與多晶硅配線PL11電氣連接，同時(shí)，通過接觸孔1C分別與NMOS晶體管N12(N15)、N17和PMOS晶體管P12的N型擴(kuò)散區(qū)域FL265、FL267和P型擴(kuò)散區(qū)域FL111電氣連接。
下面，說明圖17～圖20所示的設(shè)計(jì)方案結(jié)構(gòu)與圖21的等效電路的關(guān)系。
PMOS晶體管P11和P12的P型擴(kuò)散區(qū)域FL100和FL101分別由通過接觸孔1C、電源配線LV1和通路孔1T電氣連接的第2層的電源配線LV2設(shè)定為電源電位VDD。即，P型擴(kuò)散區(qū)域FL100和FL101與圖21的PMOS晶體管P11和P12的源極對(duì)應(yīng)。
另外，NMOS晶體管N11和N12的N型擴(kuò)散區(qū)域FL261和FL262分別由通過接觸孔1C、接地線LG1、通路孔1T、接地線LG2和通路孔2T電氣連接的接地線LG3設(shè)定為接地電位GND。即，N型擴(kuò)散區(qū)域FL261和FL262與圖21的NMOS晶體管N11和N12的源極對(duì)應(yīng)。
成為NMOS晶體管N14的漏極的N型擴(kuò)散區(qū)域FL274通過接觸孔1C、位線BL11、通路孔1T與位線BL12(相當(dāng)于圖21的BL1)電氣連接。
同樣，成為NMOS晶體管N16的漏極的N型擴(kuò)散區(qū)域FL276通過接觸孔1C、位線BL21和通路孔1T與位線BL22(相當(dāng)于圖21的BL2)電氣連接。
另外，成為NMOS晶體管N20的漏極的N型擴(kuò)散區(qū)域FL280通過接觸孔1C、位線BL21和通路孔1T與位線BL22(相當(dāng)于圖21的BL2)電氣連接。
同樣，成為NMOS晶體管N18的漏極的N型擴(kuò)散區(qū)域FL278通過接觸孔1C、位線BL11和通路孔1T與位線BL12(相當(dāng)于圖21的BL1)電氣連接。
另外，成為NMOS晶體管N14和N18的柵極的多晶硅配線PL14通過柵極接觸孔GC、列線CL11、通路孔1T與列線CL12(相當(dāng)于圖21的列線CL1)電氣連接。同樣，成為NMOS晶體管N16和N20的柵極的多晶硅配線PL16通過柵極接觸孔GC、列線CL21和通路孔1T與列線CL22(相當(dāng)于圖21的列線CL2)電氣連接。
成為NMOS晶體管N13和N17的柵極的多晶硅配線PL13通過柵極接觸孔GC、字線WL11、通路孔1T、字線WL12和通路孔2T與字線WL13(相當(dāng)于圖21的字線WL1)電氣連接。
同樣，成為NMOS晶體管N15和N19的柵極的多晶硅配線PL15通過柵極接觸孔GC、字線WL21、通路孔1T、字線WL22和通路孔2T與字線WL23(相當(dāng)于圖21的字線WL2)電氣連接。
在實(shí)施例5中，與成為存儲(chǔ)端子Na的鋁配線AL51電氣連接的N型擴(kuò)散區(qū)域分為P阱區(qū)域PW0內(nèi)(N型擴(kuò)散區(qū)域FL263(NMOS晶體管N11的漏極、NMOS晶體管N13的源極))和P阱區(qū)域PW1內(nèi)(N型擴(kuò)散區(qū)域FL269(NMOS晶體管N19的源極))而形成。同樣，與成為存儲(chǔ)端子Nb的鋁配線AL61電氣連接的N型擴(kuò)散區(qū)域分為P阱區(qū)域PW0內(nèi)(N型擴(kuò)散區(qū)域FL267(NMOS晶體管N17的源極))和P阱區(qū)域PW1內(nèi)(N型擴(kuò)散區(qū)域FL265(NMOS晶體管N12的漏極1NMOS晶體管N15的源極))而形成。
結(jié)果，由α線或中子線發(fā)生的電子收集到在P阱區(qū)域PW0、PW1中的一方的P阱區(qū)域形成的N型擴(kuò)散區(qū)域中時(shí)，由于中間存在N阱區(qū)域NW，從在防止上述電子的發(fā)生而造成的影響的另一方的P阱區(qū)域形成的N型擴(kuò)散區(qū)域釋放出去，和實(shí)施例4一樣，可以提高抗軟性錯(cuò)誤的性能。
此外，如圖17～圖20所示，NMOS晶體管N11、N13、N14、N17和N18在一邊的P阱區(qū)域PW0內(nèi)形成，NMOS晶體管N12、N15、N16、N19和N20在另一邊的P阱區(qū)域PW1內(nèi)形成，通過及位線的配線方向設(shè)定為與P阱區(qū)域PW0、PW1的分離形成方向正交的方向，就可以和實(shí)施例1一樣，與使用列線的度功耗型的現(xiàn)有的2端口存儲(chǔ)單元相比，可以縮短位線的配線長(zhǎng)度，結(jié)果，便可實(shí)現(xiàn)存取時(shí)間的高速化。
另外，通過就流通線CL1、CL2(圖19的列線CL12、CL22)的配線方向設(shè)定為與P阱區(qū)域PW0、PW1的分離配置方向正交的方向，可以和位線BL1、BL2一樣，縮短列線CL1、CL2的配線長(zhǎng)度。此外，通過就字線WL1、WL2(WL11～WL13、WL21～WL23)與P阱區(qū)域PW0、PW1的分離配置方向平行的配置，可以保持與位線BL1、BL2正交的設(shè)計(jì)上的良好的位置關(guān)系。
另外，通過在同一P阱區(qū)域PW0內(nèi)形成NMOS晶體管N11、N13和N14以及NMOS晶體管N17和N18，在同一P阱區(qū)域PW1內(nèi)形成NMOS晶體管N12、N15和N16以及NMOS晶體管N19和N20，可以實(shí)現(xiàn)在相鄰的3個(gè)或2個(gè)NMOS晶體管間共有成為源極或漏極的擴(kuò)散區(qū)域FL的設(shè)計(jì)方案結(jié)構(gòu)，結(jié)果，便可提高集成度。此外，通過將NMOS晶體管N11、N13與N14、N17以及N18、N12、N15與N16、N19、N20分別大致配置在一直線上，可以減少浪費(fèi)區(qū)域，從而可以提高集成度。
另外，由于多晶硅配線PL11～PL16的形成方向在同一方向，所以，容易控制收集尺寸。此外，由于多晶硅配線PL11和PL16(MOS晶體管N11、P11、N16和N20)、多晶硅配線PL13和PL15(NMOS晶體管N13、N17、N15和N19)、多晶硅配線PL12和PL14(MOS晶體管N12、P12、N14和N18)分別配置在一直線上，所以，沒有伴隨多晶硅配線的形成而出現(xiàn)的浪費(fèi)區(qū)域，可以減小面積。
在圖17～圖20中，為了便于說明，是將BL11、BL21、棒BL11、棒BL21作為位線而說明的，但是，本來的位線相當(dāng)于位線BL12、BL22、棒BL12、棒BL22，而位線BL11、BL21、棒BL11、棒BL21是中間設(shè)置的金屬配線。同樣，字線WL11、WL12、WL21、WL22、列線CL11、列線CL21、電源配線LV1、和接地線LG1及LG2是用于與字線WL13及WL23、列線CL12及CL22、電源配線LV2、接地線LG3電氣連接而中間設(shè)置的金屬配線。
在上述實(shí)施例1～5中所述的N阱區(qū)域NW、P阱區(qū)域PW0及PW1是在大塊半導(dǎo)體基板的上層部形成的一般的阱區(qū)域，當(dāng)然，也包含分別在表面為絕緣性的基板和由設(shè)置在上述基板的表面上的半導(dǎo)體層構(gòu)成的SOI基板中的上述半導(dǎo)體層上分別的元件形成區(qū)域。發(fā)明的效果如上所述，在本發(fā)明的技術(shù)方案1所述的半導(dǎo)體存儲(chǔ)裝置中，第1和第2個(gè)第2種阱區(qū)域?qū)⒌?種阱區(qū)域夾在中間，并列配置在第1方向，第1和第2位線在與第1方向大致正交的第2方向延伸地形成，所以，第1和第2個(gè)第2種阱區(qū)域的形成對(duì)第1和第2位線的配線長(zhǎng)度沒有任何影響。
結(jié)果，就可以縮短第1和第2位線的配線長(zhǎng)度，所以，技術(shù)方案1所述的半導(dǎo)體存儲(chǔ)裝置可以維持良好的存取時(shí)間。
在技術(shù)方案2所述的半導(dǎo)體存儲(chǔ)裝置中，通過在同一第1個(gè)第2種阱區(qū)域形成相互串聯(lián)連接的第1、第3和第4個(gè)第1種場(chǎng)效應(yīng)晶體管，在相鄰的場(chǎng)效應(yīng)誡間可以實(shí)現(xiàn)共有成為一方電極或另一方電極的擴(kuò)散區(qū)域的設(shè)計(jì)方案結(jié)構(gòu)，結(jié)果，便可提高集成度。
在技術(shù)方案3所述的半導(dǎo)體存儲(chǔ)裝置中，通過將跨越第1和第2個(gè)第2種阱區(qū)域和第1種阱區(qū)域的3個(gè)場(chǎng)效應(yīng)晶體管并列地配置在一直線上，可以減少浪費(fèi)區(qū)域，從而可以提高集成度。
在技術(shù)方案4所述的半導(dǎo)體存儲(chǔ)裝置中，通過將分別在第1和第2個(gè)第2種阱區(qū)域形成的3個(gè)場(chǎng)效應(yīng)晶體管并列地配置在一直線上，可以減少浪費(fèi)區(qū)域，從而可以提高集成度。
在技術(shù)方案5所述的半導(dǎo)體存儲(chǔ)裝置中，通過將第1和第2列選擇信號(hào)線在第2方向延伸地形成，可以使第1和第2個(gè)第2種阱區(qū)域的形成對(duì)第1和第2列選擇信號(hào)線的配線長(zhǎng)度沒有任何影響，從而可以縮短第1和第列選擇信號(hào)線的配線長(zhǎng)度。
在技術(shù)方案6所述的半導(dǎo)體存儲(chǔ)裝置中，通過將行選擇信號(hào)線在作為第1和第2個(gè)第2種阱區(qū)域的分離并列配置方向的第1方向延伸地形成，可以保持與在第2方向延伸地形成的第1和第2位線大致正交的良好的設(shè)計(jì)上的位置關(guān)系。
技術(shù)方案7所述的半導(dǎo)體存儲(chǔ)裝置通過將共同形成第3和第5個(gè)第1種場(chǎng)效應(yīng)晶體管的控制電極的多晶硅層作為行選擇信號(hào)線使用，可以減少應(yīng)形成的層的數(shù)，從而可以降低裝置的成本。
技術(shù)方案8所述的半導(dǎo)體存儲(chǔ)裝置通過在相互相鄰的存儲(chǔ)單元間共有第1和第2位線，加寬第1和第2位線間隔，伴隨配線間電容的減小，可以提高存取時(shí)間的速度。
技術(shù)方案9所述的半導(dǎo)體存儲(chǔ)裝置將一邊的電極與第1存儲(chǔ)端子連接的第1和第3個(gè)第1種場(chǎng)效應(yīng)晶體管分別在第2和第1個(gè)第2種阱區(qū)域中形成，將一邊的電極與第2存儲(chǔ)端子連接的第2和第5個(gè)第1種場(chǎng)效應(yīng)晶體管分別在第1和第2個(gè)第2種阱區(qū)域中形成。
因此，由α線或中子線發(fā)生的電子收集到在第1和第2個(gè)第2種阱區(qū)域中的一方的第2種阱區(qū)域形成的第1～第3和第5個(gè)第1種場(chǎng)效應(yīng)晶體管的一邊的電極區(qū)域時(shí)，由于中間存在第1種阱區(qū)域，從在防止上述電子的發(fā)生引起的影響的另一方的第2種阱區(qū)域形成的第1～第3和第5個(gè)第1種場(chǎng)效應(yīng)晶體管的一邊的電極釋放出去。例如，收集到第2個(gè)第2種阱區(qū)域內(nèi)的第1個(gè)第1種場(chǎng)效應(yīng)晶體管的一邊的電極區(qū)域的電子，通過第1存儲(chǔ)端子，從第1個(gè)第2種阱區(qū)域內(nèi)的第3個(gè)第1種場(chǎng)效應(yīng)晶體管的一邊的電極區(qū)域釋放出去，收集到第1個(gè)第2種阱區(qū)域內(nèi)的第2個(gè)第1種場(chǎng)效應(yīng)晶體管的一邊的電極區(qū)域的電子通過第2存儲(chǔ)端子，從第1個(gè)第2種阱區(qū)域內(nèi)的第5個(gè)第1種場(chǎng)效應(yīng)晶體管的一邊的電極區(qū)域釋放出去。
通過這樣的動(dòng)作，使第1和第2存儲(chǔ)端子的保持?jǐn)?shù)據(jù)反相的電子的發(fā)生相互抵消，所以，不易發(fā)生數(shù)據(jù)的反相，結(jié)果，可以提高抗軟性錯(cuò)誤的性能。
技術(shù)方案10所述的半導(dǎo)體存儲(chǔ)裝置將一邊的電極與第1存儲(chǔ)端子連接的第3和第9個(gè)第1種場(chǎng)效應(yīng)晶體管分別在第1和第2個(gè)第2種阱區(qū)域中形成，將一邊的電極與第2存儲(chǔ)端子連接的第5和第7個(gè)第1種場(chǎng)效應(yīng)晶體管分別在第2和第1個(gè)第2種阱區(qū)域中形成。
因此，通過與技術(shù)方案9所述的半導(dǎo)體存儲(chǔ)裝置相同的動(dòng)作，使第1和第2存儲(chǔ)端子的保持?jǐn)?shù)據(jù)反相的電子的發(fā)生相互抵消，所以，不易發(fā)生數(shù)據(jù)的反相，結(jié)果，可以提高抗軟性錯(cuò)誤的性能。
技術(shù)方案11所述的半導(dǎo)體存儲(chǔ)裝置在SOI基板上形成的存儲(chǔ)單元結(jié)構(gòu)中，可以維持良好的存取時(shí)間。
權(quán)利要求
1.一種具有包含相互交叉連接的第1和第2反相器的存儲(chǔ)單元的半導(dǎo)體存儲(chǔ)裝置，其特征在于第1導(dǎo)電型由第1種定義，第2導(dǎo)電型由第2種定義；上述第1反相器由第1個(gè)第1種場(chǎng)效應(yīng)晶體管和第1個(gè)第2種場(chǎng)效應(yīng)晶體管構(gòu)成；上述第2反相器由第2個(gè)第1種場(chǎng)效應(yīng)晶體管和第2個(gè)第2種場(chǎng)效應(yīng)晶體管構(gòu)成；上述第1反相器的輸出部包含上述第1個(gè)第1種場(chǎng)效應(yīng)晶體管的一方電極與上述第1個(gè)第2種場(chǎng)效應(yīng)晶體管一方電極的連接部；輸入部包含上述第1個(gè)第1種場(chǎng)效應(yīng)晶體管的控制電極與上述第1個(gè)第2種場(chǎng)效應(yīng)晶體管的控制電極的連接部；上述第2反相器的輸出部包含上述第2個(gè)第1種場(chǎng)效應(yīng)晶體管的一方電極與上述第2個(gè)第2種場(chǎng)效應(yīng)晶體管的一方電極的連接部；輸入部包含上述第2個(gè)第1種場(chǎng)效應(yīng)晶體管的控制電極與上述第2個(gè)第2種場(chǎng)效應(yīng)晶體管的控制電極的連接部；上述存儲(chǔ)單元進(jìn)而包含一方電極與同上述第1反相器的輸出部和上述第2反相器的輸入部電氣連接的第1存儲(chǔ)端子連接而控制電極與行選擇信號(hào)線連接的第3個(gè)第1種場(chǎng)效應(yīng)晶體管、一方電極與上述第3個(gè)第1種場(chǎng)效應(yīng)晶體管的另一方電極連接而另一方電極與第1位線連接并且控制電極與第1列選擇信號(hào)線連接的第4個(gè)第1種場(chǎng)效應(yīng)晶體管、一方電極與同上述第2反相器的輸出部和上述第1反相器的輸入部電氣連接的第2存儲(chǔ)端子連接而控制電極與上述行選擇信號(hào)線連接的第5個(gè)第1種場(chǎng)效應(yīng)晶體管和一方電極與上述第5個(gè)第1種場(chǎng)效應(yīng)晶體管的另一方電極連接而另一方電極與第2位線連接并且控制電極與第2列選擇信號(hào)線連接的第6個(gè)第1種場(chǎng)效應(yīng)晶體管；上述第1和第2個(gè)第1種場(chǎng)效應(yīng)晶體管中的一方在第1個(gè)第2種阱區(qū)域形成，另一方在第2個(gè)第2種阱區(qū)域形成；上述第3和第4個(gè)第1種場(chǎng)效應(yīng)晶體管在上述第1個(gè)第2種阱區(qū)域形成；上述第5和第6個(gè)第1種場(chǎng)效應(yīng)晶體管在上述第2個(gè)第2種阱區(qū)域形成；上述第1和第2個(gè)第2種場(chǎng)效應(yīng)晶體管在第1種阱區(qū)域形成；上述第1和第2個(gè)第2種阱區(qū)域?qū)⑸鲜龅?種阱區(qū)域夾在中間并列在第1方向，上述第1和第2位線在與上述第1方向大致正交的第2方向延伸地形成。
2.按權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于上述第1個(gè)第1種場(chǎng)效應(yīng)晶體管在上述第1個(gè)第2種阱區(qū)域形成，上述第2個(gè)第1種場(chǎng)效應(yīng)晶體管在上述第2個(gè)第2種阱區(qū)域形成。
3.按權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于上述第1和第6個(gè)第1種場(chǎng)效應(yīng)晶體管以及第1個(gè)第2種場(chǎng)效應(yīng)晶體管沿上述第1方向大致排列在一直線上，上述第2和第4個(gè)第1種場(chǎng)效應(yīng)晶體管以及上述第2個(gè)第2種場(chǎng)效應(yīng)晶體管沿上述第1方向大致配置排列在一直線上。
4.按權(quán)利要求2或權(quán)利要求3所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于上述第1、第3和第4個(gè)第1種場(chǎng)效應(yīng)晶體管沿上述第2方向大致配置排列在一直線上，上述第2、第5和第6個(gè)第1種場(chǎng)效應(yīng)晶體管沿上述第2方向大致配置排列在一直線上。
5.按權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于上述第1和第2列選擇信號(hào)線沿上述第2方向延伸地形成。
6.按權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于上述行選擇信號(hào)線沿上述第1方向延伸地形成。
7.按權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于上述第3和第5個(gè)第1種場(chǎng)效應(yīng)晶體管的控制電極包含從上述第1個(gè)第2種阱區(qū)域到上述第2個(gè)第2種阱區(qū)域共同形成的多晶硅層。
8.按權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于上述存儲(chǔ)單元包含相互相鄰的多個(gè)存儲(chǔ)單元，通過在存儲(chǔ)單元區(qū)域的邊界附近形成上述多個(gè)存儲(chǔ)單元各自的上述第1和第2位線，在相互相鄰的存儲(chǔ)單元間共有上述第1和第2位線。
9.按權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于上述第1個(gè)第1種場(chǎng)效應(yīng)晶體管在上述第2個(gè)第2種阱區(qū)域形成，上述第2個(gè)第1種場(chǎng)效應(yīng)晶體管在上述第1個(gè)第2種阱區(qū)域形成。
10.按權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于上述行選擇信號(hào)線包含第1和第2行選擇信號(hào)線；上述第1位線包含第1正相位線和第1反相位線；上述第2位線包含第2正相位線和第2反相位線；上述第3個(gè)第1種場(chǎng)效應(yīng)晶體管的控制電極與上述第1行選擇信號(hào)線連接；上述第4個(gè)第1種場(chǎng)效應(yīng)晶體管的另一方電極與上述第1正相位線連接；上述第5個(gè)第1種場(chǎng)效應(yīng)晶體管的控制電極與上述第2行選擇信號(hào)線連接；上述第6個(gè)第1種場(chǎng)效應(yīng)晶體管的另一方電極與上述第2反相位線連接；上述存儲(chǔ)單元包含一方電極與上述第2存儲(chǔ)端子連接而控制電極與上述第1行選擇信號(hào)線連接的第7個(gè)第1種場(chǎng)效應(yīng)晶體管、一方電極與上述第7個(gè)第1種場(chǎng)效應(yīng)晶體管的另一方電極連接而另一方電極與第1反相位線連接并且控制電極與上述第1列選擇信號(hào)線連接的第8個(gè)第1種場(chǎng)效應(yīng)晶體管、一方電極與上述第1存儲(chǔ)端子連接而控制電極與上述第2行選擇信號(hào)線連接的第9個(gè)第1種場(chǎng)效應(yīng)晶體管和一方電極與上述第9個(gè)第1種場(chǎng)效應(yīng)晶體管的另一方電極連接而另一方電極與第2正相位線連接并且控制電極與上述第2列選擇信號(hào)線連接的第10個(gè)第1種場(chǎng)效應(yīng)晶體管；上述第7和第8個(gè)第1種場(chǎng)效應(yīng)晶體管在上述第1個(gè)第2種阱區(qū)域形成；上述第9和第10個(gè)第1種場(chǎng)效應(yīng)晶體管在上述第2個(gè)第2種阱區(qū)域形成；上述第1及第2正相位線和上述第1及第2反相位線沿上述第2方向延伸地形成。
11.按權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于上述第1種阱和上述第1及第2個(gè)第2種阱區(qū)域至少包含表面為絕緣性的基板和分別在由設(shè)置在上述基板的表面上的半導(dǎo)體層構(gòu)成的SOI基板的上述半導(dǎo)體層上形成的元件形成區(qū)域。
全文摘要
具有可以縮短位線的配線長(zhǎng)度的低功耗型SRAM存儲(chǔ)單元的半導(dǎo)體存儲(chǔ)裝置。NMOS晶體管N1、N3和N4在一方的P阱區(qū)域PW0內(nèi)形成，NMOS晶體管N2、N5和N6在另一方的P阱區(qū)域PW1內(nèi)形成，將位線BL1、BL2(位線BL12、BL22)的配線方向(第2方向)設(shè)定在與P阱區(qū)域PW0、PW1的分離并列配置方向(圖的橫向；第1方向)正交的方向。P阱區(qū)域PW0和P阱區(qū)域PW1將N阱區(qū)域夾在中間，分別在相反側(cè)形成。
文檔編號(hào)H01L21/70GK1419293SQ0212620
公開日2003年5月21日 申請(qǐng)日期2002年7月15日 優(yōu)先權(quán)日2001年11月13日
發(fā)明者新居浩二 申請(qǐng)人:三菱電機(jī)株式會(huì)社