專利名稱：半導(dǎo)體存儲(chǔ)裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體存儲(chǔ)裝置，特別是，涉及把隧道磁阻效應(yīng)器件(TMRTunneling Magneto Resistive)用作存儲(chǔ)器件的磁存儲(chǔ)裝置(MRAMMagnetic Random Access Memory)。
背景技術(shù)：
近年來，提出了作為信息存儲(chǔ)器件，利用磁阻效應(yīng)的MRAM(MRAMMagnetic Random Access Memory)的存儲(chǔ)單元。期待著該MRAM今后向兼?zhèn)浞且资?、高集成度、高可靠性、高速工作的存?chǔ)器發(fā)展。
就磁阻效應(yīng)器件來說，大家都知道主要有GMR(Giant MagnetoResistive大功率磁阻)器件等二種器件。GMR器件由2層的強(qiáng)磁性層和夾入這兩層強(qiáng)磁性層的導(dǎo)體構(gòu)成，該導(dǎo)體的電阻具有隨上下強(qiáng)磁性層的自旋方向而變化的效應(yīng)。然而，GMR器件的MR(Magneto Resistive)比低于10％以下，因而難以確保讀出容限。另一方面，TMR器件由2層的強(qiáng)磁性層和夾入這兩層強(qiáng)磁性層的絕緣體構(gòu)成，該絕緣體的隧道電阻具有隨上下強(qiáng)磁性層的自旋方向而變化的效應(yīng)。該TMR器件中，現(xiàn)在能夠確保50％以上MR比。
圖24到圖26是具有現(xiàn)有技術(shù)TMR器件的代表性半導(dǎo)體存儲(chǔ)裝置，并示出該半導(dǎo)體存儲(chǔ)裝置的存儲(chǔ)單元部的單元構(gòu)造。
圖24A表示按照第1現(xiàn)有技術(shù)的半導(dǎo)體存儲(chǔ)裝置平面圖。圖24B表示沿圖25A的XXIVB-XXIVB線的半導(dǎo)體存儲(chǔ)裝置剖面圖。按照該第1現(xiàn)有技術(shù)的半導(dǎo)體存儲(chǔ)裝置是一種把MOS晶體管當(dāng)作連接TMR器件上的開關(guān)器件的構(gòu)造。
如圖24A、圖24B所示，矩陣狀配置多條互相垂直位線13和寫入字線14，各個(gè)按交叉點(diǎn)型配置TMR器件11。該TMR器件11通過上部電極(未示出)連到位線13，介以下部電極70和接觸層38連到MOS晶體管35。而且，該MOS晶體管35的柵電極33變成了讀出字線。在這里，TMR器件11是由連到下部電極70的強(qiáng)磁性層的磁化固著層41、通過上部電極連到位線13的強(qiáng)磁性層的磁記錄層43、及夾入這些磁化固著層41與磁記錄層43間的非磁性層的隧道結(jié)層42構(gòu)成。
這樣的半導(dǎo)體存儲(chǔ)裝置中，進(jìn)行信息的寫入·讀出工作如下。
磁化固著層41的磁化反轉(zhuǎn)閾值比磁記錄層43要高。因此，一般在寫入工作中，磁化固著層41的磁化方向不會(huì)反轉(zhuǎn)，只是磁記錄層43的磁化方向反轉(zhuǎn)。而且，將信息寫入任意選擇單元時(shí)，由于反轉(zhuǎn)磁記錄層43的磁化方向，將TMR器件11內(nèi)‘1’、‘0’信息兩者之一的狀態(tài)寫入選擇單元。這時(shí)，如果把信息寫入任意的選擇單元，就需要利用最低2條寫入線(位線13、字線14)，僅僅使其2條寫入線的交叉點(diǎn)的磁記錄層43磁化方向反轉(zhuǎn)。
另一方面，磁記錄層43的磁化方向變成了與磁化固著層41的磁化方向相同時(shí)，隧道結(jié)層42的電阻將降到最低，相反兩者的磁化方向變成相反時(shí)，隧道結(jié)層42的電阻將升到最高。于是，從外側(cè)夾著TMR器件11，介以上部電極和下部電極70，在從上下配置的2條布線貫通TMR器件11的方向通過流動(dòng)電流，讀取隧道結(jié)層42的電阻變化。因此，可能判定‘1’、‘0’的信息存儲(chǔ)狀態(tài)，并讀出信息。
圖25A表示按照第2現(xiàn)有技術(shù)的半導(dǎo)體存儲(chǔ)裝置平面圖。圖25B表示沿圖24A的XXVB-XXVB線的半導(dǎo)體存儲(chǔ)裝置剖面圖。按照該第2現(xiàn)有技術(shù)的半導(dǎo)體存儲(chǔ)裝置是使用整流器件(例如PN結(jié)二極管)12當(dāng)作連到TMR器件11的開關(guān)器件的構(gòu)造，是實(shí)現(xiàn)交叉點(diǎn)型單元可能的簡(jiǎn)單構(gòu)造。該構(gòu)造中，用于向磁記錄層43寫入信息的寫入布線和用于讀出信息的讀出布線都是共同的，只用字線14和位線13到條布線進(jìn)行信息的寫入·讀出工作。這時(shí)，使PN結(jié)二極管12的整流作用活動(dòng)，需要分別控制字線14和位線13上外加偏壓，使其可以只對(duì)選擇單元進(jìn)行信息的寫入·讀出。
圖26A表示按照第3現(xiàn)有技術(shù)的半導(dǎo)體存儲(chǔ)裝置平面圖。圖26B表示沿圖26A的XXVIB-XXVIB線的半導(dǎo)體存儲(chǔ)裝置剖面圖。按照該第3現(xiàn)有技術(shù)的半導(dǎo)體存儲(chǔ)裝置具有與第2現(xiàn)有技術(shù)的半導(dǎo)體存儲(chǔ)裝置同樣的交叉點(diǎn)型的構(gòu)造，但是不用整流器件類。該構(gòu)造不用整流器件部分，工藝和構(gòu)造也變得簡(jiǎn)單。然而，照樣在讀出時(shí)，選擇單元以外的單元上也流過電流，因而讀出工作方面需要想辦法。即，該單元中，利用讀出字線14b和寫入字線14a到的2條將信息寫入選擇的單元內(nèi)，利用位線13和讀出字線14b的2條讀出選擇單元的信息。這樣，只有讀出線和寫入線之中1條共用，合計(jì)3條布線對(duì)單元進(jìn)行存取。
在以上這種現(xiàn)有技術(shù)的半導(dǎo)體存儲(chǔ)裝置，如圖27所示，由存儲(chǔ)單元部10和控制該存儲(chǔ)單元部10的外圍電路部20構(gòu)成。該外圍電路部20配置在存儲(chǔ)單元部10的外側(cè)區(qū)域，而且存儲(chǔ)單元部10內(nèi)沒有配置TMR器件11和開關(guān)器件。
因此，如圖24B所示，按照第1現(xiàn)有技術(shù)的半導(dǎo)體存儲(chǔ)裝置中，存儲(chǔ)單元部10內(nèi)存在活動(dòng)的空間45。并且，如圖25B、圖26B所示，第2、第3現(xiàn)有技術(shù)的半導(dǎo)體存儲(chǔ)裝置中，存儲(chǔ)單元部10的下部區(qū)域存在的半導(dǎo)體襯底30表面不是全面器件隔離區(qū)32，存在著沒有活動(dòng)的空隙。這樣，這些空間45成為MRAM搭載芯片面積進(jìn)一步縮小的障礙。

發(fā)明內(nèi)容
本發(fā)明的第1方面，在具備存儲(chǔ)單元部和外圍電路的半導(dǎo)體存儲(chǔ)裝置中，存儲(chǔ)單元部包括第1磁阻效應(yīng)器件，和與該第1磁阻效應(yīng)器件成對(duì)配置在每一個(gè)單元、并將數(shù)據(jù)寫入第1磁阻效應(yīng)器件或從第1磁阻效應(yīng)器件讀出數(shù)據(jù)的第1電路；外圍電路部包括控制第1電路的第2電路和該第2電路的至少一部分配置在存儲(chǔ)單元部的下部區(qū)域。
本發(fā)明的第2方面，在具備存儲(chǔ)單元部、外圍電路和邏輯電路的半導(dǎo)體存儲(chǔ)裝置中，存儲(chǔ)單元部包括第1磁阻效應(yīng)器件，與該第1磁阻效應(yīng)器件成對(duì)配置在每一個(gè)單元、并將數(shù)據(jù)寫入第1磁阻效應(yīng)器件或從第1磁阻效應(yīng)器件讀出數(shù)據(jù)的第1電路；外圍電路部包括控制第1電路的第2電路；邏輯電路部包括第3電路，該第3電路的至少一部分配置在存儲(chǔ)單元部的下部區(qū)域。


圖1表示本發(fā)明第1實(shí)施例半導(dǎo)體存儲(chǔ)裝置的存儲(chǔ)單元部平面圖。
圖2表示本發(fā)明第1實(shí)施例半導(dǎo)體存儲(chǔ)裝置的外圍電路部平面圖。
圖3是沿圖1、圖2的III-III線的半導(dǎo)體存儲(chǔ)裝置剖面圖。
圖4A表示本發(fā)明各實(shí)施例的1重隧道結(jié)構(gòu)造的TMR器件剖面圖。
圖4B表示本發(fā)明各實(shí)施例的1重隧道結(jié)構(gòu)造的另一TMR器件剖面圖。
圖5A表示本發(fā)明各實(shí)施例的2重隧道結(jié)構(gòu)造的TMR器件剖面圖。
圖5B表示本發(fā)明各實(shí)施例的2重隧道結(jié)構(gòu)造的另一TMR器件剖面圖。
圖6A表示現(xiàn)有技術(shù)的MRAM芯片平面圖。
圖6B表示本發(fā)明第1實(shí)施例的MRAM芯片平面圖。
圖7A表示沿圖6A的VIIA-VIIA線的現(xiàn)有MRAM芯片剖面圖。
圖7B表示沿圖6A的VIIA-VIIA線的第1實(shí)施例MRAM芯片剖面圖。
圖8表示本發(fā)明第2實(shí)施例半導(dǎo)體存儲(chǔ)裝置的存儲(chǔ)單元部平面圖。
圖9表示本發(fā)明第2實(shí)施例半導(dǎo)體存儲(chǔ)裝置的外圍電路部平面圖。
圖10是沿圖8、圖9的X-X線的半導(dǎo)體存儲(chǔ)裝置剖面圖。
圖11A表示本發(fā)明第3實(shí)施例半導(dǎo)體存儲(chǔ)裝置的半導(dǎo)體存儲(chǔ)裝置平面圖。
圖11B表示沿圖11A的XIA-XIA線的半導(dǎo)體存儲(chǔ)裝置剖面圖。
圖12表示現(xiàn)有技術(shù)的MRAM芯片平面圖。
圖13A表示沿圖6A的XIIIA-XIIIA線的現(xiàn)有MRAM芯片剖面圖。
圖13B表示第3實(shí)施例MRAM芯片剖面圖。
圖14表示現(xiàn)有技術(shù)存儲(chǔ)器混裝的LSI芯片布局示意平面圖。
圖15A、15B表示本發(fā)明第3實(shí)施例存儲(chǔ)器混裝的LSI芯片布局示意平面圖。
圖16是圖15A的邏輯部近旁示意剖面圖。
圖17本發(fā)明第4實(shí)施例半導(dǎo)體存儲(chǔ)裝置的剖面圖。
圖18表示本發(fā)明第5實(shí)施例半導(dǎo)體存儲(chǔ)裝置的剖面圖。
圖19表示沿圖18的XIX-XIX線的半導(dǎo)體存儲(chǔ)裝置剖面圖。
圖20表示沿圖18的XX-XX線的半導(dǎo)體存儲(chǔ)裝置剖面圖。
圖21表示本發(fā)明第6實(shí)施例半導(dǎo)體存儲(chǔ)裝置沿位線的剖面圖。
圖22表示本發(fā)明第6實(shí)施例半導(dǎo)體存儲(chǔ)裝置沿字線的剖面圖。
圖23表示本發(fā)明第7實(shí)施例半導(dǎo)體存儲(chǔ)裝置的剖面圖。
圖24A表示第1現(xiàn)有技術(shù)的半導(dǎo)體存儲(chǔ)裝置平面圖。
圖24B是沿圖24A的XXIVB-XXIVB線的半導(dǎo)體存儲(chǔ)裝置剖面圖。
圖25A表示第2現(xiàn)有技術(shù)的半導(dǎo)體存儲(chǔ)裝置平面圖。
圖25B是沿圖25A的XXVB-XXVB線的半導(dǎo)體存儲(chǔ)裝置剖面圖。
圖26A表示第3現(xiàn)有技術(shù)的半導(dǎo)體存儲(chǔ)裝置平面圖。
圖26B是沿圖26A的XXVIB-XXVIB線的半導(dǎo)體存儲(chǔ)裝置剖面圖。
圖27表示現(xiàn)有技術(shù)的半導(dǎo)體存儲(chǔ)裝置平面圖。
具體實(shí)施例方式
本發(fā)明的實(shí)施例是有關(guān)隧道磁阻效應(yīng)器件(TMRTunnelingMagneto Resistive)用作存儲(chǔ)器件的磁存儲(chǔ)裝置(MRAMMagneticRandom Access Memory)。該MRAM中，已經(jīng)成為矩陣狀配置多個(gè)具備TMR器件的存儲(chǔ)單元的存儲(chǔ)單元陣列構(gòu)造，并在該存儲(chǔ)單元陣列的周圍設(shè)置譯碼器和讀出電路等的外圍電路部，對(duì)任意的單元通過隨機(jī)進(jìn)行存取，今年感進(jìn)行信息的寫入·讀出工作。
下面，參照

本發(fā)明的實(shí)施例。在本說明的時(shí)候，全圖范圍，對(duì)共同的部分標(biāo)上共同的參照符號(hào)。
第1實(shí)施例的半導(dǎo)體存儲(chǔ)裝置是組合TMR器件和PN結(jié)二極管，1個(gè)TMR器件+1個(gè)二極管型的單元構(gòu)造。
圖1表示本發(fā)明第1實(shí)施例半導(dǎo)體存儲(chǔ)裝置的存儲(chǔ)單元部平面圖。圖2表示本發(fā)明第1實(shí)施例半導(dǎo)體存儲(chǔ)裝置的外圍電路部平面圖。圖3表示沿圖1、圖2的III-III線的半導(dǎo)體存儲(chǔ)裝置的示意性的剖面圖。
如圖1、圖3所示，第1實(shí)施例半導(dǎo)體存儲(chǔ)裝置的存儲(chǔ)單元部10由TMR器件11、PN結(jié)二極管12、位線13及字線14構(gòu)成。該存儲(chǔ)單元部10中，矩陣狀周期性配置位線13和字線14，使其互相垂直，并在這些位線13和字線14的各個(gè)交點(diǎn)配置TMR器件11。與該TMR器件11成對(duì)，在每個(gè)單元配置PN結(jié)二極管12，該P(yáng)N結(jié)二極管12連到TMR器件11和字線14。
如圖2、圖3所示，第1實(shí)施例半導(dǎo)體存儲(chǔ)裝置的外圍電路部20一部分配置在存儲(chǔ)單元部10的下部區(qū)域。
例如，如圖2所示，將外圍電路部20的列系電路一部分配置在存儲(chǔ)單元部10的下部區(qū)域，將外圍電路部20的行系電路配置在存儲(chǔ)單元部10的外部區(qū)域。即，在存儲(chǔ)單元部10的下部區(qū)域，配置列系電路的位線驅(qū)動(dòng)晶體管21、電源布線和接地布線22、列地址線23、及列譯碼器24。另一方面，在存儲(chǔ)單元部10的外部區(qū)域，配置列系電路的讀出放大器25、行系電路的字線驅(qū)動(dòng)晶體管26、行譯碼器27、及行地址布線28。
具體點(diǎn)說，如圖3所示，半導(dǎo)體襯底30上形成器件區(qū)域31和器件隔離區(qū)32。該器件區(qū)域31的半導(dǎo)體襯底30上邊形成柵電極33，并且在夾住該柵電極33的器件區(qū)域31內(nèi)形成源/漏擴(kuò)散層34。由此，形成MOS晶體管35，該MOS晶體管35成為例如位線驅(qū)動(dòng)晶體管21。并且，半導(dǎo)體襯底30上的層間絕緣膜36內(nèi)形成布線層37，該布線層37將變成例如電源布線和接地布線22。而且，以第1接觸層38連接該布線層37和源/漏擴(kuò)散層34，用第2接觸層39連接布線層37和字線14。因而，電源布線和接地布線22把電位加到位線驅(qū)動(dòng)晶體管21，該位線驅(qū)動(dòng)晶體管21發(fā)生寫入電流。并且，在伸向存儲(chǔ)單元部10外側(cè)的字線14上連接‘1’、‘0’判定用的讀出放大器25。
另外，外圍電路部20的一部分雖然也可以配置在存儲(chǔ)單元部10與外圍電路部20邊界附近存儲(chǔ)單元部10的下部區(qū)域，然而為了更加提高縮小芯片面積的效果，如圖3所示，理想的是與其配置在存儲(chǔ)單元部10與外圍電路部20的邊界附近，不如進(jìn)而配置在存儲(chǔ)單元部10內(nèi)側(cè)的下部區(qū)域。例如，將外圍電路部20的一部分，配置在距存儲(chǔ)單元部10與外圍電路部20的邊界附近，存儲(chǔ)單元部10的一個(gè)單元以上內(nèi)側(cè)的存儲(chǔ)單元部10下部區(qū)域。即，距存儲(chǔ)單元部10與外圍電路部20的邊界附近，橫跨幾個(gè)單元，在存儲(chǔ)單元部10的下部區(qū)域配置外圍電路部20的一部分。
其次，說明有關(guān)TMR器件11的構(gòu)造。該TMR器件11由磁化固著層(磁性層)、隧道結(jié)層(非磁性層)、磁記錄層(磁性層)的至少3層構(gòu)成。而且，TMR器件11變成以下所示的1重隧道結(jié)構(gòu)造或2重隧道結(jié)構(gòu)造，其中之一的構(gòu)造也行。
圖4A、圖4B表示1重隧道結(jié)構(gòu)造的TMR器件剖面圖。以下，說明1重隧道結(jié)構(gòu)造的TMR器件11。
圖4A中所示的TMR器件11是由順序?qū)盈B模板101、初始強(qiáng)磁性層102、反強(qiáng)磁性層103的磁化固著層41，該磁化固著層41上邊形成的隧道結(jié)層42，及該隧道結(jié)層42上邊順序?qū)盈B自由強(qiáng)磁性層105和接點(diǎn)層106的磁記錄層43構(gòu)成。
同樣，圖4B中所示的TMR器件11是由順序?qū)盈B模板101、初始強(qiáng)磁性層102、反強(qiáng)磁性層103、強(qiáng)磁性層104′、非磁性層107、及強(qiáng)磁性層104″的磁化固著層41，該磁化固著層41上邊形成的隧道結(jié)層42，該隧道結(jié)層42上邊順序?qū)盈B強(qiáng)磁性層105′、非磁性層107、強(qiáng)磁性層105″、及接點(diǎn)層106磁記錄層43構(gòu)成。
另外，該圖4B示出的TMR器件11中，由于導(dǎo)入磁化固著層41內(nèi)包括強(qiáng)磁性層104′、非磁性層107、強(qiáng)磁性層104″的3層構(gòu)造和磁記錄層43內(nèi)包括強(qiáng)磁性層105′、非磁性層107、強(qiáng)磁性層105″的3層構(gòu)造，因此比圖4A所示TMR器件11還能抑制強(qiáng)磁性內(nèi)部磁極的發(fā)生，能夠提供更適合微細(xì)化的單元構(gòu)造。
圖5A、圖5B表示2重隧道結(jié)構(gòu)造的TMR器件剖面圖。以下，說明2重隧道結(jié)構(gòu)造的TMR器件11。
圖5A所示的TMR器件11是由順序?qū)盈B模板101、初始強(qiáng)磁性層102、反強(qiáng)磁性層103、基準(zhǔn)強(qiáng)磁性層104的第1磁化固著層41a，在該第1磁化固著層41a上邊第1隧道結(jié)層42a，在該第1隧道結(jié)層42a上邊形成的磁記錄層43，在該磁記錄層43上邊形成的第2隧道結(jié)層42b，以及在該第2隧道結(jié)層42b上邊順序?qū)盈B基準(zhǔn)強(qiáng)磁性層104、反強(qiáng)磁性層103、初始強(qiáng)磁性層102、接點(diǎn)層106的第2磁化固著層41b而構(gòu)成。
圖5B所示的TMR器件11是由順序?qū)盈B模板101、初始強(qiáng)磁性層102、反強(qiáng)磁性層103、基準(zhǔn)強(qiáng)磁性層104的第1磁化固著層41a，該第1磁化固著層41a上邊形成的第1隧道結(jié)層42a，第1磁化固著層41a上邊形成的第1隧道結(jié)層42a，該第1隧道結(jié)層42a上邊順序?qū)盈B由強(qiáng)磁性層43′、非磁性層107、強(qiáng)磁性層43″的3層構(gòu)造的磁記錄層43，該磁記錄層43上邊形成的第2隧道結(jié)層42b，該第2隧道結(jié)層42b上邊順序?qū)盈B強(qiáng)磁性層104′、非磁性層107、強(qiáng)磁性層104″、反強(qiáng)磁性層103、初始強(qiáng)磁性層102、接點(diǎn)層106的第2磁化固著層41b而構(gòu)成。
另外，該圖5B所示的TMR器件11中，由于導(dǎo)入構(gòu)成磁記錄層43的強(qiáng)磁性層43′、非磁性層107、強(qiáng)磁性層43″的3層構(gòu)造和第2磁化固著層41b內(nèi)包括強(qiáng)磁性層104′、非磁性層107、強(qiáng)磁性層104″的3層構(gòu)造，所以比圖5A所示TMR器件11還能抑制強(qiáng)磁性內(nèi)部磁極的發(fā)生，能夠提供更適合微細(xì)化的單元構(gòu)造。
因?yàn)椴捎眠@樣的2重隧道結(jié)構(gòu)造的TMR器件11，與采用1重隧道結(jié)構(gòu)造的TMR器件11的情況比較，施加同樣外部偏壓時(shí)的MR比(‘1’狀態(tài)、‘0’狀態(tài)的電阻變化率)惡化少，可在更高偏壓下工作。即，對(duì)單元內(nèi)的信息向外部讀出時(shí)變得有利。
這種1重隧道結(jié)構(gòu)造或2重隧道結(jié)構(gòu)造的TMR器件11，使用以下的材料形成。
關(guān)于磁化固著層41、41a、41b和磁記錄層43的材料，可以使用例如，F(xiàn)e、Co、Ni或它們的合金、自旋極化率大的四氧化三鐵、CrO2、RXMnO3-y(R稀土類，XCa、Ba、Sr)等的氧化物以外，使用NiMnSb、PtMnSb等的磁性合金。并且，關(guān)于其磁性體，只要不失去強(qiáng)磁性就可以，也可以多少含有Ag、Cu、Au、Al、Mg、Si、Bi、Ta、B、C、O、N、Pd、Pt、Zr、Ir、W、Mo、Nb等的非磁性元素。
關(guān)于構(gòu)成磁化固著層41、41a、41b一部分的反強(qiáng)磁性層103材料，可以使用Fe-Mn、Pt-Mn、Pt-Cr-Mn、Ni-Mn、Ir-Mn、NiO、Fe2O3等。
關(guān)于隧道結(jié)層42、42a、42b的材料，可以使用Al2O3、SiO2、MgO、AlN、Bi2O3、MgF2、CaF2、SrTiO2、AlLaO3等的各種電介質(zhì)。這些電介質(zhì)中，就是存在氧、氮、氟缺損也無妨。
圖6A表示現(xiàn)有技術(shù)的MRAM芯片平面圖。圖6B表示本發(fā)明第1實(shí)施例的MRAM芯片平面圖。圖7A表示沿圖6A的VIIA-VIIA線的現(xiàn)有MRAM芯片剖面圖。圖7B表示沿圖6A的VIIA-VIIA線的第1實(shí)施例MRAM芯片剖面圖。
按照上述第1實(shí)施例，在存儲(chǔ)單元部10的下部區(qū)域配置外圍電路部20的一部分電路。為此，只有在存儲(chǔ)單元部10的下部區(qū)域配置的外圍電路部20的電路部分，可以縮小外圍電路部20的表面面積。其結(jié)果，可以縮小MRAM芯片的面積。
就是，如圖6A所示，MRAM芯片大致可分類為存儲(chǔ)單元部10和外圍電路部20。如圖7A所示，存儲(chǔ)單元部10的下部區(qū)域存在沒有怎么使用的空間45。于是，按照第1實(shí)施例，如圖7B所示，在以往存在著空間45的存儲(chǔ)單元部10下部區(qū)域，配置外圍電路部20的一部分電路。因此，有效運(yùn)用存儲(chǔ)單元部10的下部區(qū)域，如圖6B所示，可以縮小MRAM芯片的面積。
并且，配置于存儲(chǔ)單元部10下部區(qū)域的外圍電路部20的電路，可以利用用于外圍電路形成的層。從而，由于配置的區(qū)域不同，不需要變更層面，不需要增加工藝，也不擔(dān)心增加成本。
另外，配置于存儲(chǔ)單元部10下部區(qū)域的外圍電路部20電路不限于圖2所示的電路，也可以在存儲(chǔ)單元部10下部區(qū)域，配置存儲(chǔ)單元部10的外部區(qū)域上配置的讀出放大器25或字線驅(qū)動(dòng)晶體管26等寫入布線氧驅(qū)動(dòng)器。
第2實(shí)施例的半導(dǎo)體存儲(chǔ)裝置是只采用TMR器件和寫入·讀出布線的TMR器件型單元構(gòu)造。
圖8表示本發(fā)明第2實(shí)施例半導(dǎo)體存儲(chǔ)裝置的存儲(chǔ)單元部平面圖。圖9表示本發(fā)明第2實(shí)施例半導(dǎo)體存儲(chǔ)裝置的外圍電路部平面圖。圖10表示沿圖8、圖9的X-X線的半導(dǎo)體存儲(chǔ)裝置示意性剖面圖。
如圖8、圖10所示，第2實(shí)施例半導(dǎo)體存儲(chǔ)裝置的存儲(chǔ)單元部10是由TMR器件11、位線13、寫入字線14a和讀出字線14b構(gòu)成。該存儲(chǔ)單元部10中，矩陣狀周期性配置位線13和寫入字線14a使其互相垂直，并在這些位線13與寫入字線14a的各個(gè)交點(diǎn)，配置TMR器件11。并且，這樣配置讀出字線14b，使其與位線13離開間隔，且跟寫入字線14a垂直。
如圖9、圖10所示，在存儲(chǔ)單元部10的下部區(qū)域，配置第2實(shí)施例半導(dǎo)體存儲(chǔ)裝置的一部分外圍電路部20。
例如，如圖9所示，將外圍電路部20的一部分列系電路配置在存儲(chǔ)單元部10的下部區(qū)域，將外圍電路部20的行系電路配置在存儲(chǔ)單元部10的外部區(qū)域。就是，把列系電路的位線驅(qū)動(dòng)晶體管21、電源布線和接地布線22、列地址線23、列譯碼器24配置在存儲(chǔ)單元部10的下部區(qū)域。另一方面，把行系電路的讀出放大器25、行系電路的字線驅(qū)動(dòng)晶體管26、行譯碼器27、行地址布線28配置在存儲(chǔ)單元部10的外部區(qū)域上。
具體點(diǎn)說，如圖10所示，在半導(dǎo)體襯底30上形成器件區(qū)域31和器件隔離區(qū)32。該器件區(qū)域31的半導(dǎo)體襯底30上邊，形成柵電極33。在夾著該柵電極33的器件區(qū)域31內(nèi)，形成源/漏擴(kuò)散層34。由此，形成MOS晶體管35，而該MOS晶體管35將變成例如位線驅(qū)動(dòng)晶體管21。并且，半導(dǎo)體襯底30上的層間絕緣膜36內(nèi)形成布線層37，而該布線層37將變成電源布線和接地布線22。而且，該布線層37和源/漏擴(kuò)散層34用第1接觸層38進(jìn)行連接，布線層37和讀出字線14b用第2接觸層39進(jìn)行連接。于是，電源布線和接地布線22將電位傳遞給位線驅(qū)動(dòng)晶體管21，使該位線驅(qū)動(dòng)晶體管21發(fā)生寫入電流。并且，伸向存儲(chǔ)單元部10外側(cè)的位線13上，連接有‘1’、‘0’判定用的讀出放大器25。
還有，與第1實(shí)施例同樣，離開存儲(chǔ)單元部10與外圍電路部20的邊界附近，跨過幾個(gè)單元，在存儲(chǔ)單元部10的下部區(qū)域，配置一部分外圍電路部20。
按照上述第2實(shí)施例，可以達(dá)到與第1實(shí)施例同樣的效果。
進(jìn)而，在第2實(shí)施例中，沒有給每個(gè)TMR器件11設(shè)置讀出用的開關(guān)器件，因而存儲(chǔ)單元部10的下部區(qū)域要比第1實(shí)施例增加。因此，在存儲(chǔ)單元部10的下部區(qū)域，可以比第1實(shí)施例時(shí)配置更多的外圍電路部20的電路。于是，會(huì)進(jìn)一步縮小外圍電路部20的表面面積，進(jìn)而會(huì)縮小MRAM芯片的面積。
另外，與第1實(shí)施例同樣，在存儲(chǔ)單元部10的下部區(qū)域配置的外圍電路部20的電路不限定于圖9所示的電路，也可以在存儲(chǔ)單元部10的下部區(qū)域，配置在存儲(chǔ)單元部10的外部區(qū)域上配置的讀出放大器25或字線驅(qū)動(dòng)晶體管26等的寫入用驅(qū)動(dòng)器。
第3實(shí)施例是把本發(fā)明應(yīng)用于MRAM混裝邏輯電路的例子，并以存儲(chǔ)單元部的下部區(qū)域配置一部分邏輯電路為特征。
圖11A表示本發(fā)明第3實(shí)施例的半導(dǎo)體存儲(chǔ)裝置平面圖。圖11B表示沿圖11A的XIB-XIB線的半導(dǎo)體存儲(chǔ)裝置剖面圖。
如圖11A、圖11B所示，MRAM混裝芯片是用存儲(chǔ)單元部10、外圍電路部20和邏輯電路部50構(gòu)成。而且，將邏輯電路部50的第1邏輯電路部50a配置在存儲(chǔ)單元部10的外部區(qū)域，邏輯電路部50的第2邏輯電路部50b則配置在存儲(chǔ)單元部10的下部區(qū)域。
還有，邏輯電路部50的第2邏輯電路部50b，與第1實(shí)施例的外圍電路部20同樣，從存儲(chǔ)單元部10與邏輯電路部50的邊界附近，跨過幾個(gè)單元，配置在存儲(chǔ)單元部10的下部區(qū)域。
圖12表示現(xiàn)有技術(shù)的MRAM芯片平面圖。圖13A表示沿圖12的XIIIA-XIIIA線的現(xiàn)有MRAM芯片剖面圖。圖13B表示本發(fā)明第1實(shí)施例的MRAM芯片剖面圖。
按照上述第3實(shí)施例，在存儲(chǔ)單元部10的下部區(qū)域，配置邏輯電路部50的一部分(第2邏輯電路部50b)。因此，在存儲(chǔ)單元部10的下部區(qū)域配置的只是第2邏輯電路部50b的部分。其結(jié)果，可以縮小MRAM芯片的面積。
就是，如圖12所示，MRAM芯片大致分開，可分類為存儲(chǔ)單元部10和邏輯電路部50。如圖13A所示，現(xiàn)在，存儲(chǔ)單元部10的下部區(qū)域存在著沒有什么使用的空間45。于是，按照第3實(shí)施例，如圖13B所示，在現(xiàn)有的空間45存在的存儲(chǔ)單元部10下部區(qū)域，配置邏輯電路部50的一部分電路(第2邏輯電路部50b)。因此，有效運(yùn)用存儲(chǔ)單元部10的下部區(qū)域，就可能縮小MRAM芯片的面積。進(jìn)而，也可以等效地增加邏輯電路部50的電路。
另外，第3實(shí)施例中，在存儲(chǔ)單元部10的下部區(qū)域，雖然只是配置邏輯電路部50的一部分，但是也可以與部分外圍電路部20合起來進(jìn)行配置。
以下，舉一個(gè)例子，具體地說明第3實(shí)施例的芯片布局。圖14是表示現(xiàn)有技術(shù)的混裝存儲(chǔ)器的LSI芯片布局示意性平面圖。圖15A、15B是表示本發(fā)明第3實(shí)施例的混裝存儲(chǔ)器的LSI芯片布局示意性剖面圖。圖16表示圖15A的邏輯部近旁的示意性剖面圖。
如圖14所示，混裝存儲(chǔ)器的LSI芯片由MPU部分、SDRAM部分、模擬部分、邏輯部、以及DRAM部分構(gòu)成。而且，如圖15A所示，第3實(shí)施例的混裝MRAM的LSI芯片，把圖14的DRAM部分置換為MRAM，并在該MRAM部分的下部區(qū)域等配置MPU部分或邏輯部。就是，如圖16所示，采用多層布線技術(shù)，形成CMOS和多層布線以后，形成MRAM單元陣列和電源線·總線的這種布線。因此，在MRAM部分的下部區(qū)域，變成可能形成邏輯部或MPU部分這樣的隨機(jī)邏輯電路。其結(jié)果，大幅度縮小形成芯片面積。
另外，如圖15所示，通過把SDRAM置換為MRAM，并應(yīng)用第3實(shí)施例的技術(shù)，也可以將MRAM部分與邏輯部組合起來。這時(shí)，可能進(jìn)一步縮小芯片面積。
第4實(shí)施例是與第2實(shí)施例同樣的單元構(gòu)造，外圍電路部也形成存儲(chǔ)單元部的TMR器件，利用該外圍電路部的TMR器件作為接觸層。
圖17表示本發(fā)明第4實(shí)施例的半導(dǎo)體存儲(chǔ)裝置剖面圖。該圖17表示存儲(chǔ)單元部10與外圍電路部20的邊界附近的情況。
如圖17所示，與第2實(shí)施例同樣，存儲(chǔ)單元部10是由TMR器件11、位線13、寫入字線14a、以及讀出字線14b構(gòu)成。
另一方面，將外圍電路部20的一部分配置在存儲(chǔ)單元部10的下部區(qū)域，外圍電路部20的其它部分，在與存儲(chǔ)單元部10相同層面形成布線。即，在半導(dǎo)體襯底30上邊形成MOS晶體管35，并在MOS晶體管35的源/漏擴(kuò)散層34上連接第1接觸層61。該第1接觸層61上連接第1布線層62a，并在讀出字線14b下面，配置與該第1布線層62a分開的一部分第2布線層62b。即，從存儲(chǔ)單元部10的下部區(qū)域向存儲(chǔ)單元部10的外部區(qū)域，引出第2布線層62b。該引出的第2布線層62b介以第2接觸層63，連到第2布線層64，該第2布線層64介以第3接觸層65，連到第3布線層66，該第3布線層66介以第4接觸層67，連到第4布線層68。
在這里，外圍電路部20的各布線層64、66、68都是由存儲(chǔ)單元部10的各布線層14b、13、14a的一部分構(gòu)成。并且，第4接觸層67是由存儲(chǔ)單元部10的TMR器件11一部分構(gòu)成。從而，在分別與存儲(chǔ)單元部10的讀出字線14b、位線13、TMR器件11、寫入字線14a相同層面上，形成外圍電路部20的第2布線層64、第3布線層66、第4接觸層67、以及第4布線層68。
另外，一般地說TMR器件11的電阻為1kΩ·μm2左右，然而也可能降低到例如100Ω·μm2或10Ω·μm2左右。因此，把表面積大約1μm2的TMR器件11，例如100個(gè)并聯(lián)的情況下，獲得100Ωμm2×100＝1Ω，10Ωμm2×100＝0.1Ω。這樣，可以分別降低TMR器件11的電阻。因此，可以充分運(yùn)用TMR器件11作為接觸層。
按照上述第4實(shí)施例，可以達(dá)到與上述第2實(shí)施例同樣的效果。
進(jìn)而，至于外圍電路部20，利用TMR器件11作為接觸層的一部分(第4接觸層67)。因此，不會(huì)增加工藝步驟，可以運(yùn)用位于存儲(chǔ)單元部10的最上層的寫入字線14a、TMR器件11、位線13、及讀出字線14b等作為外圍電路的一部分。因而，可以大幅度提高外圍電路布局的自由度。
另外，第4實(shí)施例存儲(chǔ)單元部10并不限定于第2實(shí)施例的構(gòu)造，例如也可以采用將第1實(shí)施例那樣的TMR器件和PN結(jié)二極管組合起來的1個(gè)TMR器件+1個(gè)晶體管型的單元構(gòu)造。
第5實(shí)施例的半導(dǎo)體存儲(chǔ)裝置是組合TMR器件和MOS晶體管的1個(gè)TMR器件+1個(gè)二極管型的單元構(gòu)造。
圖18表示本發(fā)明第5實(shí)施例的半導(dǎo)體存儲(chǔ)裝置平面圖。圖19表示沿圖18的XIX-XIX線的半導(dǎo)體存儲(chǔ)裝置剖面圖。圖20表示沿圖18的XX-XX線的半導(dǎo)體存儲(chǔ)裝置剖面圖。
如圖18所示，第5實(shí)施例的MRAM芯片布局是在芯片上邊配置多個(gè)存儲(chǔ)單元部10，而在這些存儲(chǔ)單元部10的端部配置外圍電路部20的列譯碼器24和行譯碼器27。而且，沿行方向配置連到列譯碼器24的多條行地址布線28。這些列地址線23和行地址布線28橫跨多個(gè)存儲(chǔ)單元部10，分別連到這些存儲(chǔ)單元部10多條(例如4條或8條)的位線或字線(圖未示出)上。
如圖19所示，第5實(shí)施例半導(dǎo)體存儲(chǔ)裝置的存儲(chǔ)單元部10由TMR器件11、位線13、字線14、及MOS晶體管35構(gòu)成。該存儲(chǔ)單元部10中，使其互相垂直矩陣狀周期性配置位線13和字線14，并在位線13于字線14的各個(gè)交點(diǎn)，配置TMR器件11。與該TMR器件11成對(duì)，每個(gè)單元都配置MOS晶體管35，該MOS晶體管35通過第1、第2接觸層38、39，布線層37，下部電極70連到TMR器件11。
如圖19、圖20所示，將第5實(shí)施例半導(dǎo)體存儲(chǔ)裝置的一部分外圍電路部20(例如，行地址布線28、列地址線23)配置在存儲(chǔ)單元部10的間隙內(nèi)。即，與存儲(chǔ)單元部10的例如字線14同時(shí)形成行地址布線28，而且配置在位線13型的間隙內(nèi)。并且，與存儲(chǔ)單元部10的例如布線層37同時(shí)形成列地址布線23，而且配置在字線14型的間隙內(nèi)。而且，把連到TMR器件11的位線13配置在構(gòu)成LSI布線層的最上層。
上述第5實(shí)施例半導(dǎo)體存儲(chǔ)裝置的寫入·讀出工作實(shí)行如下。
首先，把信息寫入任意的單元時(shí)，用行地址布線28選擇字線14，用列地址線23選擇位線13。按照該選定的字線14和位線13，選擇寫入信息的單元，把‘0’或‘1’的數(shù)據(jù)寫入該選擇單元的TMR器件11。該寫入的數(shù)據(jù)種類(‘0’或‘1’)由流過字線14的電流極性決定。
另一方面，讀出任意單元的信息時(shí)，使連接選擇單元的單元選擇晶體管35的柵電極33變成ON。因此，讀出電流按位線13～TMR器件11～下部電極70～第2接觸層39～布線層37～接觸層38～單元選擇晶體管35～共同接地線71的順序流動(dòng)。而且通過讀出放大電路(圖未示出)讀出信息。
按照上述第5實(shí)施例，在存儲(chǔ)單元部10的位線13或字線14下面的間隙內(nèi)，配置外圍電路部20的行地址布線28或列地址線23。所以能夠有效運(yùn)用存儲(chǔ)單元部10內(nèi)的間隙，可縮小MRAM芯片的面積。
并且，通過例如與字線14同時(shí)形成行地址布線28，例如與布線層37同時(shí)形成列地址線23，可以減少外圍電路部20的電路制造工序。
并且，將行地址布線28或列地址線23配置在存儲(chǔ)單元部10的下部區(qū)域。因此，形成行地址布線28或列地址線23之際，恐怕對(duì)作為300℃+α左右的耐熱性的TMR器件11會(huì)發(fā)生熱處理的惡劣影響。然而，按照第5實(shí)施例，為了在比TMR器件11的下面，配置行地址布線28或列地址線23，可在形成行地址布線28或列地址線23以后形成TMR器件11。從而，可以抑制因上述熱處理對(duì)TMR器件11的惡劣影響發(fā)生。
并且，TMR器件11有可能在制造工序中污染凈化工作室等里的制造設(shè)備。為此，采用把TMR器件11配置在盡可能靠近最上層的地方的辦法，可以減少制造設(shè)備的污染。
第6實(shí)施例是把第5實(shí)施例的單元構(gòu)造變更為組合TMR器件和PN結(jié)二極管的1個(gè)TMR器件+1個(gè)二極管型的單元構(gòu)造。
圖21表示第6實(shí)施例半導(dǎo)體存儲(chǔ)裝置沿位線方向的剖面圖。圖22表示第6實(shí)施例半導(dǎo)體存儲(chǔ)裝置沿字線方向的剖面圖。另外，圖21是沿圖18的XIX-XIX線的半導(dǎo)體存儲(chǔ)裝置剖面圖。圖22表示沿圖18的XX-XX線的半導(dǎo)體存儲(chǔ)裝置剖面圖。
如圖21、圖22所示，在存儲(chǔ)單元部10的下部區(qū)域沿位線13的方向，配置列地址線23。在該列地址線23的下部區(qū)域沿字線14的方向，配置行地址布線28。
上述第6實(shí)施例半導(dǎo)體存儲(chǔ)裝置的寫入·讀出工作執(zhí)行如下。
首先，將信息寫入任意的單元時(shí)，用行地址布線28選擇字線14，用列地址線23選擇位線13。按照該選定的字線14和位線13，選擇寫入信息的單元，把‘0’或‘1’的數(shù)據(jù)寫入該選擇單元的TMR器件11。該寫入的數(shù)據(jù)種類(‘0’或‘1’)隨改變流入位線13或字線14電流的任一方的極性來決定。
另一方面，讀出任意單元的信息時(shí)，給連接選擇單元的位線13和字線14，施加對(duì)與TMR器件11串聯(lián)連接的PN結(jié)二極管12為正向這樣的電壓。這時(shí)，給連到非選擇單元的位線13和字線14，施加對(duì)PN結(jié)二極管12為反向這樣的電壓。例如，假定該P(yáng)N結(jié)二極管12是從位線13朝向字線14的方向?yàn)檎虻膒n結(jié)二極管時(shí)，在位線13和字線14上，分別施加滿足下列關(guān)系式(1)、(2)的偏置電壓V位線、V字線。其結(jié)果，只有選擇單元內(nèi)流過讀出電流，通過讀出放大電路(圖未示出)讀出信息。
選擇單元V位線＞V字線…(1)非選擇單元V位線＜V字線…(2)按照上述第6實(shí)施例，可以達(dá)到與第5實(shí)施例同樣的效果。
進(jìn)而，第6實(shí)施例與第5實(shí)施例比較，在存儲(chǔ)單元部10的下部區(qū)域存在著間隙多。于是，可以在比第5實(shí)施例多的間隙，配置更多的行地址布線28和列地址線23，因而可能進(jìn)一步縮小MRAM芯片的面積。
另外，第6實(shí)施例中，雖然在行地址布線28的上層配置列地址線23，但是不限于此。例如，也可以在列地址線23的上層配置行地址布線28。如圖19所示也可以在與字線14同一層面上形成行地址布線28，如果在最上層的位線13下有間隙的話，也可以把列地址線23或行地址布線28形成于此。
第7實(shí)施例的半導(dǎo)體存儲(chǔ)裝置是多個(gè)TMR器件互相并聯(lián)連接的梯形的單元構(gòu)造。
圖23表示本發(fā)明第7實(shí)施例的半導(dǎo)體存儲(chǔ)裝置剖面圖。
第7實(shí)施例半導(dǎo)體存儲(chǔ)裝置的存儲(chǔ)單元部10由TMR器件11、寫入位線13a、讀出位線13b、及寫入字線14構(gòu)成。該存儲(chǔ)單元部10中，將多個(gè)TMR器件11并列配置在同一層面上。而且，各TMR器件11的一端部用寫入位線13a互相連接，各TMR器件11的另一端部用讀出位線13b互相連接一起。并且，與讀出位線13b分開在TMR器件11的下方，分別配置寫入字線14。并且，將寫入晶體管(圖未示出)連接到寫入位線13a，將讀出晶體管(圖未示出)連接到讀出位線13b。
第7實(shí)施例半導(dǎo)體存儲(chǔ)裝置的外圍電路部20的一部分，被配置存儲(chǔ)單元部10的下部區(qū)域。該外圍電路部20的一部分，與第1實(shí)施例同樣，從存儲(chǔ)單元部10與外圍電路部20的邊界附近跨過幾個(gè)單元，配置在存儲(chǔ)單元部10的下部區(qū)域。外圍電路部20的構(gòu)造因?yàn)榕c上述各實(shí)施例同樣，所以外圍電路部20的詳細(xì)說明省略。
還有，按照第7實(shí)施例的梯形構(gòu)造的情況下，給并聯(lián)連接的多個(gè)TMR器件11之中任意TMR器件11寫入數(shù)據(jù)，讀出該寫入后的數(shù)據(jù)時(shí)，按如下的方法執(zhí)行。
首先，在第1周期，使連接到讀出位線13b的讀出用晶體管ON(導(dǎo)通)，第1讀出電流流入并聯(lián)連接的多個(gè)TMR器件11。而且，將該第1讀出電流存入讀出電路(圖未示出)。而后，使讀出用的晶體管OFF(截止)，并使讀出電流OFF。
其次，在第2周期，寫入期待值的‘1’或‘0’數(shù)據(jù)的寫入電流流到寫入位線13a和寫入字線14，對(duì)任意的TMR器件11再次進(jìn)行數(shù)據(jù)的寫入。而后，使該寫入電流OFF。
接著，在第3周期，使讀出用的晶體管ON，第2讀出電流流入并聯(lián)連接的多個(gè)TMR器件11。而且，把該第2讀出電流存入讀出電路。然后，比較第1周期存入讀出電路的第1讀出電流與第3周期存入讀出電路的第2讀出電流。在這里，寫入時(shí)，執(zhí)行期待值‘1’數(shù)據(jù)的寫入動(dòng)作時(shí)，如果第1和第2讀出電流不變，就決定向任意的TMR器件11寫入‘1’數(shù)據(jù)，如果第1和第2讀出電流變化，就決定寫入‘0’數(shù)據(jù)。另一方面，寫入時(shí)，執(zhí)行期待值‘0’數(shù)據(jù)的寫入動(dòng)作的情況下，如果第1和第2讀出電流不變，就決定向任意的TMR器件11寫入‘0’數(shù)據(jù)，如果第1和第2讀出電流變化，就決定寫入‘1’數(shù)據(jù)。這樣以來，就可能將寫入任意的TMR器件11內(nèi)的數(shù)據(jù)讀出來。
以后，在第4周期，電流流到寫入位線13a和下入字線14，與初始(初期)狀態(tài)相同，使其數(shù)據(jù)再次寫入任意的TMR器件11，讀出工作結(jié)束。
按照上述第7實(shí)施例，可以達(dá)到與第1實(shí)施例同樣的效果。
進(jìn)而，第7實(shí)施例中，沒有在每個(gè)TMR器件11上設(shè)置讀出用的開關(guān)器件，而是在多個(gè)并聯(lián)連接的各TMR器件上設(shè)置讀出用的開關(guān)器件。因此，存儲(chǔ)單元部10的下部區(qū)域比第1實(shí)施例增大，因而，可以在存儲(chǔ)單元部10的下部區(qū)域，配置比第1實(shí)施例時(shí)還要多的外圍電路部20的電路。所以，可以進(jìn)一步縮小外圍電路部20的表面面積，能夠進(jìn)一步縮小MRAM芯片的面積。
還有，上述各實(shí)施例中，雖然利用TMR器件作為存儲(chǔ)器件，但是也可以利用由2層磁性層和夾到該磁性層內(nèi)的導(dǎo)體層構(gòu)成GMR(GiantMagneto Resistive大功率磁阻)來代替TMR器件。
另外的優(yōu)點(diǎn)和改進(jìn)，對(duì)于本領(lǐng)域普通技術(shù)人員將是顯而易見。因此，本發(fā)明概括起來說并不限于這里表示和描述的具體細(xì)節(jié)和表現(xiàn)的各實(shí)施例。所以，應(yīng)該能夠作各種各樣的修改而不脫離由附屬權(quán)利要求書及其等同物所限定的本發(fā)明總構(gòu)思的精神或范圍。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)裝置，包括存儲(chǔ)單元部和外圍電路部，其特征在于上述存儲(chǔ)單元部包括第1磁阻效應(yīng)器件，與上述第1磁阻效應(yīng)器件成對(duì)配置在每一個(gè)單元、將數(shù)據(jù)寫入上述第1磁阻效應(yīng)器件或從上述第1磁阻效應(yīng)器件讀取上述數(shù)據(jù)的第1電路；上述外圍電路部包括控制上述第1電路的第2電路，第2電路的至少一部分配置在上述存儲(chǔ)單元部的下部區(qū)域。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于上述第2電路包括布線，以及連接上述布線之間，作為接觸使用的第2磁阻效應(yīng)器件。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于上述第2磁阻效應(yīng)器件配置在與上述第1磁阻效應(yīng)器件同一層面上。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于上述第2電路的至少一部分是從上述存儲(chǔ)單元部的上述下部區(qū)域，引出到上述存儲(chǔ)單元部的外部區(qū)域的上述外圍電路部。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于上述第1電路包括連接到上述第1磁阻效應(yīng)器件，并配置在構(gòu)成LSI的布線最上層的第1布線，上述第2電路包括配置在上述第1布線下的上述存儲(chǔ)單元部?jī)?nèi)的第2布線。
6.根據(jù)權(quán)利要求5所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于上述第2布線是地址布線。
7.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于上述存儲(chǔ)單元部包括配置在與上述第1磁阻效應(yīng)器件同一層面的第3磁阻效應(yīng)器件，上述第1和第3磁阻效應(yīng)器件分別具有一端部和另一端部，互相連接上述第1和第3磁阻效應(yīng)器件的上述一端部的第4布線，互相連接上述第1和第3磁阻效應(yīng)器件的上述另一端部的第5布線，與上述第4布線或第5布線分開配置的第6布線。
8.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于上述第2電路的至少一部分配置在上述存儲(chǔ)單元部的正下方區(qū)域。
9.根據(jù)權(quán)利要求8所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于上述存儲(chǔ)單元部的正下方區(qū)域是從上述存儲(chǔ)單元部與上述外圍電路部的邊界附近上述存儲(chǔ)單元部的1個(gè)單元以上內(nèi)側(cè)的上述存儲(chǔ)單元部的上述下部區(qū)域。
10.根據(jù)權(quán)利要求8所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于上述存儲(chǔ)單元部的正下方區(qū)域是從上述存儲(chǔ)單元部與上述外圍電路部的邊界附近跨過多個(gè)單元的上述存儲(chǔ)單元部的上述下部區(qū)域。
11.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于上述第1電路包括至少整流器件或晶體管。
12.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于上述第2電路包括地址譯碼器、地址布線、讀取放大器電路、電源線和接地線之中任一種以上。
13.一種半導(dǎo)體存儲(chǔ)裝置，包括存儲(chǔ)單元部、外圍電路和邏輯電路，其特征在于上述存儲(chǔ)單元部包括第1磁阻效應(yīng)器件，與上述第1磁阻效應(yīng)器件成對(duì)在每一個(gè)單元上，將數(shù)據(jù)寫入上述第1磁阻效應(yīng)器件或從上述第1磁阻效應(yīng)器件上述讀出數(shù)據(jù)的第1電路；上述外圍電路部包括控制上述第1電路的第2電路；以及上述邏輯電路部包括第3電路，該第3電路的至少一部分配置在上述存儲(chǔ)單元部的下部區(qū)域。
14.根據(jù)權(quán)利要求13所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于上述第2電路包括布線，以及連接上述布線之間，作為接觸使用的第2磁阻效應(yīng)器件。
15.根據(jù)權(quán)利要求14所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于上述第2磁阻效應(yīng)器件配置在與上述第1磁阻效應(yīng)器件同一層面上。
16.根據(jù)權(quán)利要求13所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于上述存儲(chǔ)單元部包括配置在與上述第1磁阻效應(yīng)器件同一層面的第3磁阻效應(yīng)器件，上述第1和第3磁阻效應(yīng)器件分別具有一端部和另一端部，互相連接上述第1和第3磁阻效應(yīng)器件的上述一端部的第4布線，互相連接上述第1和第3磁阻效應(yīng)器件的上述另一端部的第5布線，與上述第4布線或第5布線分開配置的第6布線。
17.根據(jù)權(quán)利要求13所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于上述第3電路的至少一部分，配置在上述存儲(chǔ)單元部的正下方區(qū)域。
18.根據(jù)權(quán)利要求17所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于上述存儲(chǔ)單元部的正下方區(qū)域是從上述存儲(chǔ)單元部與上述邏輯電路部的邊界附近上述存儲(chǔ)單元部的1個(gè)單元以上內(nèi)側(cè)的上述存儲(chǔ)單元部的上述下部區(qū)域。
19.根據(jù)權(quán)利要求17所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于上述存儲(chǔ)單元部的正下方區(qū)域是從上述存儲(chǔ)單元部與上述邏輯電路的邊界附近跨過多個(gè)單元的上述存儲(chǔ)單元部的上述下部區(qū)域。
20.根據(jù)權(quán)利要求13所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于上述第1電路包括至少整流器件或晶體管。
21.根據(jù)權(quán)利要求13所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于上述第2電路的至少一部分配置在上述存儲(chǔ)單元部的上述下部區(qū)域。
22.根據(jù)權(quán)利要求13所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于上述第3電路是隨機(jī)邏輯電路。
全文摘要
存儲(chǔ)單元部包括第1磁阻效應(yīng)器件,以及與該第1磁阻效應(yīng)器件成對(duì)配置在每一個(gè)單元、并將數(shù)據(jù)寫入上述第1磁阻效應(yīng)器件或從第1磁阻效應(yīng)器件讀出數(shù)據(jù)的第1電路;外圍電路部包括控制第1電路的第2電路,第2電路的至少一部分配置在存儲(chǔ)單元部的下部區(qū)域。
文檔編號(hào)H01L27/10GK1379473SQ0210768
公開日2002年11月13日 申請(qǐng)日期2002年3月29日 優(yōu)先權(quán)日2001年3月29日
發(fā)明者細(xì)谷啟司, 須之內(nèi)一正 申請(qǐng)人:株式會(huì)社東芝