專利名稱：集成在微電子電路內的線圈和線圈系統(tǒng)及微電子電路的制作方法
技術領域：
本發(fā)明涉及一種集成在微電子電路內的線圈和線圈系統(tǒng)。另外，本發(fā)明還涉及一種微電子電路。
許多電路類型如振蕩器、放大器、混頻器等都需要電感(線圈)。所述電感屬于元件類型，如果將它們與其他電路部件一起集成在一芯片上，就會引發(fā)問題的出現(xiàn)。到目前為止，這意味著電感在許多情況下仍被作為分立元件使用，因為如果將它們作為線圈形式集成在芯片上的話，會有很多缺點。在很高頻率的情況下，即當頻率大大高于1GHz時，很多場合必須使用集成電感，因為這時通過分立線圈的引線進行信號傳輸是非常困難的。


圖1所示為現(xiàn)有技術中公知的一種典型的線圈實現(xiàn)方法。一條金屬軌跡穿過一個螺線，產生若干半徑不斷增大的線圈匝。如果芯片上有多個金屬層，那么這些螺線可以疊置，電感通過串聯(lián)相加。如果是并聯(lián)，則軌跡電阻減小并導致功率損耗降低。然而，這類公知的線圈或線圈形式存在一系列的缺點，例如，一個尤其突出的缺點是磁場對基片，通常為硅基片，的穿通現(xiàn)象。一般來說，在CMOS技術中使用的是一種低阻抗基片，這種基片會使由交變磁場引起的感應電流升高，從而導致?lián)p耗增大，使集成電感(線圈)的品質因數(shù)降低。例如，在千兆赫頻率范圍內，與分立元線圈相比，品質因數(shù)低了若干數(shù)量級。由于線圈品質因數(shù)是模擬電路的一個重要性能變量，因此需要提高線圈的品質因數(shù)。
例如，上述線圈類型被用于標準的CMOS過程中。在這樣的過程中，使用一種相對低阻抗的基片，它會相應地降低線圈的品質因數(shù)。如果使用高阻抗基片，損耗將降低而線圈的品質因數(shù)將提高。然而，高阻抗基片會對晶體管的整個一系列特性產生不良影響。假如使用了高阻抗基片，則在任何情況下，標準的CMOS過程都將成為不可能，從而必須采取一種不同的過程控制。然而，這是我們所不希望的。
另外一種提高線圈品質因數(shù)的可能性是采用一種合適的腐蝕過程將緊貼線圈下面的基片材料去掉，然后，可以在線圈平面與基片之間加上一個金屬層。通過引入槽，可以防止渦流并同時可以實現(xiàn)基片的屏蔽。然而，這種做法的缺點是線圈匝少了一個金屬面，而且，這樣做只能對線圈的品質因數(shù)進行微小的改善。
已知線圈的另一個缺點是需要較大的面。圖1所示線圈在電感約為9nHz的情況下需要一個0.3×0.3mm的面，如果需要更大的電感，則面要求也會相應增加。
EP-A-0 725 407介紹了一種可以集成在微電子電路內的三維線圈，在微電子電路內，該線圈的軸線與芯片表面平行。該線圈有一匝或多匝，這些匝是通過下部金屬化平面的互連、上部金屬化平面的互連及連接它們的通路觸點構成的?？傮w上，“通路”(“via”)被理解為是兩個金屬平面之間的一個連接件。在已知方法中，電感是通過一個高導磁性材料制成的鐵心獲得的，該鐵心被插在所述互連與通路觸點之間，并由此形成了該已知方法的一個基本特征。在EP-A-0 725407所披露的線圈幾何形狀的情況下，只有一小部分磁場進入基片，其結果是與此相關的損耗降低而線圈品質因數(shù)提高。盡管有此優(yōu)點，但到目前為止，此線圈幾何形狀尚未使用，其原因是目前尚未找到一種與半導體兼容的鐵心材料。況且，在高頻率情況下，所有高導磁性材料都呈現(xiàn)出高反磁性損耗現(xiàn)象，這又限制了線圈的品質因數(shù)。此外，在采用常用金屬化層的情況下，通路電阻太高。
以上述現(xiàn)有技術為出發(fā)點，本發(fā)明的目的是提供一種能集成在微電子電路內的線圈和線圈系統(tǒng)，和避免上述現(xiàn)有技術之缺點的微電子電路。尤其是旨在能以一種簡單、低成本的方式制造出高品質因數(shù)的線圈或線圈系統(tǒng)并集成在微電子電路中。
根據(jù)本發(fā)明的第一方面，該目的可通過一種集成在微電子電路內的線圈實現(xiàn)；此線圈有一匝或多匝，這些匝通過至少兩個互連的段和連接上述互連和/或互連段的通路觸點構成，該互連段在彼此分離的金屬化平面內形成。根據(jù)本發(fā)明，線圈是由兩個或多個上下疊置的通路元件構成的。
這樣就提供了一種具有高品質因數(shù)并易于集成到微電子電路內的線圈。就其基本結構而言，根據(jù)本發(fā)明的線圈出自于EP-A-0 725 407中所述線圈。由于其漏磁場對基片的穿通率低，所以，使用這樣的線圈幾何形狀可以實現(xiàn)線圈的高品質因數(shù)。在這種線圈幾何形狀的情況下，電感的計算公式如下L＝μ0×μr×A×N2/1其中，μ0為磁導率常數(shù)(1.2E-6H/M)，而μr為相對磁導率(對于鐵磁材料來說，約為100,000)。A為垂直于線圈軸線的線圈截面，N為匝數(shù)，而L為線圈長度。由于上述現(xiàn)有技術中的諸多原因，本發(fā)明的線圈省去了磁心，取而代之的是本發(fā)明的基本概念增大線圈的橫截面。如果采用EP-A-0 725 407所述方法，在通路觸點(金屬間電介質)的厚度給定為0.5μm至0.3μm(金屬化中的慣例)的情況下，為達到約10-20μm2的面，必須有非常長的互連。然而，這些長互連具有相應的高體電阻，從而會降低線圈的品質因數(shù)。如果選擇增加匝數(shù)，那么隨著線的加長，體電阻也同樣會增大。
通過采用本發(fā)明中將兩個或兩個以上通路元件上下疊置式通路觸點結構，可以以一種非常簡單的方式提高線圈的橫截面并由此改善線圈的品質因數(shù)。將多個疊置通路元件用作通路觸點可以達到這樣一個效果，即標準金屬化可被用來制作線圈。這意味著不必再使用深通路觸點上特定厚度的金屬間電介質來增加橫截面了。若要制作與標準金屬化的特定深度不同的特殊通路觸點，只有借助于特殊過程才有可能，其結果是此類線圈的制作既結構復雜又成本昂貴。本發(fā)明線圈的另一優(yōu)點是可通過短互連實現(xiàn)較大的線圈橫截面。另外，本發(fā)明還可以省去一個附加磁心，而此鐵心是EP-A-0 725 407所披露方法中的一個基本必備條件。
在現(xiàn)代硅技術中，通常有4到6個金屬平面，這意味著最底部與最頂部金屬層(金屬化平面)之間的距離可能達到4μm。如果在一標準金屬化中，上下金屬化平面之間的連接不是通過一個特定長度的通路觸點而是通過上下疊置的通路元件來實現(xiàn)，線圈橫截面高度可達到精確的所述4μm。正如前面已說明的那樣，在目前已知方法中，線圈的兩個互連之間的距離約為0.5μm。
在一個具體示例中，本發(fā)明的線圈可以有一匝或多匝，在所有情況下一個線圈匝由最底部和最頂部金屬化平面上的互連片或互連所構成，也可由用作垂直連接的、由上述金屬化平面間兩個或多個通路元件的疊置制成的通路觸點所構成。
根據(jù)本發(fā)明線圈優(yōu)選實施例見權利要求。
通路觸點的方向要至少與互連和/或互連段基本垂直，這樣做會更加有利。
金屬化平面的組成部分最好要起碼配置在一疊通路元件中各通路元件之間。
以此方式構成的通路觸點使標準金屬化用于制作線圈成為可能。在此情況下，人們已經驚奇地發(fā)現(xiàn)，由此構成的通路觸點與其他情況下所必需的較厚的單一部件通路觸點相比沒有任何缺點。
互連和/或互連段及通路觸點最好確定線圈的橫截面的界線。該橫截面是由構成互連或互連段的金屬化平面之間的垂直距離及該金屬化平面上的互連或互連段的相應長度決定的。這些長度可以在線路體電阻的限度內自由選擇。因此，對應的金屬化平面上的線路段越長，橫截面可能會相應地越大。
構成線圈匝的互連和/或互連段最好彼此相隔4μm布置。正如前面已經提到的，例如當有4至6個金屬化平面時，此距離就會產生。
在另一個改進方法中，互連和/或互連段和/或通路元件和/或在各通路元件之間提供的金屬化平面組成部分可以用銅構成，尤其最好是由電解沉積銅構成。當使用銅時，組成部分僅有一個低電阻。如果銅被用作互連材料的話，由兩個或多個通路元件疊置構成的通路觸點的電阻也很低。例如，在0.18μm技術條件下，此電阻可達到3Ω。通過將n個通路疊層并聯(lián)，可以將該電阻降至1/n。如果使用標準銅金屬化來制作線圈的話，還可以，例如在此方法中，使用低阻抗銅填充金屬平面(通路元件)之間的垂直連接片。
尤其便利的方法是使用電解沉積銅。這種生產銅的方法實際上早已為人們所知。例如，Alexander E.Braun在1999年4月份“國際半導體”雜志第58頁上發(fā)表的論文“銅電鍍”中就對此進行過介紹；其所披露的內容本發(fā)明的介紹中引作參考。
本發(fā)明可以構成一種更便于集成在基片上和/或基片內微電子電路中的線圈；該線圈軸線與基片表面平行，這樣做可以減小漏磁場對基片的穿通，從而使線圈品質因數(shù)提高。
線圈的頭和尾最好相鄰布置，以便使線圈軸線形成一個至少近似的閉合線路，最好是一個圓形線路。這樣的線圈軸線形式可以減小泄漏損失，從而進一步提高線圈品質因數(shù)。尤其當線圈軸線形成一個近似圓形線路時，此幾何形狀可使線圈以一種合適的方式進行橫向屏蔽。關于這一點，將在本說明書關于線圈系統(tǒng)部分進行更詳細的解釋說明。
本發(fā)明的第二方面提供一種用于集成在微電子電路內的線圈系統(tǒng)；根據(jù)本發(fā)明，該微電子電路以具有上述一個或多個本發(fā)明線圈為特征。關于本發(fā)明線圈系統(tǒng)的優(yōu)點、作用、效果和工作方式，可參見上述關于本發(fā)明線圈說明的全部內容，這些說明在此引作參考。
關于本發(fā)明線圈系統(tǒng)的優(yōu)選實施例，見權利要求。
為對線圈進行屏蔽，最好配置若干個由一個或多個通路元件構成的通路疊層。這些通路疊層最好布置在線圈外面，尤其最好圍繞在線圈外圍。如果整個一系列通路疊層被一個挨一個地布置在線圈周圍，那么該線圈就會實現(xiàn)有效的橫向屏蔽。
通路疊層的方向最好近似垂直于線圈軸線。
在另一個改進方案中，為對線圈進行垂向屏蔽，可至少配置一個屏蔽平面。
作為舉例，屏蔽平面形式可以是一個金屬平面。
在另一個改進方案中，屏蔽平面形式可以是一個多晶硅平面或一個帶有一高摻雜基片的結構。
如果有足夠的金屬化平面的話，那么最頂部的金屬化平面可以被用作屏蔽平面，對線圈進行上部垂直屏蔽。該金屬平面最好形成一個開槽區(qū)以防止渦流電流?？梢岳靡粋€形式為多晶硅層或高摻雜基片結構的屏蔽平面對線圈進行下部屏蔽。這個下部屏蔽平面也最好采用開槽區(qū)形式。
本發(fā)明的第三個方面提供一個具有若干集成元件并且其中至少一個元件為電感的微電子電路。根據(jù)本發(fā)明的微電子電路的特征是所配置的電感元件是按照上文所述本發(fā)明內容而形成的線圈和/或線圈系統(tǒng)。這樣就可以創(chuàng)造出能集成高品質因數(shù)線圈或線圈系統(tǒng)的微電子電路，以便使這類微電子電路也能應用于高于1GHz的極高頻率范圍。關于本發(fā)明的微電子電路的優(yōu)點、作用、效果和工作方式，同樣可以參見上述有關本發(fā)明線圈和線圈系統(tǒng)說明的全部內容，這些說明是在此引作參考。
這種微電子電路最好布置在一個由一個基片和至少一個氧化物層構成的芯片上和/或芯片內。
線圈，例如線圈系統(tǒng)，最好布置在氧化物層內。這樣的話，就可以籍助于標準金屬化來制作線圈了。
下面將參照附圖并借助于具體實施例對本發(fā)明進行更詳盡的說明其中圖1為現(xiàn)有技術線圈結構的平面視圖；圖2為本發(fā)明線圈第一具體實施例圖；圖3為圖2所示的本發(fā)明線圈截面示意圖，該線圈集成在微電子電路中；圖4為圖2所示本發(fā)明線圈的更詳盡視圖；圖5為圖4所示本發(fā)明線圈的截面示意圖，圖中標出了磁力線輪廓；圖6為本發(fā)明線圈的另一具體實施例圖；圖7為采用圖6所示線圈的本發(fā)明線圈系統(tǒng)平面示意圖；圖8為沿圖7所示剖面線VIII-VIII的本發(fā)明線圈系統(tǒng)截面視圖；圖9為采用圖6所示線圈的本發(fā)明線圈系統(tǒng)的另一具體實施例圖；以及圖10為沿圖9所示剖面線X-X的本發(fā)明線圈系統(tǒng)截面視圖。
圖1所示為現(xiàn)有技術線圈90。線圈90有一個金屬軌跡91，該軌跡穿過一個螺線并產生若干半徑不斷增大的線圈匝92。如果有多個金屬層，則以此方式構成的線圈90可以上下疊置并可串聯(lián)或并聯(lián)。然而，此線圈90存在本說明書中提及的缺點。
圖2和圖3所示為本發(fā)明線圈20集成在微電子電路10中的第一具體實施例。如圖3所示，微電子電路10布置在芯片11內，而芯片11又是由一個基片12和至少一個氧化物層13構成的。在該典型實施例中，氧化物層13布置在基片表面14上。
線圈20有一個線圈頭29和一個線圈尾30及若干線圈匝21。每個線圈匝21都是由互連22或互連段23構成的。互連22或互連段23由下部金屬化平面24和上部金屬化平面25構成。為連接兩個金屬化平面24、25或互連22或互連段23，金屬化平面24和25之間提供了被稱之為通路觸點40的垂直連接片。線圈匝21的所有構成件都是由銅制成的，因而只具有很小的電阻。被線圈匝21所封閉的線圈橫截面27是由上部金屬化平面25與下部金屬化平面24之間的垂直距離28所決定的。此距離在本具體實施例中約為4μm。此外，線圈橫截面27是由下部和上部金屬化平面24和25上的互連22或互連段23的長度所決定的。這些長度可以在線路體電阻的限度范圍內自由選擇，這意味著下部和上部金屬化平面24、25上的線段越長，橫截面也就可能相應地越大。
為了能夠通過標準金屬化來制作線圈20而不必采用通過復雜和昂貴的過程方可制作的深通路觸點，通路觸點40有一個由兩個或多個通路元件42制成的疊層41。在下部和上部金屬化平面24、25之間形成的不同金屬化平面組成部分43位于各通路元件42之間。如果銅被用作互連材料(可以采用電解沉積銅)，那么，由上下疊置的通路元件42構成并且元件之間有金屬化平面組成部分43的疊層41的電阻仍然會很低。
另外，如圖4和圖5所示，線圈20的線圈軸線26相對于基片表面14水平形成。這樣可降低漏磁場對基片12的穿通。圖5中所示磁力線60的輪廓對此進行了圖示說明。
由于可用標準金屬化制作的大線圈截面27，可以省去EP-A-0725407中所述的電磁線圈。
圖6所示為本發(fā)明線圈20的另一具體實施例。在線圈20中，線圈軸線26有一個至少近似閉合的圓形線路。因此，整個線圈20也獲得了一個近似圓形的外觀。這種線圈結構所能達到的是，除了線圈軸線26形成一個閉合線路之外，線圈頭29和線圈尾30也直接彼此相鄰。由于減少了泄露成分，線圈20的這種結構可以進一步提高線圈品質因數(shù)。圖6所示線圈20的基本結構與圖2至圖5中所示線圈20的基本結構近似相同，因此相同的元件用相同的標號表示，并且為防止重復，還參照了典型實施例的說明。
圖7和圖8所示為一線圈系統(tǒng)70，在該系統(tǒng)中，使用了一個或多個圖6中的線圈20。為了更加清晰，圖中僅例示了一個單一的線圈20。線圈20也同樣是微電子電路10的一個組成部分并且布置在芯片11的氧化物層13內，而氧化物層13則位于基片12的表面14上。
為了能夠實現(xiàn)對線圈20的有效橫向屏蔽，配置了一系列通路疊層71；它們被一個挨一個地布置在線圈圓周72外面的區(qū)域內并環(huán)繞線圈20放置。通路疊層71與通路觸點40平行延伸。
與通路觸點40相同，通路疊層71由兩個或多個通路元件75構成，各元件之間有金屬化平面的組成部分76。如同線圈20，最底部的金屬化平面為金屬化平面24，而最頂部的金屬化平面為金屬化平面25。因此，標準金屬化(尤其最好是標準銅金屬化)也可被用來制作通路疊層71。通路疊層71可以與線圈20同時制作。
與通路40和線圈20相比，通路疊層71是通過對應的觸點50與基片12相連接。
最后，圖9和圖10為圖7和圖8所示線圈系統(tǒng)的一個改進型具體實施例。在此情況下，為了與圖7和圖8相比較，同樣的元件仍以同樣的參考數(shù)碼來表示。
除了圖7和圖8中所示線圈系統(tǒng)70外，圖9和圖10所示線圈系統(tǒng)70有一個上部屏蔽平面73和一個下部屏蔽平面74。如果圖10所示微電子電路10中有充足的金屬化平面，最頂部的金屬化平面(即現(xiàn)屏蔽平面73)可以用來對線圈20的上部進行垂直屏蔽。在本具體實施例中，上部屏蔽平面73是由金屬構成。為防止渦流電流，上部屏蔽平面被形成為一個開槽區(qū)。
為了對線圈20的下部進行屏蔽，可以使用下部屏蔽平面74；該平面的形式可以是一個多晶硅層或一個帶高摻雜基片的結構。與上部屏蔽平面73相同，下部屏蔽平面74也可以構形為一個開槽區(qū)。
權利要求
1.一種集成在微電子電路(10)內的線圈，具有有一匝或多匝(21)，線圈匝(21)由在彼此分離的金屬化平面(24，25)內形成的至少兩個互連(22，23)的段和連接所述互連(22)和/或互連段(23)的通路觸點(40)構成，其中，每個通路觸點(40)則是由兩個或多個通路元件(42)上下疊置形成的疊層(41)所構成。
2.根據(jù)權利要求1所述的線圈，其中，所述通路觸點(40)的方向至少要基本上與互連(22)和/或互連段(23)垂直。
3.根據(jù)權利要求1或2中的線圈，其中，至少在疊層(41)的單個通路元件(42)之間配置金屬化平面的組成部件(43)。
4.根據(jù)權利要求1至3的任一項所述的線圈，其中，所述互連(22)和/或互連段(23)及通路觸點(40)限定線圈(20)的橫截面(27)的界線。
5.根據(jù)權利要求1至4的任一項所述的線圈，其中，構成線圈(20)的線圈匝(21)或多匝的互連(22)和/或互連段(23)彼此相隔約4μm布置。
6.根據(jù)權利要求1至5的任一項所述的線圈，其中，所述互連(22)和/或互連段(23)和/或通路元件(42)和/或配置在各通路元件(42)之間的金屬化平面組成部件(43)均由銅構成，最好是電解沉積銅。
7.根據(jù)權利要求1至6的任一項所述的線圈，其中，所述線圈(20)用于集成在布置在基片(12)之上和/或之內的微電子電路(10)內；并且線圈軸線(26)與基片表面(14)水平。
8.根據(jù)權利要求1至7的任一項所述的線圈，其中所述線圈(20)的線圈頭(29)和線圈尾(30)彼此鄰近布置，以便使線圈軸線(26)形成一個至少近似閉合的線路，最好是一個圓形線路。
9.一種集成在微電子電路10中的線圈系統(tǒng)，包含一個或多個在權利要求1至8的任一項所述的線圈(20)。
10.根據(jù)權利要求9所述的線圈系統(tǒng)，其中，為對線圈(20)進行屏蔽，配置了若干個由一個或多個通路元件(75)構成的通路疊層(71)；其中，所述通路疊層(71)被布置在線圈(20)外面，最好是圍繞在線圈外圍。
11.根據(jù)權利要求10所述的線圈系統(tǒng)，其中，所述通路疊層(71)與線圈軸線(26)近似垂直。
12.根據(jù)權利要求9至11的任一項所述的線圈系統(tǒng)，其中，配置至少一個屏蔽平面(73，74)，用于對所述線圈(20)進行垂直屏蔽。
13.根據(jù)權利要求12所述的線圈系統(tǒng)，其中，所述屏蔽平面(73)的形式為一個金屬平面。
14.根據(jù)權利要求12或13所述的線圈系統(tǒng)，其中，屏蔽平面(74)形成為一個多晶硅平面或一個帶高摻雜基片的結構。
15.一種具有若干集成元件并且其中至少一個元件為電感的微電子電路；其中，作為電感配置的元件是權利要求1至8的任一項所述的一個線圈(20)和/或權利要求9至14的任一項所述的一個線圈系統(tǒng)(70)。
16.根據(jù)權利要求15所述的微電子電路，該電路布置在一個芯片(11)之上和/或之內，其中，所述芯片(11)由一個基片(12)和至少一個氧化物層(13)構成。
17.根據(jù)權利要求16所述的微電子電路，其中，所述線圈(20)和/或線圈系統(tǒng)(70)布置在所述氧化物層(13)內。
全文摘要
本發(fā)明涉及集成在微電子電路(10)內的線圈(20)和線圈系統(tǒng)，以及相應的微電子電路(10)。本發(fā)明的線圈(20)布置在芯片(11)的氧化物層(13)內，從而氧化物層(13)布置在基片(12)的基片表面(14)上。線圈(20)包括一個或多個匝(21)，匝(21)由至少兩個導體軌跡(22，23)的段和鏈接這些軌跡(22)和/或軌跡段(23)的通路連接(40)構成，這些段分別在空間上不相連的金屬化平面(24，25)上提供。為了制造高質量線圈(20)，盡量使線圈(20)的橫截面(27)大，從而，標準的金屬化，特別是使用銅的金屬化可以用來制造線圈(20)。為達此目的，通路觸點(40)由相互疊加的兩個或多個通路元件(42)的疊層(41)形成。金屬化平面的組成部分(43)可以位于通路元件(42)之間。
文檔編號H01F27/36GK1416579SQ01806407
公開日2003年5月7日 申請日期2001年1月19日 優(yōu)先權日2000年1月20日
發(fā)明者J·伯索德, D·瑟瓦爾德, M·蒂布特 申請人:因芬尼昂技術股份公司