專利名稱：在半導體晶片中制造器件的增強淀積控制的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及在半導體晶片中制造器件的增強淀積控制的方法。
氮化硅層的各種淀積技術(shù)是已知的。一種這類技術(shù)被揭示在美國專利No.6060393中，其中，氮氧化硅層是采用等離子體增強的化學汽相淀積(PECVD)處理而淀積的，并被用作局部互連的蝕刻停止層。另一技術(shù)被揭示在美國專利No.5997757，其中，氮化硅層是采用低壓化學汽相淀積(LPCVD)處理，淀積一小時以上。
根據(jù)本發(fā)明，提供一種增強的淀積控制的方法，它包括在半導體晶片的襯底內(nèi)形成至少一個器件，和在反應(yīng)器中以至少約104Pa的壓力，在晶片上淀積氮化硅層。
本發(fā)明的上述和其他目的、特點和優(yōu)點，通過下面結(jié)合附圖對本發(fā)明示范實施例的更具體描述，將變得更清楚。圖中所示不是必須的尺度，而是側(cè)重于說明發(fā)明的原理。


圖1A至1C描繪了在采用增強淀積控制形成氮化硅層，然后形成疊加的介電層期間，半導體晶片的一部分的斷面；圖2A至2C描繪了圖1C的部分，即隨后形成穿越介電層和氮化硅層的局部互連；圖3描繪了n-溝道金屬氧化物半導體場效應(yīng)管的導通(ON)驅(qū)動電流與截止(OFF)電流的關(guān)系特性；圖4描繪P-溝道金屬氧化物半導體場效應(yīng)管的導通(ON)驅(qū)動電流與截止(OFF)電流的關(guān)系特性；圖5描繪在疊加的氮化硅層內(nèi)部，導通驅(qū)動電流隨不同應(yīng)力的變化；圖6描繪[跨導×柵極長度Lg]隨不同柵極長度的變化；圖7A至7C描繪在采用增強淀積控制形成氮化硅層，然后形成疊加的介電層的期間，半導體晶片的一部分的斷面；圖8描繪無氮化硅層的n-溝道金屬氧化物半導體場效應(yīng)管的柵極電容隨柵極電壓的變化；圖9描繪根據(jù)第一比較范例的半導體晶片的一部分的斷面；圖10A-C描繪根據(jù)第二比較范例的半導體晶片的一部分的斷面；圖11描繪根據(jù)第一比較范例的n-溝道金屬氧化物半導體場效應(yīng)管的導通驅(qū)動電流與截止電流的關(guān)系特性；圖12描繪對于根據(jù)第二比較范例的n-溝道金屬氧化物半導體場效應(yīng)管，不同的柵極電壓與變化的柵極電容的關(guān)系。
根據(jù)本發(fā)明的示范實施例，提供有一種增強淀積的處理，它用在雙層介電結(jié)構(gòu)的制造中，能在某種意義上改善下層單個或多個器件的性能。雙層介電結(jié)構(gòu)包括氮化硅層9和疊加介電層10(見圖1C)。例如，雙層介電結(jié)構(gòu)包括疊加在薄的氮化硅層9上的厚的介電層10。根據(jù)本發(fā)明的實施例，在氮化硅層9的淀積過程中，被監(jiān)視和控制的淀積壓力，已維持在至少約104Pa。
圖1A描繪在包括氮化硅層9的雙層介電結(jié)構(gòu)形成之前，半導體晶片的一部分的斷面。如圖所示，這部分包括硅襯底1，其中已形成一個或多個器件。在襯底1內(nèi)形成場氧化物區(qū)2，用來使器件絕緣。這部分還包括柵極6，它是具有形成在襯底1內(nèi)的源區(qū)8a和漏區(qū)8b的金屬氧化物半導體場效應(yīng)晶體管(MOSFET)的一部分。如圖所示，柵極6被形成在柵極氧化物層3上，在柵極氧化物層3的下面有溝道形成在源和漏區(qū)8a和8b之間。柵極氧化物層3被形成在襯底1上。在一個示范性實施例中，柵極氧化物層3是厚度為2nm的氮氧化硅(SiOXNY)薄膜。柵極6包攙雜的多晶硅(以下稱為多晶硅)層4。在實施例中，多晶硅層4的厚度大約150nm，柵極6也包括形成在多晶硅層4上的任選的導電硅化物層5。另外，在實施例中，柵極6有0.1μm的柵極長度Lg。柵極長度Lg是柵極6的尺度，是在源和漏區(qū)8a和8b橫越溝道彼此分隔的方向計量的長度。氧化物隔離膜7例如二氧化硅(SiO2)，被形成在柵極6的垂直側(cè)表面或壁面上。
下面描述多晶硅層4和硅化物層5的材料。對n-溝道MOSFET(NMOSFET)來說，多晶硅層4被攙雜以n型導電性攙雜物例如含磷的和含砷的。對P-溝道MOSFET(PMOSFET)來說，多晶硅層4被攙雜以P型導電性攙雜物例如硼。攙雜的離子是經(jīng)過10秒的1000°溫度條件下的快速熱退火(RTA)被激活。硅化物層5包括鈷硅化物(CoSi2)和鎳硅化物(NiSi2)。硅化物層5也被形成在源和漏區(qū)8a和8b上。換句話說，柵極6的頂面，源和漏區(qū)8a和8b的表面有硅化物層5形成。
圖1B描繪在氮化硅層9的淀積過程中半導體晶片改進部分的斷面范例。氮化硅層9包括含有氮化硅(SiXNY)的介電材料。在實施例中，氮化硅層9在以虛線和參考標號40作方塊表示的反應(yīng)室中淀積。氮化硅層9的厚度大約50nm。在反應(yīng)室40內(nèi)的淀積過程中，包含硅烷(SiH4)和氨(NH3)的反應(yīng)劑，被施加而流入反應(yīng)室40。分子態(tài)氮(N2)被用作載體氣體。除了分子態(tài)氮(N2)，其他惰性氣體如氦(He)和氬(Ar)，也可用作載體氣體。氨(NH3)的流速與硅烷(SiH4)的流速之比，不超過100很多，從這些比值增加約30％或減少約20％是合適的。在一示范實施例中，硅烷(SiH4)的流速從30sccm至50sccm是合適的。氮(NH3)的流速從2000sccm至4000sccm是合適的。分子態(tài)氮(N2)的流速從2000sccm至7000sccm是適合的。根據(jù)實施例在柵極6和氧化物隔離膜7上面，硅氮化物的淀積層9提供保形的階梯覆蓋。當反應(yīng)室40內(nèi)的壓力維持在大約4×104Pa時，階梯覆蓋被增強。在根據(jù)本發(fā)明的實施例中，反應(yīng)室40內(nèi)的壓力從1×104Pa至6×104Pa是合適的。在這個壓力條件下，淀積速率超過50nm/分，因此，50nm厚的氮化硅層9在不到一分鐘被淀積而成。在反應(yīng)室40內(nèi)，溫度范圍從600℃至800℃。
現(xiàn)有技術(shù)中的LPCVD處理是淀積壓力維持在30Pa至250Pa(見S.M.Sze“VLST TECHNOLOGY”，第二版，1988 McGraw-Hill Book Company出版)。這些壓力都遠低于根據(jù)本發(fā)明實施例的1×104Pa至6×104Pa的壓力范圍。本發(fā)明實施例中的壓力范圍，是現(xiàn)有技術(shù)LPCVD處理所用的淀積壓力的102至103倍。
參考圖1C，在氮化硅層9淀積以后，介電層10被形成在氮化硅層9上。介電層10包括任何合適的介電材料，包括硼磷硅(酸鹽)玻璃(BPSG)或任何合適的倍半硅氧烷，后者包括氫倍半硅氧烷，甲基氮倍半硅氧烷，甲基化氫倍半硅氧烷，或氟化倍半硅氧烷。介電層10可利用任何適當?shù)募夹g(shù)(依賴于例如所用的一種或多種材料)，形成任何合適的厚度。在實施例中，采用等離子體增強的化學汽相淀積(PECVD)處理進行淀積，然后用化學-機械研磨(CMP)處理使其平面化，BPSG的介電層10被形成至大約500nm厚度。BPSG層10包括二氧化硅(SiO2)，大約4％重量的硼和4％重量的磷。在這個PECVD處理中的溫度大約為400℃，它低于淀積氮化硅層9所用的LPCVD處理中的從600℃至800℃的溫度范圍。這兩種淀積產(chǎn)生的拉伸應(yīng)力。因為淀積氮化硅層9用較高的溫度，淀積介電層10用較低的溫度，所以氮化硅層9的拉伸應(yīng)力被維護。這一點將會被理解介電層10起到維護氮化硅層9內(nèi)部產(chǎn)生的拉伸應(yīng)力的作用。
在氮化硅層9內(nèi)部被維持的拉伸應(yīng)力，對下層結(jié)構(gòu)有影響，這將在以后描述。在進一步描述氮化硅層9內(nèi)部拉伸應(yīng)力以前，下面先參考圖2A，2B和2C，對利用氮化硅層9作為蝕刻停止層的局部互連結(jié)構(gòu)處理，進行描述。
在圖2A中，介電層10已被用CMP處理為平面。以蝕刻開口12形成的圖案化抗蝕掩模11，已被覆蓋在介電層10的頂部。從圖案化的抗蝕掩模11暴露出來的介電層10，已在活性離子蝕刻(RIE)器內(nèi)被蝕刻。介電層10被選擇的部分已從蝕刻開口12下方被除去。在RIE蝕刻器中，已使用包括八氟丁烯(C4F8)，氬(Ar)和氧氣(O2)的饋入氣體。蝕刻過程已被停止于氮化硅層9。
在圖2B中，氮化硅層9被選擇的部分已在相同的RIE蝕刻器中用包含氟利昂(CHF3)的新的饋入氣體，從蝕刻開口12下方被干刻。已穿越介電層10和氮化硅層9生成接觸孔12a。在蝕刻過程中，下層鈷硅化物的硅化物層5沒有被損壞，因此保護了包括源和漏8a和8b在內(nèi)的下層結(jié)構(gòu)。在這種蝕刻過程中，選擇率，也就是氮化硅層9的蝕刻速率和鈷硅化物層5的蝕刻速率之比，超過50。
在圖2C中，包括鎢(W)在內(nèi)的一種或多種導電材料已被淀積以在已生成的穿越介電層10和氮化硅層9的接觸孔12a中形成接觸插塞13。接觸插塞13造成與形成在介電層10上的金屬區(qū)14的電連接。在實施例中，生成接觸孔12a和淀積接觸插塞13，以致造成分別與源和漏區(qū)8a和8b的電接觸。在本發(fā)明的另一個示范實施例中，接觸孔可以是穿越介電層10和氮化硅層9被生成為以致暴露柵極6的硅化物層5，接觸插塞可在這個接觸孔內(nèi)淀積而成以致與柵極6有電接觸。
為了考慮根據(jù)本發(fā)明的實施例所制造的NMOSFET(見圖1A-1C，和2A-2C)的性能，已準備好兩個作比較的范例，即第一和第二比較的范例。現(xiàn)在，將參考圖9，描述第一比較范例。之后將參考圖10A-10C，描述第二比較范例。
現(xiàn)在參考圖9，描述第一比較范例。
圖9描繪具有為局部互連處理所準備的氮化硅層107和介電層108的半導體晶片的部分斷面。圖示的這部分包括硅襯底101。這部分還包括柵極105，它是具有在襯底101中形成的源區(qū)和漏區(qū)(未示)的NMOSFET的一部分。柵極105包括多晶硅層103，它被形成在已在襯底101中形成的柵氧化物層102上。柵極105還包括形成在多晶硅層103頂部的導電硅化物層104。氧化物隔離膜106已被加至柵極105的垂直側(cè)面或壁面。
氮化硅層107在晶片上被淀積至大約50nm的厚度，是在等離子體增強化學汽相淀積(PECVD)系統(tǒng)中，使用硅烷(SiH4)，一氧化二氮(N2O)和氮氣(N2)，在大約480℃下進行淀積。介電層108曾是原硅酸四乙酯(TEOS)的保形層。介電層108暴露的頂部表面已用CMP處理為平面。
雖然未被表示，帶蝕刻開口的圖案化抗蝕掩模已在介電層108的頂部表面上形成。利用波紋技術(shù)已使局部互連形成，其中，介電層108和氮化硅層9，已被用等離子體蝕刻處理，從蝕刻開口下方除去。粘接層110和插塞111被淀積在穿越介電層108和氮化硅層107而建造的蝕刻開口109中，以造成與下層結(jié)構(gòu)的電接觸。
現(xiàn)在參考圖10A-10C，描述第二比較范例。圖10A描繪具有為局部互連處理所準備的硅氮化物207和介電層208的半導體晶片的部分斷面。圖示的這部分包括硅襯底201。這部分還包括柵極203，每個柵極203都是具有在襯底201中形成的源/漏區(qū)206的MOS的一部分。源/漏區(qū)206具有LDD結(jié)構(gòu)。柵極203包括鎢多晶硅層，它被形成在已在襯底201中形成的柵氧化物層202上。柵極203還包括形成鎢多晶硅層頂部的分支氧化物204。氧化物隔離膜205已被加至柵203的垂直側(cè)面或壁面。每個柵極203的分支氧化物是二氧化硅(SiO2)薄膜。氧化物隔離膜205由二氧化硅(SiO2)制成。
氮化硅層207在晶片上被淀積至大約50nm的厚度，環(huán)境為，溫度范圍為750℃至800℃，采用低壓化學汽相淀積(LPCVD)處理，用的是氨(NH3)和硅烷(SiH4)或二氯硅烷(SiH2Cl2)。分子態(tài)氮氣(N2)被用作載體氣體。壓力范圍從10Pa至100Pa。采用LPCVD處理，將硅氮化物淀積至50nm所需要的時間大約1小時。介電層208曾是二氧化硅(SiO2)的保形層。介電層208暴露的頂部表面已用CMP處理為平面。
在圖10B中，帶蝕刻開口210的圖案化抗蝕掩模，已被形成在介電層208的頂部表面上。介電層208的材料已被用等離子體蝕刻處理，從蝕刻開口210的下方除去。在這個蝕刻過程中，氮化硅層207保護了下層結(jié)構(gòu)。
在圖10C中，氮化硅層207已被用等離子體蝕刻處理，從蝕刻開口210的下方除去。插塞211在穿越介電層208和氮化硅層207的蝕刻開口210a中被淀積，以造成與下層結(jié)構(gòu)電接觸。
下面就第一比較范例，第二比較范例，和本發(fā)明的實施例，參考用不同的淀積技術(shù)形成氮化硅層的NMOSFET的性能變化。
首先，根據(jù)第一比較范例，考慮具有氮化硅層107的NMOSFET的性能。如前所述，氮化硅層107是用PECVD處理技術(shù)，在大約480℃條件下，淀積在NMOSFET上的。圖11根據(jù)第一比較范例和未被氮化硅層覆蓋的NMOSFET，通過表示NMOSFET的導通(ON)驅(qū)動電流ION與截止(OFF)電流IOFF的關(guān)系來概觀其性能。在圖11中，黑色圓表示按照第一比較范例的NMOSFET的實驗數(shù)據(jù)，白以圓表示未被氮化硅層覆蓋的NMOSFET的實驗數(shù)據(jù)。實驗數(shù)據(jù)是通過測量導通驅(qū)動電流和截止電流而獲得的。導通電流是在下列條件下獲得的柵極電壓Vg＝0V，漏極電壓Vd＝1.5V，源極電壓Vs＝0V。截止電流是在下列條件下獲得的Vg＝Vd＝1.5V，Vs＝0V。圖11繪出不同柵極長度Lg的實驗數(shù)據(jù)曲線。不同的柵極長度被選擇。一些柵極長度的選擇是為了在柵極長度Lg從0.08μm至0.2μm范圍內(nèi)觀察導通電流的變化，另一些選擇則是在超過這個范圍0.2μm的不同柵極長度下觀察導通電流的變化。在圖11中，白色圓所示的實驗數(shù)據(jù)，清楚地顯示導通電流隨柵極長度減小而增加的趨勢。只要柵極長度Lg不小于一個確定值，黑色圓所示的實驗數(shù)據(jù)同樣表現(xiàn)出導通電流的增加趨勢。但是，隨著柵極長度Lg變得小于這個確定值，可以看出導通電流的不同的增加趨勢。這個確定值已被進一步證實為0.3μm。在柵極長度Lg小于0.3μm的范圍內(nèi)時，對于同樣的柵極長度，第一比較范例的NMOSFET的導通電流，比沒有氮化硅層的NMOSFET的導通電流小。這意味著第一比較范例的NMOSFET在柵極長度Lg小于0.3μm的范圍內(nèi)時，顯現(xiàn)出低的性能。本申請的發(fā)明者認為，這個低性能來自因氮化硅層內(nèi)產(chǎn)生的壓縮應(yīng)力所致的電極遷移率的降低，所述氮化硅層是按照第一比較范例在PECVD處理中淀積而的。
其次，再考慮按照第二比較范例的具有氮化硅層207的NMOSFET的性能，和根據(jù)本發(fā)明實施例的具有氮化硅層9的NMOSFET的性能。如前面由圖10A所描繪的第二比較范例中所述，采用LPCVD處理技術(shù)，在溫度范圍為750℃至800℃，壓力范圍為10Pa至100Pa的條件下，氮化硅層207被淀積在NMOSFET上。如前面在根據(jù)本發(fā)明的實施例中所述，采用PECVD處理技術(shù)，在溫度范圍為600℃至800℃，壓力范圍為1×104Pa至6×104Pa的條件下，氮化硅層9被淀積在NMOSFET上。與圖11類似，圖3通過表示根據(jù)第二比較范例的NMOSFET和根據(jù)本發(fā)明實施例的NMOSFET的導通電流ION與截止電流的關(guān)系，概括表示效果。在圖3中，黑色方塊表示根據(jù)第二比較范例的NMOSFET的實驗數(shù)據(jù)，白色方塊表示根據(jù)本發(fā)明實施例的NMOSFET的實驗數(shù)據(jù)。通觀圖3和11，黑色圓表示與根據(jù)第一比較范例的NMOSFET的相同實驗數(shù)據(jù)。表示在圖3和11上的實驗數(shù)據(jù)，是在同樣方法下測量導通電流和截止電流而得的。在圖3中，由白色方塊表示的實驗數(shù)據(jù)清楚地表明，對于同樣的柵極長度Lg，根據(jù)本發(fā)明實施例的NMOSFET的導通電流，大于根據(jù)第一和第二比較范例的NMOSFET的導通電流。這意味著，在幾乎所有為獲得實驗數(shù)據(jù)而選擇的柵極長度上，根據(jù)本發(fā)明實施例的NMOSFET表現(xiàn)出良好的性能。發(fā)明者認為，這個由根據(jù)本發(fā)明實施例的NMOSFET所呈現(xiàn)的良好性能，來自于因氮化硅層內(nèi)產(chǎn)生的拉伸應(yīng)力而致的電極遷移率的提高，所述氮化硅層是根據(jù)本發(fā)明的實施例，在高壓LPCVD處理中淀積而成的。
前面的描述已經(jīng)澄清NMOSFET內(nèi)的電極遷移率與疊加的氮化硅層內(nèi)產(chǎn)生的應(yīng)力有關(guān)。后面將參考圖5和6，進一步描述電極遷移率對應(yīng)力的依賴關(guān)系。在描述之前，考慮PMOSFET，其中是空穴攜帶電荷。眾所周知，空穴遷移率低于電子遷移率。另外，空穴遷移率對疊加的氮化硅層內(nèi)產(chǎn)生的應(yīng)力依賴，遠小于電子遷移率的相應(yīng)依賴。圖4表示導通驅(qū)動電流ION與截止電流IOFF的關(guān)系，它是3種不同的PMOSFET共用的，一個是根據(jù)第一比較范例，另一個是根據(jù)第二比較范例，又一個是根據(jù)本發(fā)明的實施例。因此，這些PMOSFET的導通電流沒有或極少變化。
NMOSFET的導通電流ION依賴于疊加的氮化硅層內(nèi)產(chǎn)生的應(yīng)力。圖5表示導通電流ION與疊加的氮化硅層內(nèi)產(chǎn)生的應(yīng)力之間的關(guān)系。白方塊表示在與圖3相同的條件下測得的導通電流ION實驗數(shù)據(jù)，而截止電流IOFF與5nA/μm(＝5×10-9A/μm)。圖5表明導通電流隨著疊加的氮化硅層內(nèi)產(chǎn)生的拉伸應(yīng)力增加而增加的趨勢。當拉伸應(yīng)力為大約1000MPa(＝1010dyn/cm2)時，可見到導通電流顯著增加。
導通電流在NMOSFET內(nèi)的增加，依賴于柵極長度Lg。在圖6中，實線表示有關(guān)根據(jù)本發(fā)明實施例的NMOSFET的[跨導×柵極長度Lg]對不同柵極長度Lg的變化。黑體虛線表示有關(guān)第一比較范例的NMOSFET的[跨導×柵極長度Lg]對不同柵極長度Lg的變化。正常虛線表示有關(guān)第二比較范例的NMOSFET的[跨導×柵極長度Lg]對不同柵極長度Lg的變化。
圖6清楚地表明當柵極長度Lg小于0.6μm的閾值時，對于相同的柵極長度，根據(jù)本發(fā)明的實施例的[跨導×柵極長度Lg]大于根據(jù)第二比較范例的，而后者又大于第一比較范例的。這意味著當柵極長度Lg小于0.6μm的閾值時，根據(jù)本發(fā)明實施例的NMOSFET表現(xiàn)出最好的性能。
圖6還表明當柵極長度Lg不小于0.6μm的閾值時，對于相同的柵極長度，根據(jù)本發(fā)明的實施例的[跨導×柵極長度Lg]小于根據(jù)第二比較范例的，而后者又小于第一比較范例的。
發(fā)明者認為，上述跨越0.6μm閾值的關(guān)系顛倒，是由于對溝道邊緣施加應(yīng)力的程度影響了NMOSFET內(nèi)的電子遷移率。根據(jù)本發(fā)明的實施例，在晶片上淀積的氮化硅層覆蓋NMOSFET的柵極的頂面和側(cè)面，所述NMOSFET具有被處于柵極下面的溝道隔開的源/漏區(qū)。淀積的硅氮化物具有拉伸應(yīng)力，它形成對著溝道施加于柵極的垂直力分量，在那里產(chǎn)生壓縮應(yīng)力，以及施加于溝道邊緣的水平力分量，在那里產(chǎn)生拉伸應(yīng)力。當柵極長度大時，溝道內(nèi)的壓縮應(yīng)力變?yōu)閮?yōu)勢。當柵極長度變成小于0.6μm時，溝道內(nèi)的拉伸應(yīng)力變?yōu)閮?yōu)勢。發(fā)明者認為，電子遷移率隨溝道內(nèi)的拉伸應(yīng)力變?yōu)閮?yōu)勢而增加。如果溝道內(nèi)的壓縮應(yīng)力變?yōu)閮?yōu)勢，電子遷移率則被牽制。
參考圖7A-7C，描述根據(jù)本發(fā)明的另一示范實施例。這個示范實施例在氮化硅層27(見圖7B)的淀積方面，基本上與圖1A-1C中所描繪的第一示范實施例相同。氮化硅層27(圖7B)和9(圖1B)的淀積和組成方法是相同的。再有，氮化硅層27也以同樣的方法像氮化硅層9那樣，充當蝕刻停止層。
圖7A描述在包括氮化硅層27的雙層介電結(jié)構(gòu)形成之前，半導體晶片的一部分的斷面。這部分包括硅襯底21，其中已形成一個或多個器件。這部分還包括柵極23，每個柵極都是具有形成在襯底21內(nèi)的源/漏區(qū)26的MOS的一部分。源/漏區(qū)26具有LDD結(jié)構(gòu)。柵極23包括攙雜鎢的多晶硅層，它被形成在已形成于襯底21的柵極氧化物層22上。柵極23還包括被形成在鎢多晶硅頂上的帽蓋氧化物24。氧化物隔離膜25已被加至柵極23的垂直側(cè)面或壁面。
圖7B描繪在氮化硅層27淀積過程中的半導體改進部分的斷面范例。氮化硅層27是氮化硅薄膜，厚度大約為50nm。氮化硅層27在反應(yīng)室40內(nèi)被淀積，采用LPCVD處理，用的是氨(NH3)和硅烷(SiH4)，溫度范圍為600℃至800℃。分子態(tài)氮(N2)被用作載體氣體。壓力范圍從1×104Pa至6×104Pa。硅氮化物淀積至50nm所需要的時間大約小于一分鐘。
參考圖7C，圖中所示為在保形介電層28淀積至500nm厚度以后，介電層暴露的頂部表面通過使用CMP處理已被制成平面。在這個淀積過程中，溫度大約為500℃。雖然未被表示，但帶蝕刻開口的圖案化抗蝕掩模已形成在介電層28的頂面。介電層28的材料已經(jīng)通過使用干刻處理從蝕刻開口的下方被除去。在干刻處理中已使用包括八丁烯(C4F8)的饋入氣體。在這個蝕刻過程中，氮化硅層27保護下層結(jié)構(gòu)。選擇率，也就是介電層28的蝕刻速率和氮化硅層27的蝕刻速率之比，大約為30。氮化硅層27的材料，已在干刻處理中使用包括三氟化氮(NF3)和一氧化碳(CO)的饋入氣體，從蝕刻開口的下方除去。已經(jīng)穿越介電層28和氮化硅層27而生成接觸孔29。雖然未被示出，但插塞將淀積在接觸孔中，以造成與下層結(jié)構(gòu)的電接觸。
根據(jù)本發(fā)明的實施例被淀積而成的氮化硅層9和27是多孔的，并有非常大量的氣孔，以便在加氫退火過程中，使氫氣通往下層結(jié)構(gòu)。如第二比較范例(見圖10A-10C)所描述的，用常規(guī)LPCVD處理淀積而成的氮化硅層207是緊縮的，因此氣孔較少。
在這種常規(guī)LPCVD處理中，每個柵極203的攙雜多晶硅層，被暴露在約750℃的溫度下約1小時，直至氮化硅層207被淀積至50nm厚度。由于這種高溫下的長時間暴露，多晶硅層中攙入的雜質(zhì)被去活，引起活性雜質(zhì)的濃度明顯下降?；钚噪s質(zhì)濃度下降，造成柵極203的多晶硅內(nèi)部耗盡。在根據(jù)本發(fā)明實施例的淀積處理中，柵極6(見圖1A)或23(見圖7A)的多晶硅層的暴露時間非常短，不到一分鐘。活性雜質(zhì)的濃度下降和由此造成的多晶硅內(nèi)部的耗盡，完全被制止，或者至少被抑制至足夠低的水平。
柵極中耗盡的存在對在半導體晶片中形成的NMOSFET和PMOSFET的性能有影響。圖12概括性地描述了柵極電容Cg隨不同柵極電壓Vg的變化的這種影響?？紤]NMOSFET，它的柵極尺度為10μm×10μm，被形成在2nm厚的氧氮化物層上，后者已形成在硅襯底上。已根據(jù)第二比較范例(參考圖10A-10C)制造出第一個試驗樣品。已經(jīng)制出第二個試驗樣品，但沒有這個氮化硅層。圖8描繪第二個樣品的柵極電容Cg隨不同柵極電壓Vg的變化。在圖12中，虛線表示第一個試驗樣品的柵極電容Cg隨不同柵極電壓Vg的變化，而實線表示在圖8中所示的柵極電容Cg的變化。從圖12中可以看出，如果柵極電壓超過0.5V，柵極電容Cg就有相當大的差異。這種差異是由于第一個試驗樣品的柵極內(nèi)部出現(xiàn)耗盡現(xiàn)象。第三個試驗樣品已被制造出來，它采用了根據(jù)本發(fā)明實施例的氮化硅層的淀積處理。圖8表示第三個試驗樣品的柵極電容Cg隨不同柵極電壓Vg的變化。圖8中的實線模擬圖12中的實線，意思是在根據(jù)本發(fā)明實施例的第三個樣品的柵極中，沒有耗盡現(xiàn)象。因此，如果柵極電壓超過0.5V，不會有不良的差異。
在本發(fā)明的示范實施例中，為淀積氮化硅層9，被施加到反應(yīng)室40中的反應(yīng)物包括硅烷(SiH4)和氨(NH3)。在本發(fā)明的另一個實施例中，氟硅烷(SiHxF4-x)被用來代替硅烷(SiH4)，這里，x＝0，1，2，3，或4。在這個實施例中，氟硅烷(SiHxF4-x)和氨(NH3)被氣流加進室40中。分子氮(NH3)被用作載體氣體。代替分子態(tài)氮(N2)，其他惰性氣體，例如氦氣(He)和氬氣(Ar)可被用作載體氣體。
在本發(fā)明的又一個實施例中，乙硅烷(Si2H6)被用來代替硅烷(SiH4)。如果是這樣，淀積溫度應(yīng)該被維持在600℃以下。在本發(fā)明的再一個實施例中，二氯硅烷(SiH2Cl2)被用來代替硅烷(SiH4)。
在根據(jù)本發(fā)明的實施例中，反應(yīng)室40中的適當壓力范圍為1×104Pa至6×104Pa。這個壓力范圍通常是合適的。如果使用高于這個范圍的淀積壓力，氮化硅層的厚度變化會增加，并常常出現(xiàn)微粒。如果淀積壓力低于這個范圍，淀積速率會降低。
盡管已結(jié)合示范實施例具體描述了本發(fā)明，但顯然，對那些本領(lǐng)域的技術(shù)人員來說，顯然是能夠做出許多替代、修改和變型的。所以所附的權(quán)利要求將包括符合本發(fā)明的范圍和精神的任何這種替代、修改和變形。
權(quán)利要求
1.一種用于增強淀積控制的方法，其中包括在半導體晶片的襯底中形成至少一個器件；和在反應(yīng)器中，以至少約104Pa的壓力，在該晶片上淀積氮化硅層。
2.如權(quán)利要求1所述的方法，其特征在于所述器件是MOS形式的器件。
3.如權(quán)利要求1所述的方法，其特征在于所述器件是NMOSFET形式的器件。
4.如權(quán)利要求1所述的方法，其特征在于所述氮化硅層包括氮化硅(SiXNY)。
5.如權(quán)利要求3所述的方法，其特征在于氮化硅層產(chǎn)生加強NMOSFET內(nèi)部電子遷移率的力分量。
6.如權(quán)利要求1所述的方法，其特征在于淀積氮化硅層的操作包括將被選擇的反應(yīng)物注入化學汽相淀積(CVD)室。
7.如權(quán)利要求6所述的方法，其特征在于將被選擇的反應(yīng)物注入CVD室的操作包括注入氨(NH3)；和注入氟硅烷(SiHxF4-x)。
8.如權(quán)利要求3所述的方法，其特征在于NMOSFET包括帶頂表面和側(cè)表面的柵極，在淀積氮化硅層的操作期間，其中被淀積的氮化硅層被淀積在NMOSFET的柵極的頂表面和側(cè)表面上。
9.如權(quán)利要求7所述的方法，其特征在于所述器件是NMOSFET形式的器件，所述NMOSFET具有帶頂表面和側(cè)表面的柵極，在淀積氮化硅層的操作期間，被淀積的氮化硅層被淀積在NMOSFET柵極的頂表面和側(cè)表面上。
10.如權(quán)利要求6所述的方法，其特征在于氮化硅層包括氮化硅(SiXNY)；其中，將被選擇的反應(yīng)物注入反應(yīng)器的操作包括注入氨(NH3)；注入硅烷(SiH4)；以及其中，在淀積氮化硅層的操作期間，壓力范圍從1×104Pa至6×104Pa。
11.如權(quán)利要求10所述的方法，其特征在于所述器件是NMOSFET形式的器件，所述NMOSFET具有帶頂表面和側(cè)表面的柵極，在淀積氮化硅層的操作期間，氮化硅層被淀積在NMOSFET的柵極的頂表面和側(cè)表面上。
12.如權(quán)利要求7所述的方法，其特征在于氮化硅層包括氮化硅(SiXNY)；其中，所述器件是NMOSFET形式的器件，NMOSFET具有帶頂表面和側(cè)表面的柵極，具有一表面的源區(qū)，和具有一表面的漏區(qū)；和進一步包括在淀積氮化硅層的操作之前，以硅化物形成柵極的頂表面，和源區(qū)及漏區(qū)的表面。
13.如權(quán)利要求7所述的方法，其特征在于在淀積氮化硅層的操作期間，氮化硅層被淀積在NMOSFET的柵極的頂表面和側(cè)表面上。
14.如權(quán)利要求10所述的方法，其特征在于其中，器件是NMOSFET形式的器件，NMOSFET具有帶頂表面和側(cè)表面的柵極，具有一表面的源區(qū)，和具有一表面的漏區(qū)；和進一步包括在淀積氮化硅層的操作之前，以硅化物形成柵極的頂表面，和源區(qū)及漏區(qū)的表面；其中，在淀積氮化硅層的操作期間，氮化硅層被淀積在NMOSFET的柵極的頂表面和側(cè)表面上；和其中，在淀積氮化硅層的操作期間，壓力范圍從1×104Pa至6×104Pa。
15.如權(quán)利要求10所述的方法，其特征在于其中，所述器件是NMOSFET形式的器件，NMOSFET具有帶頂表面和側(cè)表面的柵極，具有一表面的源區(qū)，和具有一表面的漏區(qū)；和進一步包括在淀積氮化硅層的操作之前，以硅化物形成柵極的頂表面，和源區(qū)及漏區(qū)的表面；和其中，在淀積氮化硅層的操作期間，壓力范圍從1×104Pa至6×104Pa。
16.如權(quán)利要求7所述的方法，其特征在于所述氮化硅層包括氮化硅(SiXNY)；所述器件是NMOSFET形式的器件，NMOSFET具有帶頂表面和側(cè)表面的柵極；和進一步包括在淀積氮化硅層的操作之前，在柵極的頂表面上形成二氧化硅帽蓋；和在淀積氮化硅層的操作之前，在柵極的側(cè)表面上形成二氧化硅側(cè)壁。
17.如權(quán)利要求16所述的方法，其特征在于在淀積氮化硅層的操作期間，氮化硅層被淀積在NMOSFET的柵極的頂表面和側(cè)表面。
18.如權(quán)利要求10所述的方法，其特征在于所述器件是NMOSFET形式的器件，NMOSFET具有帶頂表面和側(cè)表面的柵極；和進一步包括在淀積氮化硅層的操作之前，在柵極的頂表面上形成二氧化硅帽蓋；和在淀積氮化硅層的操作之前，在柵極的側(cè)表面上形成二氧化硅側(cè)壁。
19.如權(quán)利要求18所述的方法，其特征在于在淀積氮化硅層的操作期間，被淀積的氮化硅層是淀積在NMOSFET的柵極的頂表面和側(cè)表面。
20.如權(quán)利要求1所述的方法，其特征在于氮化硅層具有1×1010dyn/cm2的拉伸應(yīng)力。
21.如權(quán)利要求9所述的方法，其特征在于柵極在漏區(qū)和源區(qū)橫越溝道而被隔開的方向上最多延伸0.6μm。
22.如權(quán)利要求1所述的方法，其特征在于進一步包括在氮化硅層上淀積介電層。
全文摘要
一種用于增強淀積控制的方法,包括在半導體晶片的襯底內(nèi)形成至少一個器件,以及在反應(yīng)器中,以至少約10
文檔編號H01L29/78GK1362727SQ0114342
公開日2002年8月7日 申請日期2001年12月26日 優(yōu)先權(quán)日2000年12月26日
發(fā)明者伊藤信哉 申請人:日本電氣株式會社