專利名稱：磁存儲裝置與磁基片的制作方法
技術領域：
本發(fā)明涉及磁存儲裝置，特別涉及具有把磁隧道結用作各個存儲器單元的非易失性存儲器陣列的磁存儲裝置。
背景技術：
<隧道磁電阻效應>
把2個鐵磁體夾住絕緣體的結構叫作磁隧道結(Magnetic TunnelJunctionMTJ)。
圖67表示MTJ的概念。圖67中，配置成鐵磁層FM21和FM22夾住絕緣層TB，成為向鐵磁層FM21和FM22施加電壓的結構。
該結構中，測定隧穿絕緣層TB的電流時，有2個鐵磁層的磁化方向不同，觀測到電流值不同的現(xiàn)象。
該現(xiàn)象叫作隧道磁電阻(Tunnel Magnetic ResistanceTMR)效應。用圖68～圖70說明TMR。
圖68表示過渡金屬的態(tài)密度N(E)的簡圖。圖68中，橫軸表示態(tài)密度，縱軸表示能量E，按自旋方向分別表示原子擁有的電子。即，圖68中左側表示具有自旋方向向下的電子的原子的態(tài)密度，右側表示具有自旋方向向上的電子的原子的態(tài)密度。
圖68中，為了簡單表示3d軌道和4s軌道中電子填充到費米能級的原子，以費米能級為界，以陰影表示電子填充到費米能級的原子。
過渡金屬成為鐵磁體是因為在電子填充到費米能級的原子中，在3d軌道的電子中，向上自旋的數(shù)目和向下自旋的個數(shù)不同。
即，4s軌道上的電子因向上自旋的個數(shù)和向下自旋的個數(shù)相同而不促進磁性產(chǎn)生。
圖69和圖70是簡單表示TMR效應的圖。圖69中，構成絕緣層TB的左側的鐵磁層FM21的原子的3d軌道中，具有向下自旋的電子的原子的態(tài)密度比具有向上自旋的電子的原子的態(tài)密度多，磁化方向整體向下。
絕緣層TB右側的鐵磁層FM22也同樣，磁化方向整體向下。
電子隧穿引起主要保存始狀態(tài)和終狀態(tài)的自旋方向。圖69的情況中，由于始狀態(tài)(鐵磁層FM21內)和終狀態(tài)(鐵磁層FM22內)的向下的自旋態(tài)密度都很大，隧道概率增大，隧道電流也增大。即隧道磁電阻減小。
另一方面，由于圖70中具有始狀態(tài)(鐵磁層FM21內)的向上自旋的電子的原子的態(tài)密度大，但具有終狀態(tài)(鐵磁層FM22內)的向上自旋的電子的原子的態(tài)密度小，隧道概率減小，隧道電流也減小。即隧道磁電阻增大。
這里，若兩個鐵磁層的磁化方向彼此相同時的電阻為RF，相互反向時的電阻為RAF，則隧道磁電阻變化率(Tunnel MagneticResistance RateTMRR)用下式表示。
(式1)TMRR=RAF-RFRA=P1P21-P1P2·········(1)]]>在上述式(1)中，P1、P2分別是鐵磁層FM21和FM22的自旋極化率。
而且，σ自旋帶的費米面的態(tài)密度為Dσ(EF)時，自旋極化率用下式表示。
(式2)P=D↑(EF)-D↓(EF)D↑(EF)+D↓(EF)·········(2)]]>即，費米面的向上自旋和向下自旋的態(tài)密度差越大，自旋極化率越大。自旋極化率越接近1，TMR越大。自旋極化和磁化的比例已知。這里，表1中匯總表示出各種磁體的自旋極化率。
表1


利用以上說明的TMR效應，將兩個鐵磁層的磁化方向對應于0或1存儲數(shù)據(jù)的裝置就是MRAM(Magnetic Random Access Memory)。
于是，有一種情況是想僅改變MTJ的兩個鐵磁層之一的磁化方向，但圖67的結構中施加磁場時，二個鐵磁層的磁化方向卻都改變了。因此，為了固定一個鐵磁層的磁化方向的目的，如圖71所示，提出在一個鐵磁層上形成反鐵磁層的結構。
圖71中，鐵磁層FM21和FM22夾住絕緣層TB，在鐵磁層FM21上部配置反鐵磁層AF。另外，反鐵磁層AF上連接直流電源的正電極，鐵磁層FM22上連接負電極。
相鄰形成鐵磁層和反鐵磁層時，通過閉合貫通二者的磁力線固定磁化方向。將該結構叫作自旋閥型鐵磁隧道結元件。
圖72表示自旋閥型鐵磁隧道結元件的變形例的結構。圖72中，鐵磁層FM21和FM22夾住絕緣層TB，在鐵磁層FM21上部配置反鐵磁層AF，在鐵磁層FM22的下部配置鐵磁層FM23。
這里，反鐵磁層AF例如用含Ir(銦)20-30atom％的IrMn構成，固定鐵磁層FM21的磁化方向，但由于較好是磁化方向相對外部磁場難以反轉，因此作為鐵磁層FM21，可使用矯頑力大的CoFe。
如使用式(1)說明的那樣，隧道磁電阻變化率(TMRR)隨自旋極化率大而增大，作為自旋極化率大的材料，使用CoFe。
另一方面，鐵磁層FM22中也使用相同的CoFe，但希望鐵磁層FM22是矯頑力小的材料，以便可由小的外部磁場控制磁化方向。
圖72的結構中，為了鐵磁層FM22的磁化方向容易反轉，作為鐵磁層FM23，使用矯頑力和自旋極化率小的Ni80Fe20(坡莫合金)。由此，鐵磁層FM22在小的外部磁場中可反轉磁化方向。
圖73表示圖72所示的自旋閥型鐵磁隧道結元件的實際結構，圖74表示該結構中的TMR的實際測定特性。
圖73中，絕緣層TB配置在平面配置于基片BD上的反鐵磁層AF和鐵磁層FM21的層疊體上部，絕緣層TB上部配置鐵磁層FM23。這種結構中，施加外部磁場，測定磁電阻MR的變化的結果如圖74所示。
圖74中，橫軸表示磁場(按1奧斯特＝約79A/m換算)、縱軸表示隧道磁電阻率(TMRR)。從圖74判斷出，TMRR實現(xiàn)36％的值、反轉磁化方向需要的磁場大約低至30(×79A/m)、得到相對磁場方向對稱的磁滯回線。
<MRAM的結構和動作原理>
在外部磁場中控制成在MRAM中構成存儲器單元的磁隧道結元件的兩個鐵磁體的磁化方向在相同或者相反的方向上，磁化方向相同或相反的方向狀態(tài)對應于0或1存儲數(shù)據(jù)。
存儲的數(shù)據(jù)可通過在存儲器單元中流過規(guī)定電流、檢測隧道磁電阻的兩端電壓來讀出。并且，由于隧道磁電阻值的變化率(TMRR)越大，越容易檢測，MRAM中最好是自旋極化率大的鐵磁材料。
使用布線(字線和位線)中流過規(guī)定電流產(chǎn)生的磁場，改變一個鐵磁體的磁化方向即可寫入數(shù)據(jù)。
<MRAM單元的結構>
下面作為MRAM的已有例，說明美國專利USP5,793,697公開的MRAM的結構和動作。
圖75是表示MRAM單元陣列和單元的透視圖。圖75中，相互平行配置位線4，5和6，使得其在彼此平行設置的字線1，2和3的上部交叉。
并且，字線和住線夾住的各交叉點中形成MRAM單元(后面有時簡稱單元)9。如圖75中放大顯示的那樣，MRAM單元9是在字線上層疊硅pn結二極管7和磁隧道結元件(MTJ)8的結構。
圖76是表示MRAM單元9的剖面結構的簡圖。圖76中，例示出字線3上的MRAM單元9，在硅襯底80上配置字線3，在其上層疊n+硅層10和p+硅層11，形成pn結二極管7。pn結二極管7用氧化硅膜13等絕緣膜覆蓋。
并且，pn結二極管7的上部配置鎢接線柱12，pn結二極管7經(jīng)鎢接線柱12電連接于MTJ8。氧化硅膜13配置成也覆蓋鎢接線柱12，鎢接線柱12和氧化硅膜13的表面用CMP(Chemical MechanicalPolishing)平坦化。
MTJ8是層疊結構，從下面依次配備鉑(Pt)構成的模板層15(膜厚10nm)、Ni81Fe19的坡莫合金構成的初始鐵磁層16(膜厚4nm)、Mn54Fe46構成的反鐵磁層18(膜厚10nm)、CoFe或Ni81Fe19的坡莫合金構成的磁化方向固定了的鐵磁層20(膜厚8nm)、Al2O3構成的隧道阻擋層22、膜厚2nm的CoFe和膜厚20nm的Ni81Fe19的多層膜構成的軟鐵磁層24、Pt構成的接觸層25。
隧道阻擋層22層疊1～2nm的Al后，通過等離子體氧化法在100mTorr的氧壓力下以25W/cm2的能量密度進行60～240秒的處理形成。
圖76未示出，但實際上襯底80上的氧化硅膜13的整個面上形成1個大的MTJ，使用光刻膠掩模通過氬離子研磨對其構圖，形成圖76所示的多個小MTJ。各個MTJ8用氧化硅膜26覆蓋。圖76未示出，但接觸層25連接于位線。
如前面說明的那樣，MTJ8的磁隧道電阻在軟鐵磁層24的磁化方向與鐵磁層20的磁化方向相同時和彼此相反時不同。軟鐵磁層24的磁化方向可由流過位線和字線的電流產(chǎn)生的磁場改變。
MTJ8的磁隧道電阻非常依賴隧道阻擋層22的膜厚、其阻擋高度和結下表面的粗糙度等膜的材料特性。
軟鐵磁層24形成為具有叫作易磁化軸(easy axis)的磁化方向。沿著該易磁化軸的磁化方向為2個反向，可分別對應于存儲器單元的0和1兩個數(shù)據(jù)。
另一方面，鐵磁層20形成為磁化方向與軟鐵磁層24的易磁化軸相同并且不根據(jù)MRAM的動作狀態(tài)改變方向。
將該磁化方向叫作固定磁化方向(簡單稱為單軸各向異性方向)。軟鐵磁層24的易磁化軸組合MTJ8的內稟各向異性(intrinsicantisotropy)、應力誘發(fā)各向異性(stress induced antisotropy)、形狀引起的各向異性來確定。
這里，所謂內稟各向異性指的是具有鐵磁性的物體本來的磁化各向異性，所謂應力誘發(fā)各向異性是指對鐵磁體施加應力時產(chǎn)生的磁化各向異性。
如圖75所示，MTJ8是平面形狀，是長邊長為L、短邊長為W的長方形。這是由于利用MTJ8的形狀引起的各向異性確定軟鐵磁層24的易磁化軸。
接著，說明鐵磁層20的固定磁化方向的設定方法。模板層15上層疊形成的初始鐵磁層16的結晶方向為{111}方向的面({111}面)向上生長。MnFe構成的反鐵磁層18層疊在初始鐵磁層16上。
這些磁性層在朝向與后面層疊的軟鐵磁層24的易磁化軸方向相同的方向的磁場下層疊，由此，確定軟鐵磁層24的固定磁化方向。
由于鐵磁層20與反鐵磁層18之間磁力線閉合，鐵磁層20的磁化方向比軟鐵磁層24的磁化方向更難以因外部磁場改變方向，在流過字線和位線的電流產(chǎn)生的磁場的大小范圍內，鐵磁層20的磁化方向被固定。另外，由于MTJ8的平面形狀為長方形，產(chǎn)生鐵磁層20的形狀引起的磁化各向異性，這也促進鐵磁層20的磁化方向穩(wěn)定。
<MRAM的寫入/讀出動作簡述>
下面說明MRAM寫入和讀出動作。
在進行地址選擇的字線和位線(叫作選擇字線和選擇位線)中流過規(guī)定電流時，各線周圍產(chǎn)生磁場，在兩線的交叉部產(chǎn)生耦合各磁場的耦合磁場。施加該磁場時，在兩線的交叉部上設置的MTJ8的軟鐵磁層24的磁化方向在層平面內旋轉，進行數(shù)據(jù)寫入。
該磁場大小設置成比軟鐵磁層24的切換磁場(磁化方向開始反轉的磁場)大，主要由軟鐵磁層24的矯頑力和磁化各向異性確定。
選擇字線和選擇位線周圍產(chǎn)生的磁場必須設計得非常小，以便不旋轉鐵磁層20的固定磁化方向。因為這樣不改變半選擇(Halfselect)單元的磁化方向。所謂半選擇單元是電流僅流過位于其上下的字線和位線之一的單元。
這樣，為了降低寫入時的耗電，把存儲器單元陣列的結構設計成寫入電流不直接流過MTJ8。
MRAM單元9中寫入的數(shù)據(jù)通過檢測垂直流過pn結二極管7和MTJ8的電流讀出。動作時隧道電流縱向流過MRAM單元9中，從而可減小MRAM單元9的占據(jù)面積。
MTJ8的Al2O3構成的隧道阻擋層22的電阻相對膜厚幾乎成指數(shù)函數(shù)變化。即，流過隧道阻擋層的電流隨膜厚增厚而降低，隧穿結的電流相對結垂直流過。
而且，MRAM單元9的數(shù)據(jù)通過監(jiān)測比寫入電流小得多的傳感電流垂直流過MTJ8時產(chǎn)生的MRAM單元9的電壓來讀出。
如前面說明的那樣，與始狀態(tài)的軟鐵磁層24中的自旋極性相同極性的自旋的態(tài)密度在終狀態(tài)的鐵磁層20中存在地越多，MTJ8的隧道概率越增加。
因此，MTJ8的磁隧道電阻在軟鐵磁層24和鐵磁層20的自旋狀態(tài)相同時，即磁化方向在兩層中相同時低，在磁化方向相反時變高。也就是說，用微小電流監(jiān)測MTJ8的電阻時，可讀出MRAM單元9的數(shù)據(jù)。
可不考慮傳感電流產(chǎn)生的磁場，對MRAM單元9的磁化狀態(tài)不產(chǎn)生影響。MRAM單元9的讀出/寫入必須的布線僅僅是圖75所示的位線和字線，因此可構成高效的存儲器單元陣列。
<寫入動作>
下面用圖77和圖78進一步說明MRAM的寫入動作。
圖77是圖75所示的存儲器單元陣列的等效電路圖，字線1～3的兩端分別連接字線控制線路53，位線4～6的兩端分別連接位線控制線路51。為簡單說明圖78，有時將字線1～3表示為字線WL1～WL3，將位線4～6表示為位線BL4～BL6。
而且，字線1～3和位線4～6的交叉點上配置用電阻符號表示的MTJ8和用二極管符號表示的pn結二極管7。
這里，假設選擇字線1和位線4的情況，則選擇位于二者的交點的MRAM單元9a。
選擇的MRAM單元9a通過流過位線4的電流IB和流過字線IW的電流IE產(chǎn)生的耦合磁場寫入。
電流IB和IW之一單獨在單元區(qū)域內產(chǎn)生的磁場比為了改變MTJ8的軟鐵磁層24單元的磁化方向需要的磁場小。
也就是說，作為半選擇單元的MRAM單元9b～9e(字線和位線中僅流過電流IB或IW的單元)中不進行寫入。
但是，耦合電流IB和IW的磁場時磁場變得非常大，足以改變選擇的存儲器單元9a的軟鐵磁層24的磁化方向。
可把單元9a的軟鐵磁層24的磁化方向設計成相反的兩個不同磁化方向，使得電流IB和IW的至少之一可雙向流動。圖77中，位線控制電路51、字線控制電路53都兩個成對地構成，電流IB和IW二者都可改變電流方向。
圖78表示位線4～6(位線BL4～BL6)和字線1～3(字線WL1～WL3)的電壓和電流的定時圖。
如圖78所示，寫入時的位線BL4～BL6的電壓設定成可雙向流過電流的電壓Vb。字線WL1～WL3的電壓比電壓Vb大，并且設定成正電壓Vw。
備用時，把這些電壓設定成全部的單元9的pn結二極管7中施加反偏壓。因此，備用時電流IB和IW不流過存儲器單元內。
<讀出動作>
接著使用圖77和圖78進一步說明MRAM的讀出動作。如圖78所示，字線WL1的電壓從Vw降低到Vb，位線BL4的電壓從Vb上升到Vw，向選擇的單元9a的pn結二極管7施加正偏壓。
讀出中，非選擇位線5和6仍是備用電壓Vb，非選擇字線WL2和3仍是備用電壓Vw。
半選擇單元9b～9e中，從字線到位線沒有壓降(即pn結二極管7上施加0V)，因此單元內不流過電流。
通過選擇的單元9a的磁隧道電阻確定從位線BL4通過單元9a流向字線WL1的傳感電流30(參考圖77)的大小。在構成位線控制電路51的一部分的檢測電路中，對應于單元的2個狀態(tài)預測的2個電流值的平均值作為參考電流，與傳感電流相比。放大兩個電流差，讀出存放在選擇單元9a中的數(shù)據(jù)。
如圖77的傳感電流波形所示，傳感電流30呈現(xiàn)出與MTJ8的2個磁化狀態(tài)相當?shù)?種電流波形。
讀出數(shù)據(jù)后，位線BL4和字線WL1的電壓分別返回備用值，但存儲器單元9a的磁化狀態(tài)在讀出動作后仍維持。
如以上說明所述，向MRAM單元寫入時，電流流過位線和字線，產(chǎn)生磁場。之后，選擇地址的存儲器單元中必須提供比構成單元的軟鐵磁層的切換磁場大的磁場，必須流過比較大的電流。因此，有寫入時耗電大的問題。

發(fā)明內容
本發(fā)明為解決上述問題作出，第一目的是提供降低寫入時的耗電的MRAM。
在原有的MRAM單元陣列中，有按至少一個存儲器單元陣列構成的存儲器塊單位一起擦除數(shù)據(jù)，或者寫入時花費時間的問題。
本發(fā)明的第二目的是提供減少擦除和寫入時花費的時間的MRAM。
本發(fā)明的方案1記載的磁存儲裝置，配備多個存儲器單元，該存儲器單元包括非接觸地交叉、構成矩陣的多個位線和多個字線；分別配置在所述多個位線和所述多個字線的交叉部上的至少一個磁隧道結，所述多個存儲器單元分別配置在所述多個位線之一與所述多個字線之一之間，所述至少一個磁隧道結具有可改變磁化方向的軟鐵磁層，所述至少一個磁隧道結被配置成作為所述軟鐵磁層的易磁化方向的易磁化軸相對所述多個位線和所述多個字線的延伸方向具有40～50度的角度。
本發(fā)明的方案2記載的磁存儲裝置，所述磁隧道結的平面形狀形成矩形，與所述易磁化軸平行的邊比與所述易磁化軸正交的邊長。
本發(fā)明的方案3記載的磁存儲裝置，配備非接觸地交叉、構成矩陣的多個位線和多個字線；分別配置在所述多個位線和所述多個字線的交叉部上、包括至少一個磁隧道結的多個存儲器單元，包括分別連接于所述多個位線的第一端、可切換所述第一端與第一電源或第二電源的電連接的多個第一切換部件；分別連接于所述多個位線的第二端、可切換所述第二端與所述第一電源或所述第二電源的電連接的多個第二切換部件。
本發(fā)明的方案4記載的磁存儲裝置，所述第一切換部件具有各個第一主電極連接于所述多個位線的第一端、各個第二主電極連接于所述第一電源和所述第二電源的同一導電型的第一和第二MOS晶體管，所述第二切換部件具有各個第一主電極連接于所述多個位線的第二端、各個第二主電極連接于所述第一電源和所述第二電源的同一導電型的第三和第四MOS晶體管。
本發(fā)明的方案5記載的磁存儲裝置，所述第一切換部件具有各個第一主電極連接于所述多個位線的第一端、各個第二主電極連接于所述第一電源和所述第二電源的不同導電型的第一和第二MOS晶體管，所述第二切換部件具有各個第一主電極連接于所述多個位線的第二端、各個第二主電極連接于所述第一電源和所述第二電源的不同導電型的第三和第四MOS晶體管。
本發(fā)明的方案6記載的磁存儲裝置，還包括連接在所述第一和第二MOS晶體管的各個所述第一主電極之間的與所述第二MOS晶體管相同導電型的第五MOS晶體管、連接在所述第三和第四MOS晶體管的各個所述第一主電極之間的與所述第四MOS晶體管相同導電型的第六MOS晶體管，所述第五和第六MOS晶體管的控制電極連接于提供一直為接通狀態(tài)的規(guī)定電壓的第三電源。
本發(fā)明的方案7記載的磁存儲裝置，配備具有多個存儲器單元陣列、跨過所述多個存儲器單元陣列的多個主字線、對應于所述多個存儲器單元陣列的每一個配置的多個存儲器單元陣列選擇線的至少一個存儲器單元陣列組，該存儲器單元陣列由多個存儲器單元構成，該存儲器單元包括非接觸地交叉、構成矩陣的多個位線和多個字線以及分別配置在所述多個位線和所述多個字線的交叉部上的至少一個磁隧道結，所述多個字線分別連接于分別設置在所述多個主字線和所述多個存儲器單元陣列選擇線的交叉部上的第一組合邏輯門的輸出，所述第一組合邏輯門的輸入連接于處于交叉狀態(tài)的所述多個主字線之一與所述多個存儲器單元陣列選擇線之一。
本發(fā)明的方案8記載的磁存儲裝置，包括多個所述至少一個存儲器單元陣列組，還包括跨過所述多個存儲器單元陣列組的多個總字線和對應于所述多個存儲器單元陣列組的每一個設置的多個存儲器單元陣列選擇線，所述多個主字線分別連接于分別設置在所述多個總字線和所述多個存儲器單元陣列組選擇線的交叉部上的第二組合邏輯門的輸出，所述第二組合邏輯門的輸入連接于處于交叉狀態(tài)的所述多個總字線之一與所述多個存儲器單元陣列組選擇線之一。
本發(fā)明的方案9記載的磁存儲裝置，配備具有多個存儲器單元陣列、跨過所述多個存儲器單元陣列的多個主位線、對應于所述多個存儲器單元陣列的每一個配置的多個存儲器單元陣列選擇線的至少一個存儲器單元陣列組，該存儲器單元陣列由多個存儲器單元構成，該存儲器單元包括非接觸地交叉、構成矩陣的多個位線和多個字線以及分別配置在所述多個位線和所述多個字線的交叉部上的至少一個磁隧道結，所述多個位線分別連接于分別設置在所述多個主位線和所述多個存儲器單元陣列選擇線的交叉部上的第一組合邏輯門的輸出，所述第一組合邏輯門的輸入連接于處于交叉狀態(tài)的所述多個主位線之一與所述多個存儲器單元陣列選擇線之一。
本發(fā)明的方案10記載的磁存儲裝置，包括多個所述至少一個存儲器單元陣列組，還包括跨過所述多個存儲器單元陣列組的多個總位線和對應于所述多個存儲器單元陣列組的每一個設置的多個存儲器單元陣列選擇線，所述多個主位線分別連接于分別設置在所述多個總位線和所述多個存儲器單元陣列組選擇線的交叉部上的第二組合邏輯門的輸出，所述第二組合邏輯門的輸入連接于處于交叉狀態(tài)的所述多個總位線之一與所述多個存儲器單元陣列組選擇線之一。
本發(fā)明的方案11記載的磁存儲裝置，配備具有存儲器單元陣列和電感，該存儲器單元陣列由多個存儲器單元構成，該存儲器單元包括非接觸地交叉、構成矩陣的多個位線和多個字線以及分別配置在所述多個位線和所述多個字線的交叉部上的至少一個磁隧道結，所述至少一個磁隧道結具有可變更磁化方向的軟鐵磁層，所述電感在沿著作為所述軟鐵磁層的易磁化方向的易磁化軸的方向上產(chǎn)生磁場。
本發(fā)明的方案12記載的磁存儲裝置，所述至少一個磁隧道結配置成所述易磁化軸重疊在所述多個位線或所述多個字線的延長方向上，所述電感是配置成沿著與所述易磁化軸重疊的所述多個位線或所述多個字線的延長方向包圍所述存儲器單元陣列的線圈狀電感。
本發(fā)明的方案13記載的磁存儲裝置，配備至少一個存儲器單元陣列、平板狀的至少一個閃速位線和至少一個閃速字線，該存儲器單元陣列由多個存儲器單元構成，該存儲器單元包括非接觸地交叉、構成矩陣的多個位線和多個字線以及分別配置在所述多個位線和所述多個字線的交叉部上的至少一個磁隧道結，該閃速位線和閃速字線分別設置在所述至少一個存儲器單元陣列的所述多個位線和所述多個字線的外側，覆蓋所述多個位線和所述多個字線的形成區(qū)域。
本發(fā)明的方案14記載的磁存儲裝置，具有多個所述至少一個存儲器單元陣列，所述多個存儲器單元陣列配置成矩陣狀，所述至少一個閃速位線和至少一個閃速字線配置多個，以沿著所述多個存儲器單元陣列的排列構成矩陣。
本發(fā)明的方案15記載的磁存儲裝置，配備存儲器單元陣列、至少一個電感和至少一個電容，該存儲器單元陣列由多個存儲器單元構成，該存儲器單元包括非接觸地交叉、構成矩陣的多個位線和多個字線以及分別配置在所述多個位線和所述多個字線的交叉部上的至少一個磁隧道結，該電感和電容分別設置在所述多個位線和所述多個字線的至少之一的兩端，由LC共振保存流過選擇的位線和字線至少之一的電流。
本發(fā)明的方案16記載的磁存儲裝置，具有多個所述至少一個電感和所述至少一個電容，所述多個位線兩個構成一對而構成多個位線對，所述多個電感包括對應于所述多個位線對的每一個配置成電連接于位線之間的多個第一電感，所述多個電容包括在與所述多個電感排列側相對的端上對應于所述多個位線的每一個進行電連接的多個第一電容。
本發(fā)明的方案17記載的磁存儲裝置，所述多個字線兩個構成一對而構成多個字線對，所述多個電感還包括對應于所述多個字線對的每一個配置成電連接于字線之間的多個第二電感，所述多個電容還包括在與所述多個電感排列側相對的端上對應于所述多個字線的每一個進行電連接的多個第二電容。
本發(fā)明的方案18記載的磁存儲裝置，具有至少一個半導體芯片、導體構成的容納所述至少一個半導體芯片的屏蔽件、樹脂構成的容納所述屏蔽件的殼體、封閉所述殼體的開口來密封的底面基片、配置在所述底面基片的外側主面上進行所述至少一個半導體芯片與外部的信號輸送的信號輸送用凸塊(bump)、配置成圍繞所述信號輸送用凸塊的電連接于所述屏蔽件的屏蔽用凸塊，所述至少一個半導體芯片包括磁存儲芯片，該芯片配設存儲器單元陣列，該存儲器單元陣列由含至少一個磁隧道結的多個存儲器單元構成。
本發(fā)明的方案19記載的磁存儲裝置，還配備配置在所述屏蔽件的開口端內側和外側的第一應力緩解膜、配置在所述屏蔽件內壁的第二應力緩解膜。
本發(fā)明的方案20記載的磁存儲裝置，所述至少一個半導體芯片還包括包含所述存儲器單元陣列的周邊電路的電路芯片，所述磁存儲芯片和所述電路芯片上下重疊，容納在所述屏蔽件內。
本發(fā)明的方案21記載的磁存儲裝置，所述至少一個磁隧道結具有可變更磁化方向的軟鐵磁層，所述屏蔽件用具有與所述軟鐵磁層相同或比其更大的導磁率的鐵磁體構成。
本發(fā)明的方案22記載的磁存儲裝置，所述屏蔽件用反鐵磁體構成。
本發(fā)明的方案23記載的磁存儲裝置，所述屏蔽件用鐵磁體和反鐵磁體的多層膜構成。
本發(fā)明的方案24記載的磁基片，至少具有配置在整個主面上的形成至少一個磁隧道結的多層膜。
本發(fā)明的方案25記載的磁基片，所述多層膜包括作為所述至少一個磁隧道結的由順序設置的反鐵磁層、鐵磁層、絕緣體構成的隧道阻擋層和軟鐵磁層。
本發(fā)明的方案26記載的磁基片，所述多層膜配置在所述至少一個磁隧道結的下部，還包括構成pn結的第一導電型雜質層和第二導電型雜質層的兩層膜。
本發(fā)明的方案27記載的磁基片，所述磁基片在SOI基片上有所述多層膜，該SOI基片具有成為底座的襯底部、在該襯底部上配置的埋置氧化膜、在該埋置氧化膜上配置的SOI層。


圖1是表示MRAM單元的結構的透視圖。
圖2是表示一般的MRAM單元陣列的結構的圖。
圖3是說明一般的MRAM單元陣列的動作的圖。
圖4是表示反轉自旋所必要的磁場的關系的圖。
圖5是表示本發(fā)明的實施例1的MRAM單元陣列的結構的圖。
圖6是說明本發(fā)明的實施例1的MRAM單元陣列的動作的圖。
圖7是表示本發(fā)明的實施例1的MRAM單元陣列的結構的圖。
圖8是說明本發(fā)明的實施例1的MRAM單元陣列的動作的圖。
圖9是說明一般的MRAM單元的動作的圖。
圖10是說明一般的MRAM單元的動作的圖。
圖11是說明本發(fā)明的實施例1的MRAM單元的動作的圖。
圖12是說明本發(fā)明的實施例1的MRAM單元的動作的圖。
圖13是說明本發(fā)明的實施例1的MRAM單元的動作的圖。
圖14是說明本發(fā)明的實施例1的MRAM單元的動作的圖。
圖15是表示反轉自旋所必要的磁場的關系的圖。
圖16是說明一般的MRAM單元的動作的圖。
圖17是說明一般的MRAM單元的動作的圖。
圖18是說明本發(fā)明的實施例1的MRAM單元的動作的圖。
圖19是說明本發(fā)明的實施例1的MRAM單元的動作的圖。
圖20是說明本發(fā)明的實施例1的MRAM單元的動作的圖。
圖21是說明本發(fā)明的實施例1的MRAM單元的動作的圖。
圖22是說明本發(fā)明的實施例1的MRAM單元的動作的圖。
圖23是說明本發(fā)明的實施例1的MRAM單元的動作的圖。
圖24是說明本發(fā)明的實施例1的MRAM單元的動作的圖。
圖25是說明本發(fā)明的實施例1的MRAM單元的動作的圖。
圖26是表示本發(fā)明的實施例2的MRAM的結構的框圖。
圖27是表示本發(fā)明的實施例2的MRAM的結構的電路圖。
圖28是表示本發(fā)明的實施例2的MRAM的動作的定時圖。
圖29是表示磁隧道電阻的變化率對施加電壓的依賴性的圖。
圖30是表示雙磁隧道結的結構的圖。
圖31是表示本發(fā)明的實施例2的MRAM的結構的電路圖。
圖32是表示本發(fā)明的實施例2的MRAM的動作的定時圖。
圖33是表示本發(fā)明的實施例2的MRAM的結構的電路圖。
圖34是表示分割本發(fā)明的實施例3的MRAM的字線的結構的框圖。
圖35是表示把本發(fā)明的實施例3的MRAM的字線分層的結構的框圖。
圖36是表示把本發(fā)明的實施例3的MRAM的字線分層的結構的概念圖。
圖37是表示分割本發(fā)明的實施例3的MRAM的位線的結構的框圖。
圖38是表示把本發(fā)明的實施例3的MRAM的位線分層的結構的框圖。
圖39是表示本發(fā)明的實施例4的MRAM的結構的透視圖。
圖40是說明本發(fā)明的實施例4的MRAM單元的動作的剖面圖。
圖41是說明本發(fā)明的實施例4的MRAM單元的動作的剖面圖。
圖42是說明本發(fā)明的實施例4的MRAM單元的動作的剖面圖。
圖43是表示本發(fā)明的實施例4的MRAM的變形例的結構的平面圖。
圖44是表示本發(fā)明的實施例4的MRAM的變形例的結構的剖面圖。
圖45是表示本發(fā)明的實施例4的MRAM的變形例的結構的剖面圖。
圖46是表示本發(fā)明的實施例4的MRAM的變形例的結構的平面圖。
圖47是表示本發(fā)明的實施例5的MRAM的結構的平面圖。
圖48是表示本發(fā)明的實施例5的MRAM的結構的平面圖。
圖49是表示本發(fā)明的實施例6的半導體基片的結構的剖面圖。
圖50是表示本發(fā)明的實施例6的半導體基片的結構的剖面圖。
圖51是表示一般的MRAM的結構的框圖。
圖52是表示本發(fā)明的實施例7的MRAM的結構的框圖。
圖53是表示本發(fā)明的實施例7的MRAM的結構的框圖。
圖54是表示一般的封裝了的MRAM的結構的剖面圖。
圖55是表示一般的封裝了的MRAM的結構的剖面圖。
圖56是表示本發(fā)明的實施例8的MRAM的結構的剖面圖。
圖57是表示本發(fā)明的實施例8的MRAM的結構的平面圖。
圖58是表示本發(fā)明的實施例8的MRAM的制造工序的透視圖。
圖59是表示本發(fā)明的實施例8的MRAM的制造工序的透視圖。
圖60是表示本發(fā)明的實施例8的MRAM的制造工序的透視圖。
圖61是表示本發(fā)明的實施例8的MRAM的制造工序的透視圖。
圖62是表示本發(fā)明的實施例8的MRAM的制造工序的透視圖。
圖63是說明本發(fā)明的實施例8的MRAM的部分結構的平面圖。
圖64是說明本發(fā)明的實施例8的MRAM的部分結構的剖面圖。
圖65是表示本發(fā)明的實施例8的MRAM的結構的剖面圖。
圖66是表示本發(fā)明的實施例8的MRAM的結構的剖面圖。
圖67是表示磁隧道結的概念的圖。
圖68是簡單表示過渡金屬的態(tài)密度的圖。
圖69是說明隧道磁電阻效應的簡圖。
圖70是說明隧道磁電阻效應的簡圖。
圖71是表示磁隧道結的結構例的圖。
圖72是表示磁隧道結的結構例的圖。
圖73是表示自旋閥型鐵磁隧道結的實例的圖。
圖74是表示自旋閥型鐵磁隧道結的實測特性的圖。
圖75是表示原有的MRAM單元陣列的結構的透視圖。
圖76是表示原有的MRAM單元陣列的結構的透視圖。
圖77是原有的MRAM單元陣列的等效電路圖。
圖78是說明原有的MRAM單元陣列的動作的圖。
發(fā)有的
具體實施例方式
<A.實施例1>
<本實施例的特征>
本發(fā)明的實施例1的MRAM的特征在于構成MRAM單元的軟鐵磁層的易磁化軸與位線和字線不平行，更具體說，把MARM單元配置成與位線和字線成40～50度的角度。
<A-1.裝置結構>
<A-1-1.MRAM單元的結構>
首先，用圖1說明MRAM單元的代表結構。圖1所示的MRAM單元MC具有層疊n+硅層10和p+硅層11構成的pn結二極管7。
之后，pn結二極管7的上部配置鎢接線柱12，pn結二極管7經(jīng)鎢接線柱12電連接于磁隧道結(Magnetic Tunnel JunctionMTJ)8。
MTJ8是層疊結構，從下面依次配備鉑(Pt)構成的模板層15(膜厚10nm)、Ni81Fe19的坡莫合金構成的初始鐵磁層16(膜厚4nm)、Mn54Fe46構成的反鐵磁層18(膜厚10nm)、CoFe或Ni81Fe19的坡莫合金構成的磁化方向固定了的鐵磁層20(膜厚8nm)、Al2O3構成的隧道阻擋層22、膜厚2nm的CoFe和膜厚20nm的Ni81Fe19的多層膜構成的軟鐵磁層24、Pt構成的接觸層25。
包括MTJ8的MRAM單元MC的平面形狀是長方形，設定成與其長邊平行的方向為軟鐵磁層24的電子自旋方向的易磁化軸。與短邊平行的方向為作為難磁化方向的難磁化軸(hard axis)。
<A-1-2.已有的MRAM單元陣列的詳細討論>
圖2表示原有的MRAM單元陣列的平面結構。MRAM單元MC1簡單用透視圖表示。
如圖2所示，把相互平行設置的多個位線BL1設置成在相互平行設置的多個字線WL1的上部交叉。
并且，字線和位線夾住的各交叉點中形成MRAM單元(后面有時簡單叫作單元)MC1。各MRAM單元MC1中簡單表示的箭頭表示MRAM單元MC1的軟鐵磁層24的自旋方向，圖2所示的備用狀態(tài)中全部MRAM單元MC1的自旋方向向右。MRAM單元MC1的結構與例如圖1所示的存儲器單元MC相同，但并不限定于該結構。
圖3是簡單表示原有的MRAM單元陣列中寫入狀態(tài)的平面圖。下面為與MRAM單元MC1簡單區(qū)分開，有時附加MC1a，MC1b，MC1c符號。
寫入時，在進行地址選擇的字線和位線(叫作選擇字線和選擇位線)中流過規(guī)定電流時，根據(jù)Biot-Savart法則電流周圍產(chǎn)生磁場。
這里，位線周圍產(chǎn)生的磁場為Hx，字線周圍產(chǎn)生的磁場為Hy。并且為簡便起見，將選擇字線和選擇位線分別記作WL1a和BL1a。
圖3的電流流動方向在選擇位線BL1b中從下向上，在選擇字線WL1a中從左到右。
選擇字線WL1a和選擇位線BL1b中流過規(guī)定電流時，在兩線的交叉部(選擇地址)中磁場Hx和Hy耦合。施加該耦合磁場時，在選擇字線WL1a和選擇位線BL1b的交叉部上設置的MRAM單元MC1a的軟鐵磁層24的磁化方向在層平面內旋轉，進行數(shù)據(jù)寫入。圖3中，表示出MRAM單元MC1a的自旋方向旋轉90度以上。
并且，由于通過單元形狀磁化各向異性自旋向易磁化軸一側旋轉，最終自旋反轉(旋轉180度)。
另一方面，作為電流僅流過位于其上下的字線和位線之一的半選擇(half-select)單元9的MRAM單元，即如3所示的多個MRAM單元MC1b中，設定各電流，使得軟鐵磁層24的自旋旋轉，但不到反轉的程度。
選擇位線BL1a的多個半選擇單元MC1c由于選擇位線BL1a周圍產(chǎn)生的磁場Hx與易磁化軸方向相同，僅通過磁場Hx不會引起圖3所示的那么大的旋轉。
圖4表示用磁場Hx和Hy的耦合磁場形成反轉自旋必須的磁場Hk時的上述3磁場的關系。圖4中橫軸表示磁場Hx，縱軸表示磁場Hy。下面用公式表示該關系。
Hx2/3+Hy2/3＝Hk2/3..........(3)圖4的曲線叫作星形(asteroid)曲線。磁場Hk用下面的公式(4)表示時，軟鐵磁層24的自旋反轉。
Hx2/3+Hy2/3＞Hk2/3..........(4)磁場Hk用下面的公式(5)表示時，軟鐵磁層24的自旋方向維持。
Hx2/3+Hy2/3＜Hk2/3..........(5)恒定電流I周圍產(chǎn)生的磁力線密度B根據(jù)Biot-Savart法則用下式(6)表示。
B(R)=μ2π·IR·········(6)]]>這里，μ是導磁率，R是離開電流I的距離。
磁場H和磁力線密度B處于用下面的式(7)表示的關系。
B＝μH ..........(7)因此，下面的式(8)成立。H(R)=12π·IR·········(8)]]>從上面式(8)判斷出磁場H與恒定電流I成比例。因此，為降低寫入時的耗電，降低反轉自旋需要的磁場Hk，即把Hx+Hy作得盡可能小。
發(fā)明人基于已有技術的討論，得到可降低磁場Hk的MRAM單元陣列的結構。
<A-1-3.MRAM單元陣列的結構和動作>
圖5表示本發(fā)明實施例1的MRAM單元陣列MA10的平面結構。如圖5所示，把相互平行設置的多個位線BL1設置成在相互平行設置的多個字線WL1的上部交叉。
并且，字線和位線夾住的各交叉點中形成MRAM單元MC2。MRAM單元MC2的結構與例如圖1所示的存儲器單元MC相同，但并不限定于該結構。
如圖5所示，把各MRAM單元MC3設置成易磁化軸相對位線和字線成45度角傾斜。本例中，由于配置成相對字線WL1向右上傾斜45度，但圖5所示的備用狀態(tài)下全部的MRAM單元MC2的自旋方向向右上傾斜。
圖6是簡單表示MRAM單元陣列MA10的寫入狀態(tài)的平面圖。下面為與MRAM單元MC2簡單區(qū)分開，有時附加MC2a，MC2b，MC2c符號。
選擇字線WL1a和選擇位線BL1b中流過規(guī)定電流時，在兩線的交叉部(選擇地址)中磁場Hx和Hy耦合。圖6中的電流流動方向在選擇位線BL1b中從下向上，在選擇字線WL1a中從左向右。
施加該耦合磁場時，在選擇字線WL1a和選擇位線BL1b的交叉部上設置的MRAM單元MC1a的軟鐵磁層24的磁化方向在層平面內旋轉，進行數(shù)據(jù)寫入。圖6中，表示出MRAM單元MC2a的自旋方向旋轉90度以上。
并且，由于通過單元形狀磁化各向異性，自旋向易磁化軸一側旋轉，最終自旋反轉(旋轉180度)。
另一方面，作為電流僅流過位于其上下的字線和位線之一的半選擇單元的MRAM單元，即如6所示的多個MRAM單元MC2b和MC2c中，設定各電流，使得軟鐵磁層24的自旋旋轉，但不到反轉的程度。
這里，選擇位線BL1a的多個半選擇單元MC2c由于選擇位線BL1a周圍產(chǎn)生的磁場Hx與易磁化軸方向成45度角度交叉，如圖6所示，軟鐵磁層24的自旋旋轉，但通過調節(jié)各電流大小，也可反轉自旋或不反轉自旋。這對于選擇字線WL1a的多個半選擇單元MC2b也同樣。
<A-1-4.其他結構例>
圖7表示作為實施例1的其他結構例的MRAM單元陣列MA20的平面結構。如圖7所示，把相互平行設置的多個位線BL1設置成在相互平行設置的多個字線WL1的上部交叉。
并且，字線和位線夾住的各交叉點中形成MRAM單元MC3。MRAM單元MC3的結構與例如圖1所示的存儲器單元MC相同，但并不限定于該結構。
如圖7所示，把各MRAM單元MC3設置成易磁化軸相對位線和字線成45度角傾斜。本例中，由于配置成相對字線WL1向右下傾斜45度，但圖7所示的備用狀態(tài)下全部的MRAM單元MC3的自旋方向向右下傾斜。
圖8是簡單表示MRAM單元陣列MA20的寫入狀態(tài)的平面圖。下面為與MRAM單元MC3簡單區(qū)分開，有時附加MC3a，MC3b，MC3c符號。
選擇字線WL1a和選擇位線BL1b中流過規(guī)定電流時，在兩線的交叉部(選擇地址)中磁場Hx和Hy耦合。
圖8中的電流流動方向在選擇位線BL1a中從下向上，在選擇字線WL1a中從左向右。
施加該耦合磁場時，在選擇字線WL1a和選擇位線BL1a的交叉部上設置的MRAM單元MC3a的軟鐵磁層24的磁化方向在層平面內旋轉，進行數(shù)據(jù)寫入。圖8中，表示出MRAM單元MC3a的自旋方向旋轉90度以上。
并且，由于通過單元形狀磁化各向異性，自旋向易磁化軸一側旋轉，最終自旋反轉(旋轉180度)。
另一方面，作為圖8所示的半選擇單元的MRAM單元MC2b和MC2c中，設定各電流，使得軟鐵磁層24的自旋旋轉，但不到反轉的程度。
<A-1-5.MRAM單元的排列方向的最佳化>
接著使用圖9～圖25說明MRAM單元的排列方向的最佳化。
首先說明通過耦合磁場Hk反轉自旋方向的情況。
圖9和圖10中，簡單表示圖2所示的已有MRAM單元陣列的寫入時的選擇地址的MRAM單元MC1a的自旋方向和反轉其的耦合磁化Hk的方向的關系。
圖9和圖10中，假定磁場Hx和Hy的大小相同的情況，自旋和耦合磁場Hk成的角度為θ1＝135度。
圖11和圖12中，簡單表示圖5所示的已有MRAM單元陣列MA10的寫入時的選擇地址的MRAM單元MC2a的自旋方向和反轉其的耦合磁化Hk的方向的關系。
圖11和圖12中，假定磁場Hx和Hy的大小相同的情況，自旋和耦合磁場Hk成的角度為θ2＝90度。
圖13和圖14中，簡單表示圖7所示的已有MRAM單元陣列MA20的寫入時的選擇地址的MRAM單元MC3a的自旋方向和反轉其的耦合磁化Hk的方向的關系。
圖13和圖14中，假定磁場Hx和Hy的大小相同的情況，自旋和耦合磁場Hk成的角度為θ3＝180度。
接著圖15簡單表示耦合磁場Hk與磁場Hx和Hy的關系。該關系與圖4中星形曲線表示的相同，但在|Hx|+|Hy|一定的條件下，即在一定的寫入電流的條件下，求出星形曲線上的磁場Hx和Hy時，得到關系 。
基于此，在圖9和圖10所示的已有MRAM單元陣列中，通過耦合磁場Hk把自旋旋轉約135度，利用形狀磁各向異性把自旋從此處旋轉到180度。
另一方面，圖11和圖12所示的MRAM單元陣列MA10中，通過相同的耦合磁場的大小把自旋旋轉約90度。因此，即使利用形狀磁各向異性，也處于自旋反轉或不反轉的臨界狀態(tài)。即，采用MRAM單元陣列MA10的結構時，磁場Hx比磁場Hy大若干，把自旋的旋轉角θ2作到90度以上。
圖13和圖14所示的MRAM單元陣列MA20中，通過相同的耦合磁場的大小把自旋旋轉約180度，可確實反轉自旋。
接著，圖16～圖21簡單表示施加耦合磁場Hk也維持自旋方向的情況中自旋方向與維持其的耦合磁場Hk的方向的關系。圖16～圖21對應于圖9～圖14，省略重復說明。
圖16和圖17中，假定磁場Hx和磁場Hy大小相同時，自旋與耦合磁場Hk成的角度為θ11＝45度。
圖18和圖19中，假定磁場Hx和磁場Hy大小相同時，自旋與耦合磁場Hk成的角度為θ12＝0度。
圖20和圖21中，假定磁場Hx和磁場Hy大小相同時，自旋與耦合磁場Hk成的角度為θ13＝90度。
因此，不希望的是圖16所示的已有MRAM單元陣列中，自旋方向基本維持，或圖18所示的MRAM單元陣列MA10中，自旋方向完全維持地進行寫入，但圖20所示的MRAM單元陣列MA20中，處于自旋反轉或不反轉的臨界狀態(tài)。
從以上考慮看，希望采用圖13和圖20所示的MRAM單元陣列MA20的結構，考慮流向位線和字線的電流的方向。用圖22～圖25說明該結構。
圖22和圖23簡單表示MRAM單元陣列MA20的結構中與圖8同樣的電流流動方向在選擇位線BL1a中為從下向上、在選擇字線WL1a中為從左到右的情況下，寫入時的選擇地址的MRAM單元MC3a的自旋方向與反轉其的耦合磁場Hk的方向的關系。
圖22和圖23中，假定磁場Hx和磁場Hy大小相同時，自旋與耦合磁場Hk成的角度為θ14＝180度，據(jù)說是適合于通過反轉自旋方向寫入數(shù)據(jù)的情況的結構。
圖24和圖25簡單表示MRAM單元陣列MA20的結構中電流流動方向在選擇位線BL1a中為從上向下、在選擇字線WL1a中為從右到左的情況下，寫入時的選擇地址的MRAM單元MC3a的自旋方向與反轉其的耦合磁場Hk的方向的關系。
與圖22的情況相比，變更位線和字線中流動的電流的方向。
圖24和圖25中，假定磁場Hx和磁場Hy大小相同時，自旋與耦合磁場Hk成的角度為θ5＝0度，據(jù)說是適合于通過維持自旋方向寫入數(shù)據(jù)的情況的結構。
圖22和圖24的任一結構中，由于耦合磁場的方向和易磁化軸一致，還有寫入誤差比原來小的優(yōu)點。
<A-2.作用效果>
如上說明，根據(jù)本發(fā)明的實施例1的MRAM，通過把構成MRAM單元的軟鐵磁層24的易磁化軸相對位線和字線傾斜40～50度，最好是45度來傾斜設置，以小的寫入電流可確實反轉選擇地址的MRAM單元的自旋方向，可降低寫入時的耗電。
在反轉選擇地址的MRAM單元的自旋方向的情況和維持自旋方向的情況中，通過變更位線和字線中流過的電流的方向，使耦合磁場的方向和易磁化軸一致，還可降低寫入誤差。
<B.實施例1>
<本實施例的特征>
本發(fā)明的實施例2的MRAM在MRAM單元陣列的位線和字線兩端配備一對讀出/寫入控制電路，作為該電路的結構，包括連接位線和電源電壓VDD的第一MOS晶體管和連接位線和接地電壓VSS的第二晶體管，具有寫入時在位線上雙向流過寫入電流的功能和在讀出時向傳感放大器輸出傳感電流引起的電壓的功能。
<B-1.裝置結構>
<B-1-1.MRAM的整體結構>
圖26是表示本發(fā)明的實施例2的MRAM結構的框圖，表示出MRAM單元陣列MCA及其周邊電路。
圖26中，列地址緩沖器(column address buffer)CAB接收列地址信號，反轉或放大信號并輸出列解碼器CD。
列解碼器CD解碼列地址信號，將解碼的信號輸出到多路復用器MUX。
多路復用器MUX根據(jù)解碼的列地址信號選擇位線。同時向連接于位線一端的列讀出/寫入第一控制電路CRW1輸出信號，從列讀出/寫入第一控制電路CRW1對應于讀出或寫入把電壓、電流施加到選擇位線上。
行地址緩沖器(row address buffer)RAB接收列地址信號，反轉或放大信號并輸出行解碼器RD。
行解碼器RD解碼行地址信號，根據(jù)解碼的行地址信號選擇字線。同時向連接于字線一端的行讀出/寫入第一控制電路RRW1輸出信號，從行讀出/寫入第一控制電路RRW1對應于讀出或寫入把電壓、電流施加到選擇字線上。
從MRAM單元陣列MCA讀出的數(shù)據(jù)或寫入MRAM單元陣列MCA的數(shù)據(jù)經(jīng)輸出緩沖器IOB在與外部之間進行數(shù)據(jù)輸入輸出。
位線的另一端連接列讀出/寫入第二控制電路CRW2、字線的另一端連接行讀出/寫入第二控制電路RRW2。
<B-1-2.MRAM的具體結構>
圖27表示圖26所示的MRAM中除多路復用器MUX、列解碼器CD、行解碼器RD、輸入輸出緩沖器IOB的結構的電路圖。為簡單起見，圖中省略了列地址緩沖器CAB和行地址緩沖器RAB。圖27所示的結構的MRAM叫作MRAM100。
圖27中，MRAM單元陣列MCA具有MRAM單元MC11、MC21、MC12和MC22。任一MRAM單元具有串聯(lián)連接磁隧道結(MTJ)和pn結二極管的結構，圖27中，用可變電阻表示MTJ，作為等效電路表示和二極管的串聯(lián)連接電路。
用可變電阻表示MTJ是因為在構成MTJ的軟鐵磁層(電子自旋方向可變更，即磁化方向可變更)和鐵磁層(電子自旋方向固定，即磁化方向固定)中，二者的自旋方向相同時隧道電阻減小，相反時隧道電阻增大。因此，該可變電阻具有2個電阻值。
MRAM單元MC11具有串聯(lián)連接在位線BL1和字線WL1之間的可變電阻R11和二極管D11，MRAM單元MC21具有串聯(lián)連接在位線BL1和字線WL2之間的可變電阻R21和二極管D21，MRAM單元MC12具有串聯(lián)連接在位線BL2和字線WL1之間的可變電阻R12和二極管D12，MRAM單元MC22具有串聯(lián)連接在位線BL2和字線WL2之間的可變電阻R22和二極管D22。
位線BL1和BL2是在列讀出/寫入第二控制電路CRW2中經(jīng)各個NMOS晶體管MN11和MN21提供漏電壓VDD的結構。并且，是NMOS晶體管MN11和MN21的漏電極上分別連接NMOS晶體管MN12和MN22的漏電極，向NMOS晶體管MN12和MN22的源電極施加源電壓VSS的結構。
NMOS晶體管MN11、MN12、MN21和MN22的柵電極上分別提供NAND門ND1、ND2、ND3和ND4的輸出，NAND門ND1～ND4的各自的3個輸入連接于多路復用器MUX。
位線BL1和BL2是在列讀出/寫入第一控制電路CRW1中經(jīng)各個NMOS晶體管MN13、可變電阻R31和MN23、可變電阻R32提供漏電壓VDD的結構。并且，是NMOS晶體管MN13和MN23的漏電極上分別連接NMOS晶體管MN14和MN24的漏電極，向NMOS晶體管MN14和MN24的源電極施加源電壓VSS的結構。
NMOS晶體管MN13和MN23的源電極為檢測傳感電流也連接于包含傳感放大器的多路復用器MUX。
NMOS晶體管MN13、MN14、MN23和MN24的柵電極上分別提供NAND門ND5、ND6、ND7和ND8的輸出，NAND門ND1～ND4的各自的3個輸入連接于多路復用器MUX。
字線WL1和WL2是在行讀出/寫入第一控制電路RRW1中經(jīng)各個NMOS晶體管QN11和QN21提供漏電壓VDD的結構。并且，是NMOS晶體管QN11和QN21的漏電極上分別連接NMOS晶體管QN12和QN22的漏電極，向NMOS晶體管QN12和QN22的源電極施加源電壓VSS的結構。
NMOS晶體管QN11、QN12、QN21和QN22的柵電極連接于行解碼器RD。
字線WL1和WL2是在行讀出/寫入第二控制電路RRW2中經(jīng)各個NMOS晶體管QN13和QN14提供源電壓VSS的結構。
圖27中，MRAM單元陣列MCA是2行2列的單元陣列，但行和列的大小不限于此。
<B-2.裝置動作>
下面使用圖27～圖29說明MRAM100的動作。
圖28是讀出和寫入時的MRAM100的各種電流和電壓的定時圖。
圖28中，表示傳感電流的定時圖、MRAM單元MC11，MC21，MC12的寫入和讀出時提供給字線和位線的電壓的定時圖的同時，還表示提供給NMOS晶體管MN11，MN12，MN13和MN14的各柵電極的柵電壓V11，V12，V13和V14的定時圖、提供給NMOS晶體管QN11、QN12、和QN13的柵電極的柵電壓Vw1、Vw2和Vw3的定時圖以及NMOS晶體管MN13的源電壓Vs1的定時圖。
圖28中，字線和位線的備用時的電壓為電壓Vw和Vb。
由于各MRAM單元中包含pn結二極管，病死時向字線和位線施加電壓Vw和Vb，使得向該pn結施加反偏壓。如圖27所示，各二極管構成為字線上連接陰極，所以，設定成Vw＞Vb關系。
下面設定電壓Vb＝源電壓Vss說明位線BL1的控制。
<B-2-1.備用狀態(tài)>
如圖28所示，在備用狀態(tài)下，全部字線施加電壓Vw、全部位線施加電壓Vb。為實現(xiàn)這一點，配置圖28所示的4個NMOS晶體管MN11，MN12，MN13和MN14。
即，備用時，向柵電壓V11和V13加上源電壓Vss使得NMOS晶體管MN11和MN13為斷開狀態(tài)，向柵電壓V12和V14加上漏電壓VDD使得NMOS晶體管MN12和MN14為接通狀態(tài)。
施加柵電壓Vw1使得NMOS晶體管QN11為接通狀態(tài)，施加柵電壓Vw2使得NMOS晶體管QN12為斷開狀態(tài)，施加柵電壓Vw3使得NMOS晶體管QN13為斷開狀態(tài)。
由于NMOS晶體管QN11的源電極連接于漏電壓VDD，作為柵電壓Vw1施加VDD+ΔVDD的電壓。這是為了補償晶體管的閥值電壓引起的壓降。
其結果向位線BL1施加源電壓Vss，向字線WL施加漏電壓VDD。
<B-2-2.寫入狀態(tài)(寫入1)>
MRAM單元MC11中寫入數(shù)據(jù)“1”(反轉自旋方向)時，必須在選擇字線WL1和選擇位線BL1中流過電流。圖27所示的MRAM100中，設定僅向位線流過雙向電流。
此時，NMOS晶體管MN11和MN14為接通狀態(tài)，NMOS晶體管MN12和MN13為斷開狀態(tài)。但是，NMOS晶體管MN11的源電極連接于漏電壓VDD，因此作為柵電壓V11施加VDD+ΔVDD的電壓。
其結果流過位線BL1的電流IBT為從圖27的上面向下面流動。
另一方面，NMOS晶體管MN11和MN13為接通狀態(tài)，NMOS晶體管MN12為斷開狀態(tài)，使得流過選擇字線WL1的電流IWD為從圖27的左側向右側流動。NMOS晶體管MN11的源電極連接于漏電壓VDD，因此作為柵電壓Vw1施加VDD+ΔVDD的電壓。
這樣，通過流過選擇字線WL1和選擇位線BL1的電流IWD和IBT引起的磁場，旋轉MRAM單元MC11的MTJ的軟鐵磁層的自旋，寫入數(shù)據(jù)。
<B-2-3.讀出狀態(tài)1(讀出1)>
讀出寫入在MRAM單元MC11中的數(shù)據(jù)“1”時，僅在MRAM單元MC11的二極管D11上施加正偏壓，流過傳感電流Isc。該傳感電流Isc流過MRAM單元MC11時，引起位線BL1壓降。通過該壓降的大小判斷數(shù)據(jù)為“0”還是“1”。
為對二極管D11施加正偏壓，向選擇字線WL11施加電壓Vb、向選擇位線BL1施加電壓Vw。為實現(xiàn)這種狀態(tài)，NMOS晶體管MN11和MN13為接通狀態(tài)，NMOS晶體管MN12和MN14為斷開狀態(tài)。
但是，由于NMOS晶體管MN11和MN13的源線為VDD，作為柵電壓V11和V13，施加VDD+ΔVDD的電壓。
此時，在非選擇地址的MRAM單元MC22的pn結二極管D22上仍施加反偏壓(字線WL2上施加電壓Vw，位線BL2上施加電壓Vb)，半選擇地址的MRAM單元MC12和MC21的二極管D12和D21上不產(chǎn)生電位差(0偏壓)，MRAM單元MC12和MC21以及MC22中不流過電流。
這里，可變電阻R11(即MTJ)的2個電阻值中高的那個值為RH、低的那個為RL。
流過MRAM單元MC11的傳感電流Isc由MTJ的電阻值(即可變電阻R11的值)改變大小。MTJ的電阻為RH和RL時的傳感電流值為IL和IH，則由于RH＞RL，IL＞IH成立。
由于MRAM單元MC11中流過電流，NMOS晶體管MN13的源電極(連接于多路復用器MUX)的電壓Vs1比漏電壓VDD低。
該壓降依賴于磁隧道電阻值，用多路復用器MUX中包含的傳感放大器比較該壓降和參考電壓，檢測出數(shù)據(jù)“1”。
<B-2-4.寫入狀態(tài)(寫入0)>
MRAM單元MC11中寫入數(shù)據(jù)“0”(維持自旋方向)時，與寫入狀態(tài)1的情況不同的是流過選擇位線BL1的電流的方向相反。為實現(xiàn)這一點，NMOS晶體管MN11和MN14為斷開狀態(tài)，NMOS晶體管MN12和MN13為接通狀態(tài)。
其結果流過位線BL1的電流IBT為從圖27的下面向上面流動。
<B-2-5.讀出狀態(tài)0(讀出0)>
讀出寫入在MRAM單元MC11中的數(shù)據(jù)“0”時，NMOS晶體管MN11，MN12，MN13和MN14的動作與讀出狀態(tài)1(讀出1)相同。但是，讀出的數(shù)據(jù)為“0”時的NMOS晶體管MN13的源電極Vs1與讀出的數(shù)據(jù)為“1”時的電壓Vs1的電壓差ΔV隨著磁隧道電阻變化率(RH-RL)/RL的增大而增大。電壓差ΔV越大，相對傳感放大器可檢測出的參考電壓的裕量越大，因此容易檢測出。
這里，圖29表示磁隧道電阻的變化率與施加電壓的依賴性。圖29中，橫軸表示施加給MTJ的偏壓，縱軸表示磁隧道電阻的變化率。圖29中，表示出作為至此說明的MTJ的隧道阻擋層為1層的單磁隧道結的特性，同時還表示出隧道阻擋層為2層的雙磁隧道結的特性。
從圖29可見，施加給(單層或雙層)磁隧道結上的電壓為0.1V時，磁隧道電阻的變化率最大。因此，讀出時，希望施加給選擇位線BL1的電壓Vw是比施加給pn結二極管的電壓僅高0.1V左右的電壓。該電壓通過調節(jié)NMOS晶體管MN11和MN13的柵電壓VDD+VDD的值實現(xiàn)。
這里，使用圖30說明雙層磁隧道結的結構。如圖30所示，雙層磁隧道結具有層疊第一反鐵磁層AF1、鐵磁層FM1、第一隧道阻擋層TB1、軟鐵磁層FMS、第二隧道阻擋層TB2、第二反鐵磁層AF2的結構。
在這樣的結構中，第一和第二反鐵磁層AF1和AF2的端子TA和TB之間施加電壓Vx的情況下，第一和第二隧道阻擋層TB1和TB2上施加相差Vx/2的電壓。
另一方面，單層磁隧道結的情況下，向隧道阻擋薄膜施加電壓Vx，但磁隧道電阻的變化率隨施加電壓增大而減小，因此雙層磁隧道結的磁隧道電阻的變化率增大，如圖29所示，雙層磁隧道結與單層磁隧道結產(chǎn)生特性差別。
<B-3.作用效果>
如上說明那樣，根據(jù)本發(fā)明的實施例2的MRAM，在MRAM單元陣列MCA的位線和字線兩端配備列讀出/寫入第一控制電路CRW1和列讀出/寫入第二控制電路CRW2，每一個中具有連接位線和電壓VDD的第一MOS晶體管(MN11，MN21，MN13，MN23)、具有連接位線和電壓Vss的第二MOS晶體管(MN12，MN22，MN14，MN24)，所以通過切換NMOS晶體管可變更流過選擇位線的電流的方向，可任意變更構成MTJ的軟鐵磁層的自旋方向。由于NMOS晶體管MN11和MN12、MN21和MN22、MN12和MN14、MN23以及MN24可把位線的兩端的連接端切換到電壓VDD或電壓Vss，可叫作切換部件。
由于列讀出/寫入第一控制電路CRW1的上述第一MOS晶體管連接于包含傳感放大器的多路復用器MUX，數(shù)據(jù)讀出時，可向多路復用器MUX輸出傳感電流引起的電壓。
<B-4.變形例1>
作為本發(fā)明的實施例2的變形例1，圖31表示出MRAM200。MRAM200具有與用圖27說明的MRAM100幾乎相同的結構，不同的是替代MRAM100中的NMOS晶體管MN11、MN13、MN21、MN23、QN11和QN21，設置PMOS晶體管MP11、MP13、MP21、MP23、QP11和QP21，并且PMOS晶體管MP11和NMOS晶體管MN12的柵電極上提供輸入NAND門ND11的輸出，PMOS晶體管MP13和NMOS晶體管MN14的柵電極上提供NAND門ND13的輸出，PMOS晶體管MP23和NMOS晶體管MN24的柵電極上提供NAND門ND14的輸出，共用門輸入。
圖27所示的MRAM100中，在NMOS晶體管MN11、MN13、MN21和MN23的柵極上在接通狀態(tài)中施加處VDD+VDD的電壓，所以與僅柵電壓為VDD的NMOS晶體管MN12、MN14、MN22和MN24相比，柵絕緣膜的負擔可能增大。
但是，圖31所示的MRAM200中，采用PMOS晶體管MP11、MP13、MP21和MP23，使得不向柵極施加VDD以上的電壓，柵絕緣膜的負擔可能減小。
采用PMOS晶體管MP11、MP13、MP21和MP23，可將NMOS晶體管MN12、MN14、MN22和MN24和門輸入公共化，PMOS晶體管MP11與NMOS晶體管MN12、PMOS晶體管MP21與NMOS晶體管MN22、PMOS晶體管MP13與NMOS晶體管MN14、PMOS晶體管MP23與NMOS晶體管MN24形成反向器(驅動器、緩沖器)，耗電比MRAM100降低。
圖32是讀出和寫入時MRAM200的各種電流和電壓的定時圖。
MRAM200中，共用PMOS晶體管MP11、MP13和NMOS晶體管MN12、MN14的每一個的門輸入，因此柵電壓V11和V12的定時相同，柵電壓V13和V14的定時相同。
由于共用PMOS晶體管MQ11和NMOS晶體管QN12的門輸入(PMOS晶體管MP21和NMOS晶體管QN23的門輸入也同樣)，柵電壓Vw1和Vw2的定時相同，基本動作與MRAM100相同。
本例中，假定電壓Vb＝源電壓Vss、電壓Vw＝漏電壓VDD。即，MJT的特性與圖29所示相同時，把漏電壓VDD大體設置成等于施加給各MRAM單元的pn結二極管的電壓加上0.1v的值。
圖中未示出，但MRAM100和MRAM 200的讀出/寫入控制電路可共用相鄰的MRAM單元陣列。此時，實現(xiàn)的效果是把裝置面積縮小了共有的部分。
<B-5.變形例2>
作為本發(fā)明的實施例2的變形例2，圖33表示MRAM300。MRAM300具有與用圖31說明的MRAM200幾乎相同的結構，不同的是在PMOS晶體管MP11與NMOS晶體管MN12、PMOS晶體管MP13與NMOS晶體管MN14、PMOS晶體管MP21與NMOS晶體管MN22、PMOS晶體管MP23與NMOS晶體管MN24的各個漏電極之間插入NMOS晶體管MN15、MN16、MN25和MN26以及在PMOS晶體管QP11和NMOS晶體管QN12、PMOS晶體管QP21和NMOS晶體管QN22的漏電極之間插入NMOS晶體管QN1和QN2。
NMOS晶體管MN15、MN16、MN25、MN26、QN1和QN2的柵電壓固定到直流電壓VGG。
這些NMOS晶體管的目的是降低漏電流。即，MOSFET的漏電流的原因在于漏端的高電場引起的BTBT(Band to band tunneling)TAT(Trap Assisted Tunneling)、碰撞電離(Impact Ionization)和SRH(Schockley-Read-hall process)。
為降低漏電流，可降低漏端電場，例如通過在PMOS晶體管MP11與NMOS晶體管MN12的漏電極之間插入NMOS晶體管MN15、把NMOS晶體管MN15的漏電壓設定到規(guī)定直流電壓(這里是電壓VGG)，可降低提供給NMOS晶體管MN12和MN15的漏電壓。
例如，把電壓VGG設定到VDD/2+Vthn(NMOS晶體管MN15的閥值電壓)，把NMOS晶體管MN15提供到時常接通狀態(tài)。這樣，NMOS晶體管MN12為接通狀態(tài)時，與NMOS晶體管MN15配合，為2個電阻串聯(lián)連接的狀態(tài)，因為電阻分割施加給NMOS晶體管MN12和MN15的應力電壓(漏電壓VDD)相等，因此與不插入NMOS晶體管MN15的情況，即僅NMOS晶體管MN12的情況的漏電流相比，MN12和MN15的總漏電流可大大降低，可降低耗電。
把電壓VGG設定到VDD/2+Vthn基于通過這樣設定施加給NMOS晶體管MN12和MN15的應力電壓相等且最小這樣的常識，但實施中，若可降低耗電，則不限于該電壓。
以上的效果在NMOS晶體管MN16，MN25和MN26中也同樣。
通過在PMOS晶體管QP11與NMOS晶體管QN12、PMOS晶體管QP21與NMOS晶體管QN22的各漏電極之間插入的NMOS晶體管QN1和QN2也大大降低漏電流，降低耗電。
以上的說明中，假定數(shù)據(jù)寫入時MRAM單元陣列的位線中流過雙向電流、字線中流過單向電流，但也可以是位線中流過單向電流、字線中流過雙向電流。
替代MRAM單元中的pn結二極管，可使用具有MOSFET和TFT(ThinFilm Transistor)和雙極性晶體管等的開/關特性的元件。
<C.實施例3>
<本實施例的特征>
本發(fā)明的實施例3的MRAM的特征在于MRAM單元陣列的字線或位線被分割成多個子字線和子位線。
即，布線的電阻率為ρ、布線長度為l、布線的截面面積為S時，布線電阻R由下面式(9)給出。
R=ρlρ·········(9)]]>流過布線的電流為I時，消耗功率P按下面的式(10)給出。
P=RI2=ρlI2ρ·········(10)]]>因此，若縮短布線長度l，則判斷出降低消耗功率。例如，把布線2分割時，消耗功率變?yōu)?/2，進行n(其中n是2以上的整數(shù))分割時，消耗功率變?yōu)?/n，可降低MRAM中寫入時的消耗功率。
增加連接于同一字線的存儲器單元的個數(shù)時，增加負載電容。其結果，增加了傳送字線的信號的延遲時間，產(chǎn)生不能高速訪問的缺點。
但是，由于通過把字線分割為多個子字線縮短布線的長度減少連接于同一布線的存儲器單元的個數(shù)，降低負載電容。其結果是與不分割字線的存儲器裝置相比，可縮短延遲時間，可實現(xiàn)高速訪問。這在位線中也同樣。下面說明本發(fā)明的實施例3的MRAM的具體結構。
<C-1.字線分割>
<C-1-1.裝置結構>
圖34是表示分割字線的MRAM400的結構的框圖。如圖34所示，MRAM400具有多個MRAM單元陣列66。
各MRAM單元陣列66具有連接于多個字線64的第一端的行讀出/寫入第一控制電路RRW1、連接于第二端的行讀出/寫入第二控制電路RRW2、連接于多個位線69的第一端的列讀出/寫入第一控制電路CRW1、連接于第二端的列讀出/寫入第二控制電路CRW2。
上述各控制電路與實施例2說明的MRAM100～300相同，附加相同的符號，但并不限于此。
并且，對應于各MRAM單元陣列66，配置多個連接于未示出的列解碼器的存儲器單元陣列選擇線70。
在構成行解碼器的多個AND門62的輸出上分別連接主字線67。主字線67的根數(shù)與各MRAM單元陣列66的字線的根數(shù)一致。
多個存儲器單元陣列選擇線70和多個主字線67的交叉部上分別連接輸入存儲器單元陣列選擇線70和主字線67的2輸入AND門61，該輸出經(jīng)行讀出/寫入第一控制電路RRW1連接于子字線64。該子字線64為各MRAM單元陣列66的字線。
<C-1-2.裝置動作>
下面說明MRAM400的動作。
例如，存儲器單元陣列選擇線70之一與主字線67之一活化時，將連接于活化的存儲器單元陣列選擇線70與主字線67的AND門61活化連接于其輸出的子字線64。
這種情況下，活化的主字線67由于不直接連接于MRAM單元，其電容不包含構成MRAM單元陣列66的MRAM單元的電容。因此，與通過橫過多個MRAM單元陣列的1根字線選擇MRAM單元的結構相比，字線上包含的電容大大降低。
僅橫過1個MRAM單元陣列66的子字線64是無視電容和電阻引起的延遲(CR延遲)的很短的結構，MRAM400可本質上降低選擇特定MRAM單元的時間，可提高MRAM的動作速度。
這里，說明MRAM單元的電容。舉例說，設定MRAM單元為MTJ(磁隧道結)和pn結二極管串聯(lián)連接的結構。
這種情況下，MRAM單元電容CM如下面的式(11)那樣，為串聯(lián)連接MTJ的電容CTMR和pn結二極管的耦合電容CD的電容。
1CM=1CTMR+1CD·········(11)]]>圖34所示的MRAM400中，僅訪問選擇的MRAM單元陣列66中的子字線64上連接的MRAM單元，子字線64和位線69之間流過的電流與不分割字線的結構相比，與MRAM單元陣列的個數(shù)的倒數(shù)成比例減少，可降低消耗功率。
MRAM400中，作為控制子字線64的邏輯門，使用AND門，但并不限于AND門，例如，可使用NAND門、NOR門、XOR門等其他邏輯門，組合表示存儲器單元陣列選擇線70和主字線67的“高”或“低”的邏輯和其非邏輯(“低”或“高”)來輸入到上述邏輯門，則實現(xiàn)與MRAM400相同的效果。這里，邏輯的“高”和“低”與各信號電壓的高值或低值相當。
<C-2.字線的分層化>
<C-2-1.裝置結構>
圖35表示分層字線的MRAM500的結構的框圖。如圖35所示，MRAM500備有m個MRAM單元陣列85構成的n個存儲器單元陣列組861～86n。
以采用存儲器單元陣列組861為例，則各MRAM單元陣列85具有連接于多個字線83的第一端的行讀出/寫入第一控制電路RRW1、連接于第二端的行讀出/寫入第二控制電路RRW2、連接于多個位線89的第一端的列讀出/寫入第一控制電路CRW1、連接于第二端的列讀出/寫入第二控制電路CRW2。
與各MRAM單元陣列85對應，配置連接于圖中未示出的列解碼器的m根存儲器單元陣列選擇線911～91m。
多個AND門(子總解碼器)81的輸出上連接各個主字線84。主字線84的根數(shù)與各MRAM單元陣列85的字線根數(shù)一致。
存儲器單元陣列選擇線911～91m與多個主字線84的交叉部上分別連接輸入存儲器單元陣列選擇線911～91m中的幾個和主字線84之一的2輸入AND門(局部行解碼器)82，其輸出經(jīng)行讀出/寫入第一控制電路RRW1連接于子字線83。該子字線83為各MRAM單元陣列85的字線。
多個子總解碼器81的全部第一輸入公共連接于對應于存儲器單元陣列組861配置的存儲器單元陣列組選擇線901。
之后，多個子總解碼器81的第二輸入分別經(jīng)連接于多個AND門(主總解碼器)80的輸出的總字線87連接于主總解碼器80的輸出。
存儲器單元陣列組選擇線901～90n是與總字線87不同的布線，配置成二者交叉。
其他存儲器單元陣列組也與存儲器單元陣列組861結構相同，分別連接于多個子總解碼器81，多個子總解碼器81的每一個連接于存儲器單元陣列組選擇線。
即，對應于每一個存儲器單元陣列組861～86n配置存儲器單元陣列組選擇線901～90n，分別連接于存儲器單元陣列組861～86n的多個子總解碼器81的第二輸入分別經(jīng)總字線87連接于多個主總解碼器80的輸出。
多個主總解碼器80連接于地址信號線組88。
<C-2-2.裝置動作>
下面說明MRAM500的動作。
存儲器單元陣列組861～86n由存儲器單元陣列組選擇線901～90n選擇幾個，存儲器單元陣列組861～86n內的多個MRAM單元陣列85由存儲器單元陣列選擇線911～91m選擇。
存儲器單元陣列組861～86n的動作與用圖34說明的MRAM400相同，例如，活化存儲器單元陣列選擇線911和主字線84之一時，連接于活化的存儲器單元陣列選擇線911和主字線84的AND門82活化連接于其輸出的子字線83。
這種情況下，活化的主字線84的電容由于不包含構成MRAM單元陣列85的MRAM單元的電容，與通過橫過多個MRAM單元陣列的1根字線選擇MRAM單元的原有MRAM相比，字線上包含的電容大大降低。
例如，活化存儲器單元陣列組選擇線901和總字線87之一時，連接于活化的存儲器單元陣列組選擇線901和總字線87的AND門81活化連接于其輸出的主字線84。
這種情況下，活化的總字線87的電容由于不包含構成存儲器單元陣列組861～86n的MRAM單元陣列85的電容，與通過橫過多個存儲器單元陣列組的1根字線選擇MRAM單元的結構相比，字線上包含的電容大大降低。
因此，字線83和位線89之間流過的電流與不分層字線的原有MRAM相比，不僅與MRAM單元陣列的個數(shù)的倒數(shù)成比例減少，而且與存儲器單元陣列組的個數(shù)的倒數(shù)成比例減少，可降低消耗功率。
<C-2-3.字線分層的MRAM的整個結構>
圖36表示字線分層的MRAM的整體結構的一例。圖36中，表示出配備具有4個MRAM單元陣列851～854的4個存儲器單元陣列組861～864的MRAM，對應于4個存儲器單元陣列組861～864的每一個，配置4個存儲器單元陣列組選擇線901～904。各存儲器單元陣列組中，對應于4個MRAM單元陣列851～854，配置4個存儲器單元陣列選擇線911～914。
圖36中用簡單的框圖表示出MRAM單元陣列85等的各個結構，用箭頭簡單表示總字線87等的各布線路徑。從圖36判斷出所謂的字線分層化。
<C-3.位線分割>
<C-3-1.裝置結構>
圖37中用框圖表示分割位線的MRAM600的結構。如圖37所示，MRAM600具有多個MRAM單元陣列166。
各MRAM單元陣列166具有連接于多個字線160的第一端的行讀出/寫入第一控制電路RRW1、連接于第二端的行讀出/寫入第二控制電路RRW2、連接于多個位線164的第一端的列讀出/寫入第一控制電路CRW1、連接于第二端的列讀出/寫入第二控制電路CRW2。
上述各控制電路與實施例2說明的MRAM100～300相同，附加相同的符號，但并不限于此。
并且，對應于各MRAM單元陣列166，配置多個連接于未示出的行解碼器的存儲器單元陣列選擇線170。
在構成列解碼器的多個AND門162的輸出上分別連接主位線167。主位線167的根數(shù)與各MRAM單元陣列166的位線的根數(shù)一致。
多個存儲器單元陣列選擇線170和多個主位線167的交叉部上分別連接輸入存儲器單元陣列選擇線170和主位線167的2輸入NAND門161，該輸出經(jīng)列讀出/寫入第一控制電路CRW1連接于子位線164。該子位線164為各MRAM單元陣列166的位線。
<C-3-2.裝置動作>
下面說明MRAM600的動作。
例如，存儲器單元陣列選擇線170之一與主位線167之一活化時，將連接于活化的存儲器單元陣列選擇線170與主位線167的NAND門61活化連接于其輸出的子位線164。
這種情況下，活化的主位線167由于不直接連接于MRAM單元，其電容不包含構成MRAM單元陣列166的MRAM單元的電容。因此，與通過橫過多個MRAM單元陣列的1根位線選擇MRAM單元的結構相比，位線上包含的電容大大降低。
僅橫過1個MRAM單元陣列166的子位線164是無視電容和電阻引起的延遲(CR延遲)的很短的結構，MRAM600可本質上降低選擇特定MRAM單元的時間，可提高MRAM的動作速度。
這里，說明MRAM單元的電容。由于用式(11)說明了，省略其重復說明，但圖37所示的MRAM600中，由于僅訪問選擇的MRAM單元陣列166中的子位線164上連接的MRAM單元，子位線164和字線169之間流過的電流與不分割位線的結構相比，與MRAM單元陣列的個數(shù)的倒數(shù)成比例減少，可降低消耗功率。
MRAM600中，作為控制子位線164的邏輯門，使用NAND門，但并不限于NAND門，例如，可使用AND門、NOR門、XOR門等其他邏輯門，組合表示存儲器單元陣列選擇線170和主位線167的“高”或“低”的邏輯和其非邏輯(“低”或“高”)來輸入到上述邏輯門，則實現(xiàn)與MRAM600相同的效果。這里，邏輯的“高”和“低”與各信號電壓的高值或低值相當。
<C-4.位線的分層化>
<C-4-1.裝置結構>
圖38表示分層位線的MRAM700的結構的框圖。如圖38所示，MRAM700備有m個MRAM單元陣列185構成的n個存儲器單元陣列組1861～186n。
以采用存儲器單元陣列組1861為例，則各MRAM單元陣列185具有連接于多個字線189的第一端的行讀出/寫入第一控制電路RRW1、連接于第二端的行讀出/寫入第二控制電路RRW2、連接于多個位線183的第一端的列讀出/寫入第一控制電路CRW1、連接于第二端的列讀出/寫入第二控制電路CRW2。
與各MRAM單元陣列185對應，配置連接于圖中未示出的列解碼器的m根存儲器單元陣列選擇線1911～191m。
多個AND門(子總解碼器)181的輸出上連接各個主位線184。主位線184的根數(shù)與各MRAM單元陣列185的位線根數(shù)一致。
存儲器單元陣列選擇線1911～191m與多個主位線184的交叉部上分別連接輸入存儲器單元陣列選擇線1911～191m中的幾個和主位線184之一的2輸入AND門(局部列解碼器)182，其輸出經(jīng)列讀出/寫入第一控制電路CRW1連接于子位線183。該子位線183為各MRAM單元陣列185的字線。
多個子總解碼器181的全部第一輸入公共連接于對應于存儲器單元陣列組1861配置的存儲器單元陣列組選擇線1901。
之后，多個子總解碼器181的第二輸入分別經(jīng)連接于多個AND門(主總解碼器)180的輸出的總位線187連接于主總解碼器180的輸出。
存儲器單元陣列組選擇線1901～190n是與總位線187不同的布線，配置成二者交叉。
其他存儲器單元陣列組也與存儲器單元陣列組1861結構相同，分別連接于多個子總解碼器181，多個子總解碼器181的每一個連接于存儲器單元陣列組選擇線。
即，對應于每一個存儲器單元陣列組1861～186n配置存儲器單元陣列組選擇線1901～190n，分別連接于存儲器單元陣列組1861～186n的多個子總解碼器181的第二輸入分別經(jīng)總位線187連接于多個主總解碼器180的輸出。
多個主總解碼器180連接于地址信號線組188。
<C-4-2.裝置動作>
下面說明MRAM700的動作。
存儲器單元陣列組1861～186n由存儲器單元陣列組選擇線1901～190n選擇幾個，存儲器單元陣列組1861～186n內的多個MRAM單元陣列185由存儲器單元陣列選擇線1911～191m選擇。
存儲器單元陣列組1861～186n的動作與用圖37說明的MRAM600相同，例如，活化存儲器單元陣列選擇線1911和主位線184之一時，連接于活化的存儲器單元陣列選擇線1911和主位線184的AND門182活化連接于其輸出的子位線183。
這種情況下，活化的主位線184的電容由于不包含構成MRAM單元陣列185的MRAM單元的電容，與通過橫過多個MRAM單元陣列的1根位線選擇MRAM單元的原有MRAM相比，位線上包含的電容大大降低。
例如，活化存儲器單元陣列組選擇線1901和總位線187之一時，連接于活化的存儲器單元陣列組選擇線1901和總位線187的AND門181活化連接于其輸出的主位線184。
這種情況下，活化的總位線187的電容由于不包含構成存儲器單元陣列組1861～186n的MRAM單元陣列185的電容，與通過橫過多個存儲器單元陣列組的1根位線選擇MRAM單元的結構相比，位線上包含的電容大大降低。
因此，位線183和字線189之間流過的電流與不分層位線的原有MRAM相比，不僅與MRAM單元陣列的個數(shù)的倒數(shù)成比例減少，而且與存儲器單元陣列組的個數(shù)的倒數(shù)成比例減少，可降低消耗功率。
以上說明的實施例3中，對于字線和位線的每一個，說明分割和分層的例子，但組合它們并分割字線和位線二者的結構或分層字線和位線二者的結構也可以。采用這種結構，還提高消耗功率的降低和提高MRAM的動作速度。
<D.實施例4>
<本實施例的特征>
本實施例4的MRAM的特征在于使用電感產(chǎn)生的磁場統(tǒng)一擦除或統(tǒng)一寫入多個MRAM單元的存儲數(shù)據(jù)。
<D-1.裝置結構>
圖39是表示本發(fā)明的實施例4的MRAM800的結構的透視圖。圖39中，彼此平行配置位線4、5和6使得其在彼此平行配置的字線1、2和3的上部交叉，字線和位線夾持住的各交叉點上形成MRAM單元MC并構成MRAM單元陣列MCA1。
MRAM單元MC的結構使用圖1說明，省略重復的說明，構成MRAM單元MC的軟鐵磁層的易磁化軸方向如箭頭所示是各字線的延伸方向。
之后，圍繞MRAM單元陣列MCA1配置線圈狀電感ID。
電感ID連接金屬線配置成線圈狀，沿著字線1～3的延伸方向纏繞。
之后，電感ID的兩端連接于可雙向流動電流的電感驅動電路(未示出)，通過改變流過電感ID的電流的方向可改變電感ID包圍的區(qū)域中產(chǎn)生的電場方向。電感ID產(chǎn)生的磁場與字線1～3的延伸方向，即構成MRAM單元MC的軟鐵磁層的易磁化軸方向大致一致。
因此，相對MRAM單元陣列MCA1的多個MRAM單元MC，進行數(shù)據(jù)的統(tǒng)一擦除或統(tǒng)一寫入時，從電感驅動電路兄電感ID流過電流，由產(chǎn)生的磁場把軟鐵磁層的自旋方向變更到一致的方向。
圖39中為說明簡便，表示出3行3列的存儲器單元陣列，但行和列的大小并不限定于此。
電感ID、字線1～3、位線4～6等的各導線之間配置氣體或固體的絕緣體，但在圖39中簡單地省略了對其的表示。
圖39中，為說明簡便，電感ID的繞線的間距表示為比MRAM單元陣列MCA1的間距大，但并不限制于此。
MRAM單元MC的結構并不特別限定，例如可以是具有用圖30說明的雙磁隧道結的結構，也可以是具有至少一個磁隧道結的結構。例如，用與至少一個磁隧道結的靜磁耦合把磁力線構成環(huán)路，配備磁體/非磁體/磁體結構的存儲器單元也可以。
電感只要是產(chǎn)生與軟鐵磁層的易磁化軸方向一致的磁場，不是線圈狀也可以。
這里，使用作為圖39的A-A線的剖面圖的圖40～圖42，說明MRAM800的動作。為說明簡便，電感ID的繞線間距用與圖39的不同的間距表示。
圖40表示統(tǒng)一擦除前的狀態(tài)的一例。如圖40所示，MRAM單元MC在pn結二極管pn上部具有配置了磁隧道結(MTJ)的結構。并且，構成位線5的下部的MRAM單元MC的軟鐵磁層22的自旋方向面對圖面向左，其他MRAM單元MC的自旋方向向右。并且，在不進行統(tǒng)一擦除操作和統(tǒng)一寫入操作的狀態(tài)，即電感ID為備用狀態(tài)時，電感ID接地。由此，屏蔽外部噪聲，實現(xiàn)保護MRAM單元陣列MCA1的效果。
圖41表示統(tǒng)一擦除狀態(tài)的一例。統(tǒng)一擦除的信號輸入到電感驅動電路時，電感ID上流過第一方向電流，如箭頭所示，產(chǎn)生右方向的磁場。此時，電感ID的間距越狹窄，電感內部的磁場越少泄漏到外部，產(chǎn)生更高效的磁場。
這里，表示擦除的自旋方向為圖中的向右方向時，通過電感內部產(chǎn)生的右方向的磁場，全部MRAM單元MC的軟鐵磁層22的自旋同時向右側，統(tǒng)一擦除數(shù)據(jù)。
圖42表示統(tǒng)一寫入的狀態(tài)的一例。統(tǒng)一寫入的信號輸入到電感驅動電路時，電感ID上流過與第一方向相反的第二方向的電流，如箭頭所示，產(chǎn)生左方向的磁場。
這里，表示寫入的自旋方向為圖中的向左方向時，通過電感內部產(chǎn)生的左方向的磁場，全部MRAM單元MC的軟鐵磁層22的自旋同時向左側，統(tǒng)一寫入數(shù)據(jù)。
<D-2.作用效果>
統(tǒng)一擦除或統(tǒng)一寫入多個MRAM單元的存儲數(shù)據(jù)時，在用字線和位線逐一選擇地址擦除或寫入存儲數(shù)據(jù)的方法中，花費時間并且消耗功率大。
另一方面，在根據(jù)本實施例的MRAM中，由于可統(tǒng)一擦除或統(tǒng)一寫入多個MRAM單元的數(shù)據(jù)，可短時間處理，并且由電感ID可高效地產(chǎn)生磁場，因此消耗功率降低。
<D-3.變形例>
為統(tǒng)一擦除或統(tǒng)一寫入多個MRAM單元的存儲數(shù)據(jù)，可采用電感以外的結構。
圖43中表示作為實施例4的變形例的MRAM900的平面結構。圖43中，為說明簡便，表示出4行4列的MRAM單元陣列MCA2，但行和列的大小并不限于此。
如圖43所示，MRAM單元陣列MCA2上下配置用于統(tǒng)一處理數(shù)據(jù)的閃速位線FBL和閃速字線FWL。
閃速位線FBL和閃速字線FWL對應于配置多個位線BL1和字線WL1的整個區(qū)域設置，在圖43中任一個平面形狀都是矩形。
圖43中是字線WL1上部與位線BL1交叉的結構，字線WL1和位線BL1的交叉部的兩線之間配置MRAM單元MC。
并且，閃速字線FWL配置在字線WL1下部、閃速位線FBL配置在位線BL1上部。圖43中，為簡便起見，部分去除最上部的閃速位線FBL來表示。
圖43中的A-A線和B-B線的剖面結構分別表示在圖44和圖45中。
如圖45所示，MRAM單元MC具有在pn結二極管pn上部設置有磁隧道結(MTJ)的結構。
這樣，在MRAM單元陣列MCA2上下配置閃速位線FBL和閃速字線FWL，統(tǒng)一擦除或統(tǒng)一寫入時，閃速位線FBL和閃速字線FWL中流過規(guī)定方向的電流，同時把全部MRAM單元MC的軟鐵磁層的自旋轉向相同方向而實現(xiàn)統(tǒng)一擦除或統(tǒng)一寫入。
在閃速位線FBL和閃速字線FWL中，在MRAM單元MC中，為統(tǒng)一擦除或統(tǒng)一寫入而流動的電流的方向可以與分別進行數(shù)據(jù)擦除或寫入時流過位線BL和字線WL的電流的方向相同。
可配置閃速位線FBL和閃速字線FWL二者，配置其中一個也可。即，產(chǎn)生的磁場與電流大小成比例，因此若流過大電流，僅一方自旋反轉也是可能的。
使用閃速位線FBL和閃速字線FWL二者由兩線產(chǎn)生相同大小的磁場這一方面可以使反轉自旋需要的電流的總和小。
不進行統(tǒng)一擦除或統(tǒng)一寫入動作的狀態(tài)，即閃速位線FBL和閃速字線FWL備用時，通過閃速位線FBL和閃速字線FWL接地，屏蔽外部的磁場、電場引起的噪聲，起到保護MRAM單元陣列MCA2的效果。
以上說明的MRAM900中，表示的是具有一個MRAM單元陣列MCA2的結構，但可適用于具有多個MRAM單元陣列的結構。將該結果作為MRAM900 A表示在圖46中。
如圖46所示，MRAM900A中把多個MRAM單元陣列MCA2配置成矩陣狀，對應于MRAM單元陣列MCA2的排列在MRAM單元陣列MCA2的排列上下把用于數(shù)據(jù)統(tǒng)一處理的總閃速位線GBL和總閃速字線GWL配置成矩陣狀。
總閃速位線GBL和總閃速字線GWL具有與圖43所示的閃速位線FBL和閃速字線FWL相同功能，說明從略，但由于公共使用多個MRAM單元陣列MCA2，變更名稱。
以上說明的閃速位線FBL和閃速字線FWL、總閃速位線GBL和總閃速字線GWL的控制電路可使用圖27、圖31、圖33中說明的行讀出/寫入第一控制電路RRW1、行讀出/寫入第二控制電路RRW2、列讀出/寫入第一控制電路CRW1、列讀出/寫入第二控制電路CRW2。
如圖46所示的MRAM900A所示，具有多個MRAM單元陣列MCA2的結構中，與成為統(tǒng)一擦除或統(tǒng)一寫入的對象的MRAM單元陣列MCA2有相同列和行的非選擇的MRAM單元陣列MCA2中也可能流過電流，因此按照降低消耗電流的目的，可把使用圖33～圖38說明的分割的字線、分割的位線、分層的字線、分層的位線的技術思想適用于總閃速位線GBL和總閃速字線GWL。
<E.實施例5>
<本實施例的特征>
本發(fā)明的實施例5的MRAM的特征在于利用電感和電容的LC諧振，再循環(huán)電流、用于至少一次以上的存儲數(shù)據(jù)的更換。
<E-1.裝置結構>
圖47是表示本發(fā)明的實施例5的MRAM1000的平面結構的圖。圖47中，MRAM單元陣列MCA3的多個位線BL1的第一端連接多路復用器MUX1、第二端連接多路復用器MUX2。多個字線WL1的第一端提供漏電壓VDD、多個字線WL1的各個第二端連接NMOS晶體管QN1。
多路復用器MUX1上連接對應于多個位線BL1的根數(shù)設置的多個NMOS晶體管QM1，各NMOS晶體管QM1的源電極上連接電容CP1。
多路復用器MUX2由對2根位線BL1連接1個電感ID1的結構構成，結果多路復用器MUX2上連接相當于多個位線BL1的總數(shù)的一半的個數(shù)的電感ID1。
位線BL1和字線WL1上連接用圖26說明的列解碼器、行解碼器和控制電路，這些與本實施例關系不大，為說明簡便，省略了圖示和說明。
<E-2.裝置動作>
接著，說明MRAM1000的動作。下面有時簡單地對位線BL1附加符號BL1a和BL1b進行區(qū)別。
首先，選擇包含選擇地址的字線WL1，向該選擇的字線WL1流過直流電流IDC。
接著，由多路復用器MUX1選擇包含選擇地址的位線BL1，經(jīng)該選擇位線BL1a把寫入電流I1流入多路復用器MUX2。此時，通過多路復用器MUX2選擇連接于選擇位線BL1a的電感ID1，將寫入電流I1的能量作為磁場保存在電感ID1中。
由多路復用器MUX2選擇連接于上述電感ID1的又一方的位線BL1，流過電感ID1的寫入電流I1流入對應選擇位線BL1b，作為電流I2可再利用。
該電流I2可經(jīng)多路復用器MUX1作為電荷蓄積在空閑的電容CP1上，原理上可再次通過適當連接多路復用器MUX1和MUX2進行數(shù)次的寫入。
多個NMOS晶體管QM1配合對電容CP1的電荷蓄積以及來自電容CP1的電荷釋放的定時通斷控制。多個NMOS晶體管QN1配合把直流電流IDC流過字線WL1的定時進行通斷控制。
<E-3.作用效果>
如上說明，通過利用電感ID1和電容CP1的LC諧振再循環(huán)位線BL1的寫入電流可降低寫入時的消耗功率。
<E-4.變形例>
作為本實施例的變形例，圖48表示MRAM1100的平面結構。MRAM1100中，除圖47所示的MRAM1000的結構外，MRAM單元陣列MCA3的多個字線WL1的第一端連接多路復用器MUX3、第二端連接多路復用器MUX4。
多路復用器MUX3上連接對應多個字線WL1的根數(shù)設置的多個NMOS晶體管QN1、各NMOS晶體管QN1的源電極上連接電容CP2。
多路復用器MUX4為對2根字線WL1連接1個電感ID2的結構，結果多路復用器MUX4上連接相當于多個位線BL1的總數(shù)的一半的個數(shù)的電感ID2。
這樣結構的MRAM1100中，不僅再循環(huán)位線BL1上的寫入電流，而且可利用電感ID2和電容CP2的LC諧振再循環(huán)字線WL1的寫入電流，進一步降低寫入電流的消耗引起的消耗功率。
由電感ID2和電容CP2的LC諧振帶來的寫入電流的再循環(huán)動作與電感ID1和電容CP1的LC諧振一樣，其說明從略。
電感ID1和電容CP1、電感ID2和電容CP2中消耗的電流，由設置在多路復用器MUX1～MUX4上的一般的電流檢測型補償電路補償。
作為電感ID1和ID2可使用例如把繞線繞成渦旋狀形成的螺旋電感。
圖47和圖48所示的結構是一個例子，只要利用LC諧振可實現(xiàn)寫入電流的再循環(huán)，則并不限于上述結構。
<F.實施例6>
<本實施例的特征>
本發(fā)明的實施例5的磁基片的特征在于預先在主表面上形成構成磁隧道結(MTJ)的多層膜。
<F-1.基本結構>
圖49表示本發(fā)明的實施例5的磁基片的剖面結構。圖49中，硅襯底SB的整個主表面上設置氧化硅或氮化硅膜等的絕緣膜IL1，在其上配置后面構成字線或位線的導體層ML1。
導體層ML1上部層疊具有比較高的濃度的n型雜質的n型硅層SF1和具有比較高的濃度的p型雜質的p型硅層SF2。這兩層在后面成為pn結二極管。
之后，在p型硅層SF2上部形成在后面構成鎢接線住的鎢層STD，在STD層上配置后面成為MTJ的多層膜。
即，從下面開始順序配置鉑(Pt)構成的模板層TPL、Ni81Fe19的坡莫合金構成的初始鐵磁層IFL(膜厚4nm)、Mn54Fe46構成的反鐵磁層AFL(膜厚10nm)、CoFe或Ni81Fe19的坡莫合金構成的鐵磁層FFL(膜厚8nm)、Al2O3構成的隧道阻擋層TBL、膜厚2nm的CoFe和膜厚20nm的Ni81Fe19的多層膜構成的軟鐵磁層FML、Pt構成的接觸層CL。
接觸層CL上部配置后面成為字線或位線的導體層ML2，在最上部配置作為金屬層的防氧化膜的絕緣膜IL2。
銷售這樣的磁基片時，用戶使用光刻膠，例如通過氬離子研磨構成，可形成例如圖39所示的MRAM單元陣列MCA1。
<F-2.作用效果>
這樣，基片制造商銷售在主表面上預先形成成為pn結二極管和MTJ的多層膜的磁基片，用戶使用該磁基片，與準備簡單的硅襯底、在其主表面上形成多層膜的情況相比，可減省制造工序，降低制造成本。
<F-3.變形例>
圖50表示在SOI(Silicon On Insulator)襯底的主表面上預先形成成為pn結二極管和MTJ的多層膜的磁基片。
圖50中，硅襯底SB上配置埋置氧化膜BX，在埋置氧化膜BX上設置SOI層SI。并且在SOI層SI上設置與圖49所示相同的多層膜。
如使用圖31和圖33說明的那樣，MRAM上需要MOSFET。并且SOI層上形成MOSFET時降低寄生電容，因此加快MOSFET的動作速度，結果加快MRAM的動作速度。
以上說明的實施例6中，表示在體硅襯底、SOI襯底上層疊成為磁隧道結的多層膜的結構，將其叫作磁基片，但成為磁隧道結的多層膜也可層疊在玻璃襯底和樹脂襯底上，成為基臺的襯底種類也不限于半導體襯底。
因此，本發(fā)明中，以集中襯底作為基臺層疊薄膜磁性多層膜的結構都叫作薄膜磁性基片。
<G.實施例7>
<本實施例的特征>
本發(fā)明的實施例7的MRAM的特征在于形成在襯底的主表面上所形成的各種功能塊上。
<G-1.裝置結構>
首先，為說明與本實施例的差異，圖51表示原來的一般的半導體存儲裝置的結構的框圖。
圖51中，作為存儲器單元陣列31的周邊電路，在存儲器單元陣列31周圍配置列地址緩沖器31、列解碼器32、列讀出/寫入控制電路33、行地址緩沖器34、行解碼器35、行讀出/寫入控制電路36。
作為其他功能塊，配備在與外部裝置進行信號收發(fā)的輸入輸出緩沖器(I/O緩沖器)和上述信號比規(guī)定值大(overshoot)或小(undershoot)的情況下，返回規(guī)定值的ESD(Electric StaticDischarge)電路44；具有解調調制的信號、調制信號的功能的調制/解調電路(Modulator/Demodulator)43；具有處理數(shù)字信號功能的DSP(Digital Signal Processing)42；進行存儲器單元陣列31和周邊電路的數(shù)據(jù)交換的中介(暫時保持數(shù)據(jù)、在周邊電路與存儲器單元陣列31之間取得數(shù)據(jù)的收發(fā)同步等)的第一高速緩沖存儲器51和第二高速緩沖存儲器52；控制存儲器單元陣列31的數(shù)據(jù)輸入輸出的輸出輸出控制器(I/O控制器53)；進行數(shù)據(jù)運算處理的CPU(Microprocessor)41。
原來的半導體存儲裝置中，例如是DRAM、SRAM和EEPROM等，由于存儲器單元陣列中含有MOSFET，必須在半導體襯底的主表面上形成，結果存儲器單元陣列形成在與各功能塊相同的半導體襯底的主表面上。
這里，圖52中用框圖表示本發(fā)明的實施例7的MRAM1200的結構。
圖52中，MRAM單元陣列MCA在MRAM單元陣列MCA的周邊電路，即列地址緩沖器CAB、列解碼器CD、列讀出/寫入控制電路CRW、行地址緩沖器RAB、行解碼器RD和行讀出/寫入控制電路RRW的配置區(qū)域的上部疊加配置。
周邊電路的結構例如與使用圖26說明的結構相同，其他功能塊與原來的半導體存儲裝置相同，其說明從略。
<G-2.作用效果>
MRAM單元陣列MCA如使用圖28、圖31和圖33說明的那樣，在其內部不包含MOSFET，作為半導體元件僅包含pn結二極管，因此形成區(qū)域不限于襯底的主表面上。
因此，MRAM單元陣列MCA以外的結構，即包含MRAM單元陣列MCA的周邊電路，各功能塊形成在襯底的主表面上，通過MRAM單元陣列MCA形成在其上層，可降低裝置面積。
<G-3.變形例>
圖53用框圖表示作為本實施例的變形例的MRAM1300的結構。
如圖53所示，在MRAM1300中，MRAM單元陣列MCA疊加設置在形成周邊電路和各種功能塊的整個區(qū)域的上部。
這樣，通過在不同層中形成MRAM單元陣列MCA、周邊電路和各種功能塊，增加MRAM單元陣列MCA的配置位置和大小選擇的自由度，降低裝置面積，同時可提高裝置布局的選擇性。
<H.實施例8>
<本實施例特征>
本發(fā)明的實施例8的MRAM的特征在于將MRAM單元陣列、MRAM單元陣列的周邊電路和各種功能塊作為獨立的半導體芯片并將兩個芯片作為一個模塊，采用在1個組件中容納的MCP(Multi ChipPackage)的狀態(tài)。
<序論>
MRAM單元陣列的周邊電路和各種功能塊制造時的最大形成溫度為1000～1200℃左右，另一方面，MRAM單元陣列制造時的最大形成溫度由居里溫度決定，為400～700℃左右。
將二者形成的同一半導體襯底上時，為防止形成溫度不同帶來的不適當，最大形成溫度為400～700℃的布線工序中，形成MRAM單元陣列。
因此，MRAM制造工序中，工序按順序進行，出現(xiàn)花費制造成本的問題。
另一方面，至今仍使用在1個組件中容納多個半導體芯片的MCP結構。鑒于這一現(xiàn)狀，發(fā)明人等將MRAM單元陣列和MRAM單元陣列的周邊電路和各種功能塊作為獨立的半導體芯片，若是將兩個芯片作為一個模塊容納在1個組件中的結構的MRAM，則實現(xiàn)上述問題的解決，但實際上，為得到MCP結構的MRAM，仍有這樣的認識用原來的組件結構不能對應于MRAM。
下面除說明實現(xiàn)MCP結構的MRAM的課題外，說明實施例8的MRAM2000的結構。
<H-1.原來的MCP結構>
包含半導體裝置的半導體芯片的安裝方法原來使用QFP(QuadFlat Package)，但有安裝面積大的問題。因此，近年開始使用與芯片面積相同大小的安裝面積來實現(xiàn)的CSP(Chip Size Package)。該安裝方法與QFP相比，由于安裝面積小得多，可用于便攜電話用LSI、PC(Personal Computer)用RAM等。
圖54用剖面圖表示原來的CSP的結構的一例。圖54中，半導體芯片122容納在箱狀的組件129內部，半導體芯片122的下主表面由鈍化膜123覆蓋，從外部環(huán)境進行保護。
鈍化膜123由氮化硅膜、氧氮化硅膜等的絕緣膜構成，在鈍化膜123上設置多個開口，成為半導體芯片122的輸入輸出端子的芯片電極132是貫通鈍化膜123的結構。
鈍化膜123作成有底無蓋的箱狀，從其開口插入半導體芯片122。這里，組件129的開口最終由底面基板134覆蓋。該底面基板134的本體用聚酰胺樹脂等絕緣材料構成，在面對其外側的主表面上設置多個屏蔽用焊錫凸塊125和信號傳送用焊錫凸塊127。
底面基板134具有將屏蔽用焊錫凸塊125和信號傳送用焊錫凸塊127電連接于內部結構的多個內部布線130和131。
內部布線130和131都連接于在面向底面基板134的主表面上設置的承載膜124。如后說明的那樣，承載膜124具有在絕緣膜上設置的電布線(包含墊片)和接合層133。來自信號傳送用焊錫凸塊127的電信號經(jīng)連接于內部布線130和承載膜124的墊片的芯片電極132傳送到半導體芯片122。接合層133接合承載膜124和半導體芯片122。圖54未示出，但承載膜124與底面基板134由其他接合層接合。
底面基板134內部埋置導體構成的屏蔽電極126。屏蔽電極126的平面形狀為矩形形狀，內部布線130是具有不接觸屏蔽電極126而通過的開口的結構。圖54是切斷屏蔽電極126的開口的位置處的剖面圖，該開口用虛線表示。
屏蔽電極126經(jīng)屏蔽用焊錫塊125和內部布線131固定到電源電位或接地電位，防止內部布線130拾取外部噪聲。
在承載膜124的上主表面上設置屏蔽電極126b以包圍半導體芯片122。屏蔽電極126b是平面形狀為矩形環(huán)狀的平板，經(jīng)承載膜124上的電布線電連接于內部布線131，固定到電源電位或接地電位。
配置應力緩解膜135來覆蓋屏蔽電極126b。應力緩解膜135作用是緩和半導體芯片122和底面基板134之間的應力。
應力緩解膜135的剖面形狀本來為矩形，但夾持在半導體芯片122的端緣部與承載膜124之間并變形，局部厚度變薄。即，應力集中在半導體芯片122的端緣部與承載膜124夾持的部分，但通過厚度減薄，應力得到緩和。
應力緩解膜135上使用例如熱塑性合成橡膠。熱塑性合成橡膠是在常溫下表示出橡膠彈性，但高溫下可塑，可加工成各種形狀的高分子材料。
半導體芯片122和應力緩解膜135的接合材料中使用環(huán)氧樹脂等。熱塑性合成橡膠的體積膨脹率約為2.7×10-6，硅的體積膨脹率約為3.1×10-6，由于體積膨脹率之差小，可緩解熱應力。
半導體組件中，由于端子數(shù)目增多和組件小型化彼此對立，出現(xiàn)內部布線長、并且變細、容易拾取噪聲的問題，因此配置屏蔽電極126和屏蔽用焊錫凸塊125。為防止半導體芯片122和底面基板134之間的熱應力增大、電連接的可靠性降低，配置應力緩解膜135。
屏蔽電極126的功能正如上述，屏蔽電極126經(jīng)內部布線131連接于屏蔽用焊錫凸塊125。之后，屏蔽用焊錫凸塊125配置成包圍信號傳送用焊錫凸塊127的周圍，具有防止內部布線130經(jīng)信號傳送用焊錫凸塊127拾取外部電噪聲的功能。
原來，MCP結構僅在QFP中實現(xiàn)。圖55表示使用QFP的MCP結構的剖面結構。圖55中，在1個組件107內層疊配置3個半導體芯片102a，102b和102c，用樹脂106封裝。
作為一個例子，半導體芯片102a和102c為SRAM、半導體芯片102b是閃速EEPROM。
各半導體芯片之間由內部布線109連接，與外部的電連接經(jīng)焊線(bonding wire)通過外部引線113進行。
在這樣的結構中，與1個組件中僅有1個半導體芯片的結構相比，相對它一占據(jù)面積，得到更多的存儲器電容。也就是說，對便攜信息終端的需要增多。
但是，QFP有與芯片面積相比安裝面積增大，并且外部引線容易拾取噪聲的問題。
這樣，CSP、QFP一長一短，并且MRAM中，必須防止因外部磁場影響反轉軟鐵磁層的自旋，所以不能原樣采用原來的組件的結構。
<H-2.裝置結構>
下面使用圖56～圖65說明實施例8的MRAM2000的結構。
圖56表示MRAM2000的剖面結構，圖57表示從下部一側看MRAM2000的平面結構。圖56是沿著圖57的A-A線的剖面。
如圖56所示，包含MRAM單元陣列的周邊電路和各種功能塊的半導體芯片122被容納在坡莫合金(Ni80Fe20)等的高導磁率的導體構成的箱狀屏蔽件SHB中。
作為屏蔽件SHB的材料，例如使用具有與用于MRAM存儲器單元的軟鐵磁體相同或比其大的導磁率的鐵磁體，也可使用坡莫合金外的超坡莫合金(Mo5Ni79Fe16)。矯頑力大的鐵磁體用作永磁，可能對周圍的電子裝置影響產(chǎn)生，因此希望是矯頑力小的鐵磁體。坡莫合金和超坡莫合金、Mn50Zn50等的鐵氧體是滿足該條件的材料。
屏蔽件SHB的內壁上配置熱塑性合成橡膠構成的應力緩解膜235。應力緩解膜235啟動緩解半導體芯片122和屏蔽件SHB的應力的作用。
屏蔽件SHB包括構成其本體部的筒狀外框237、覆蓋外框237的一端的上板238、覆蓋外框237的另一端的下板236，應力緩解膜235配置在上板238和外框237的內面。
下板236上開設開口，是將連接于半導體芯片122內部布線130貫通該開口的結構。
組件129是有底無蓋的箱狀，從該開口插入具有半導體芯片122的屏蔽件SHB。
組件129是容納屏蔽件SHB具有空余空間的大小，屏蔽件SHB與組件129的內壁之間配置環(huán)氧樹脂等樹脂構成的樹脂鍵128。
組件129的開口最終由底面基片134覆蓋。該底面基片134的本體用聚酰胺樹脂等的絕緣材料構成，面對其外側的主表面上配置多個屏蔽用焊錫凸塊125和信號傳送用焊錫凸塊127。底面基片134由在承載膜124和下板236等上涂布的接合劑固定。
底面基片134具有將屏蔽用焊錫凸塊125和信號傳送用焊錫凸塊127電連接于內部結構的內部布線130和131。
內部布線130和131都連接于在面向底面基板134的內側的主表面上設置的承載膜124來配置，內部布線131經(jīng)配置在承載膜124上的墊片和電布線電連接于屏蔽件SHB的下板236。
內部布線131電連接于用埋置在底面基片134的內部的導體構成的屏蔽電極126。由于部分屏蔽電極126并不一定存在與和內部布線130和131相同的剖面內，圖56中以虛線表示。
屏蔽電極126被固定在電源電位或接地電位，防止內部布線130拾取外部電噪聲。
成為半導體芯片122的輸入輸出端子的芯片電極132直接連接于在承載膜124上設置的墊片(膜電極)，經(jīng)在該載膜124上構圖的膜電極和電布線電連接于內部布線130。內部布線130連接于信號傳送用焊錫凸塊127。
信號傳送用焊錫凸塊127是用于交換外部與內部的半導體芯片的電信號的端子，屏蔽用焊錫凸塊125是將屏蔽件SHB的電位固定到接地電位的端子。
如圖57所示，屏蔽用焊錫凸塊125配置成包圍信號傳送用焊錫凸塊127。
信號傳送用焊錫凸塊127和屏蔽用焊錫凸塊125具有將施加到底面基板134的應力分散到安裝基板(母板)的功能，通過設置屏蔽用焊錫凸塊125，減少每一焊錫凸塊1上施加的應力。
<H-3.安裝方法>
下面使用圖58～圖62簡要說明MRAM2000的安裝方法。圖58～圖62簡單表示MRAM2000的安裝方法，未正確表示出圖56所示的結構。
圖58中，底面基板134的上部接合承載膜124，在承載膜124上接合應力緩解膜223。
應力緩解膜223作成矩形形狀，包圍在承載膜124上設置的膜電極219的配置區(qū)域來設置。應力緩解膜223上形成矩形環(huán)狀槽224，槽224內設置屏蔽件SHB的下板236(圖56)。槽224內設置下板236的結構表示在圖64(a)、64(b)中。
圖中未示出，但后面的工序中，沿著槽224配置屏蔽件SHB的外框237(圖46)，連接于下板236。
由于應力緩解膜223作成矩形形狀，在圖58所示的X方向和Y方向上同樣緩和應力。
作為絕緣體的承載膜124上設置的膜電極219經(jīng)內部布線130連接于信號傳送用焊錫凸塊127。
適當構圖承載膜124上的膜電極219和內部布線130，可任意設定各凸塊和各芯片電極的連接。
承載膜124上除膜電極219外還選擇地設置接合層133。接合層133將半導體芯片122和承載膜124接合。
接著，在圖59所示的工序中，裝載半導體芯片122使得半導體芯片122的各芯片電極與承載膜124的各膜電極接觸，通過接合層133固定半導體芯片122。
圖60表示反轉圖59所示的狀態(tài)的底面基板134的狀態(tài)，底面基板134上配置半球形的焊錫凸塊形成孔211。內部布線130和131(參考圖56)到達焊錫凸塊形成孔211的內壁面，在后面的工序中將含意凸塊埋置在焊錫凸塊形成孔211內時，電連接焊錫凸塊和內部布線130和131。替代焊錫凸塊，可使用導電性聚合物。
圖61表示在焊錫凸塊形成孔211上設置信號傳送用焊錫凸塊127和屏蔽用焊錫凸塊125的狀態(tài)。
之后，用在內部具有應力緩解膜235(圖56)的屏蔽件SHB覆蓋半導體芯片122后，插入有底無蓋的組件129中，在空隙中注入樹脂等的封裝劑，如圖62所示，得到在里面具有信號傳送用焊錫凸塊127和屏蔽用焊錫凸塊125的結構。
這里，使用圖63、圖64(a)和圖64(b)說明構成屏蔽件SHB的下板236和應力緩解膜223的平面形狀。圖63表示沿著圖56的B-B線的剖面形狀，圖64(a)和64(b)表示沿著圖63的C-C線和D-D線的剖面結構。
如圖63所示，下板236用中央有矩形開口OP的矩形平板構成，底面基板134側上配置電連接于屏蔽用焊錫凸塊125的矩形環(huán)狀屏蔽電極126(圖56)。屏蔽電極126的外形尺寸與下板236的外形尺寸基本相同。
應力緩解膜223配置在屏蔽件SHB的開口端緣的內側和外側，應力緩解膜235(參考圖56)配置在屏蔽件SHB的整個內側，因此施加在半導體芯片231和半導體芯片232上的外部的應力降低。
<H-4.作用效果>
根據(jù)以上說明的實施例8的MRAM2000，用從外部磁場屏蔽包含MRAM單元陣列的半導體芯片122的屏蔽件SHB包圍，因此外部磁場反轉MRAM單元的自旋，防止磁化方向，即數(shù)據(jù)更換。
應力緩解膜223配置在屏蔽件SHB的開口端緣內側和外側，在屏蔽件SHB的內側上配置應力緩解膜235，因此減少安裝MRAM2000的安裝基板(母板)的翹曲、溫度循環(huán)引起的外部的應力施加到半導體芯片122上。
<H-5.變形例1>
半導體芯片122a在兩個主表面上配置芯片電極，半導體芯片122a和半導體芯片122b由在二者之間配置的承載膜124b上的膜電極和電布線連接。半導體芯片122a和半導體芯片122b由接合層133接合固定。
半導體芯片122a和信號傳送用焊錫凸塊127的電連接與圖65所示的半導體芯片122和信號傳送用焊錫凸塊127的電連接相同，除承載膜124為承載膜124a外，與MRAM2000的結構基本相同，因此省略說明。
半導體芯片122a和半導體芯片122b掉轉上下關系來配置也可。這種情況下，半導體芯片122b兩個主表面上設置芯片電極即可。
半導體芯片122a和半導體芯片122b的組合可在至少一個芯片上配置MRAM單元陣列，也可以是公知的半導體芯片的任意的組合。
圖65所示的MRAM2100中，由于包含MRAM單元陣列的周邊電路與各種功能塊的半導體芯片122a和包含MRAM單元陣列的半導體芯片122 b分別制造并組合，不必要考慮形成溫度不同，把各個形成溫度最佳化。之后，由于分別制造半導體芯片122a和半導體芯片122b，制造工序并行進行，制造時間縮短。
<H-6.變形例2>
圖56所示的MRAM2000中，屏蔽件SHB的材料使用鐵磁體，但代替其，使用含Ir(銦)20～30at％的IrMn等的反鐵磁體，也實現(xiàn)相同的效果。
如圖66所示的MRAM2200所示，用鐵磁體136a和反鐵磁體136b的多層膜構成屏蔽件SHB也可。這種情況下，底面基板134中的屏蔽電極136同樣為鐵磁體126a和反鐵磁體126b的多層膜。多層膜的上下關系不限定于上述。
根據(jù)本發(fā)明的方案1記載的磁存儲裝置，至少一個磁隧道結被配置成作為軟鐵磁層的易磁化方向的易磁化軸相對多個位線和多個字線的延伸方向具有40～50度的角度，因此通過小的寫入電流可確實反轉軟鐵磁層的磁化方向，降低寫入時的耗電。
根據(jù)本發(fā)明的方案2記載的磁存儲裝置，磁隧道結的平面形狀中，與易磁化軸平行的邊比與易磁化軸正交的邊長，因此容易由形狀引起的各向異性確定易磁化軸，防止易磁化軸變化。
根據(jù)本發(fā)明的方案3記載的磁存儲裝置，通過第一和第二切換部件可把位線的第一和第二端切換連接于第一或第二電源，所以位線上流過雙向電流，改變磁隧道結的磁化方向，可寫入或擦除數(shù)據(jù)。
根據(jù)本發(fā)明的方案4記載的磁存儲裝置，由于用相同導電型的第一～第四MOS晶體管構成第一和第二切換部件，制造容易。
根據(jù)本發(fā)明的方案5記載的磁存儲裝置，由于第一切換部件用不同導電型的第一和第二MOS晶體管構成并且第二切換部件用不同導電型的第三和第四MOS晶體管構成，第一和第二MOS晶體管之一和第三和第四MOS晶體管之一的控制電極不必在接通狀態(tài)中施加電源電壓以上的電壓，可減小柵絕緣膜上的負擔。
根據(jù)本發(fā)明的方案6記載的磁存儲裝置，由于第一和第二MOS晶體管的第一主電極之間以及第三和第四MOS晶體管的第一主電極之間分別配置時常為接通狀態(tài)的第五、第六MOS晶體管，降低施加在第一和第二MOS晶體管之一的第一主電極和第三和第四MOS晶體管之一的第一主電極上的應力電壓，降低應力電壓引起的泄漏電流，降低耗電。
根據(jù)本發(fā)明的方案7記載的磁存儲裝置，由于在具有多個存儲器單元陣列的磁存儲裝置中，通過使用跨過多個存儲器單元陣列的多個主字線和僅跨過一個存儲器單元陣列的字線，減少直接連接于同一布線的存儲器單元個數(shù)，負載電容降低。其結果縮短負載電容引起的延遲時間，實現(xiàn)高速訪問。
根據(jù)本發(fā)明的方案8記載的磁存儲裝置，由于在配備了多個具有多個存儲器單元陣列的存儲器單元陣列組的磁存儲裝置中，通過使用僅跨過一個存儲器單元陣列的字線和跨過多個存儲器單元陣列的多個主字線以及跨過多個存儲器單元陣列組的多個總字線，減少直接連接于同一布線的存儲器單元個數(shù)，負載電容降低。其結果縮短負載電容引起的延遲時間，實現(xiàn)高速訪問。
根據(jù)本發(fā)明的方案9記載的磁存儲裝置，由于在具有多個存儲器單元陣列的磁存儲裝置中，通過使用跨過多個存儲器單元陣列的多個位字線和僅跨過一個存儲器單元陣列的位線，減少直接連接于同一布線的存儲器單元個數(shù)，負載電容降低。其結果縮短負載電容引起的延遲時間，實現(xiàn)高速訪問。
根據(jù)本發(fā)明的方案10記載的磁存儲裝置，由于在配備了多個具有多個存儲器單元陣列的存儲器單元陣列組的磁存儲裝置中，通過使用僅跨過一個存儲器單元陣列的位線和跨過多個存儲器單元陣列的多個主位線以及跨過多個存儲器單元陣列組的多個總位線，減少直接連接于同一布線的存儲器單元個數(shù)，負載電容降低。其結果縮短負載電容引起的延遲時間，實現(xiàn)高速訪問。
根據(jù)本發(fā)明的方案11記載的磁存儲裝置，由于通過配置在沿著作為軟鐵磁層的易磁化方向的易磁化軸的方向上產(chǎn)生磁場的電感，可一并擦除或一并寫入具有至少一個磁隧道結的多個存儲器單元的數(shù)據(jù)，可進行短時間的處理。
根據(jù)本發(fā)明的方案12記載的磁存儲裝置，由于矩陣狀電感更有效地產(chǎn)生磁場，一并擦除或一并寫入多個存儲器單元的數(shù)據(jù)時的耗電很少。
根據(jù)本發(fā)明的方案13記載的磁存儲裝置，由于在至少一個存儲器單元陣列的多個位線和多個字線的外側設置閃速位線和閃速字線，通過向其流過規(guī)定方向的電流可一并擦除或一并寫入具有至少一個磁隧道結的多個存儲器單元的數(shù)據(jù)，可進行短時間的處理。
根據(jù)本發(fā)明的方案14記載的磁存儲裝置，由于多個存儲器單元陣列配置成矩陣狀的磁存儲裝置中，通過配置成閃速位線和閃速字線沿著多個存儲器單元陣列的排列構成矩陣，可一并擦除或一并寫入多個存儲器單元陣列的數(shù)據(jù)，可進行短時間的處理。
根據(jù)本發(fā)明的方案15記載的磁存儲裝置，由于配置由LC共振保存選擇的位線和字線的至少之一中流過的電流的至少一個電感和至少一個電容，可再循環(huán)寫入電流，降低寫入時的耗電。
根據(jù)本發(fā)明的方案16記載的磁存儲裝置，可得到再循環(huán)位線的寫入電流的具體結構。
根據(jù)本發(fā)明的方案17記載的磁存儲裝置，可得到再循環(huán)字線的寫入電流的具體結構。
根據(jù)本發(fā)明的方案18記載的磁存儲裝置，由于在導體構成的屏蔽件中容納至少一個半導體芯片、在具有至少一個磁隧道結的多個存儲器單元中由外部磁場反轉磁隧道結的磁化方向，可防止數(shù)據(jù)重寫。
根據(jù)本發(fā)明的方案19記載的磁存儲裝置，由于至少一個半導體芯片由第一和第二應力緩解膜保持，減少從外部施加到多個半導體芯片上的應力。
根據(jù)本發(fā)明的方案20記載的磁存儲裝置，由于通過分為磁存儲芯片、包含存儲器單元陣列的周邊電路的電路芯片來分別制造二者，不必要考慮形成溫度的不同，可最佳化各個形成溫度。制造工序并行進行，制造時間縮短。
根據(jù)本發(fā)明的方案21記載的磁存儲裝置，屏蔽件用具有與軟鐵磁層同樣或比其更大的導磁率的鐵磁體構成，因此可有效屏蔽外部磁場。
根據(jù)本發(fā)明的方案22記載的磁存儲裝置，屏蔽件由反鐵磁體構成，因此可有效屏蔽外部磁場。
根據(jù)本發(fā)明的方案23記載的磁存儲裝置，屏蔽件由鐵磁體和反鐵磁體的多層膜構成，因此可有效屏蔽外部磁場。
根據(jù)本發(fā)明的方案24記載的磁基片，由于至少具有配置在整個主面上的形成至少一個磁隧道結的多層膜，制造配備具有至少一個磁隧道結的存儲器單元的磁存儲裝置的情況下，與準備單個半導體襯底、在其主面上形成多層膜的情況相比，可省略制造工序，降低制造成本。
根據(jù)本發(fā)明的方案25記載的磁基片，得到適合于制造配置了存儲器單元的磁存儲裝置的磁基片，該存儲器單元具有單磁隧道結。
根據(jù)本發(fā)明的方案26記載的磁基片，得到適合于制造配置了存儲器單元的磁存儲裝置的磁基片，該存儲器單元在單磁隧道結的下部具有pn結二極管。
根據(jù)本發(fā)明的方案27記載的磁基片，在可降低MOSFET的寄生電容的SOI基片上形成至少一個磁隧道結，加快MOSFET的動作速度，結果磁存儲裝置動作速度也加快。
權利要求
1.一種磁存儲裝置，配備非接觸地交叉、構成矩陣的多個位線和多個字線；分別配置在所述多個位線和所述多個字線的交叉部上、包括至少一個磁隧道結的多個存儲器單元，包括分別連接于所述多個位線的第一端、可切換所述第一端與第一電源或第二電源的電連接的多個第一切換部件；分別連接于所述多個位線的第二端、可切換所述第二端與所述第一電源或所述第二電源的電連接的多個第二切換部件。
2.根據(jù)權利要求1所述的磁存儲裝置，所述第一切換部件具有各個第一主電極連接于所述多個位線的第一端、各個第二主電極連接于所述第一電源和所述第二電源的同一導電型的第一和第二MOS晶體管，所述第二切換部件具有各個第一主電極連接于所述多個位線的第二端、各個第二主電極連接于所述第一電源和所述第二電源的同一導電型的第三和第四MOS晶體管。
3.根據(jù)權利要求1所述的磁存儲裝置，所述第一切換部件具有各個第一主電極連接于所述多個位線的第一端、各個第二主電極連接于所述第一電源和所述第二電源的不同導電型的第一和第二MOS晶體管，所述第二切換部件具有各個第一主電極連接于所述多個位線的第二端、各個第二主電極連接于所述第一電源和所述第二電源的不同導電型的第三和第四MOS晶體管。
4.根據(jù)權利要求3所述的磁存儲裝置，還包括連接在所述第一和第二MOS晶體管的各個所述第一主電極之間的與所述第二MOS晶體管相同導電型的第五MOS晶體管、連接在所述第三和第四MOS晶體管的各個所述第一主電極之間的與所述第四MOS晶體管相同導電型的第六MOS晶體管，所述第五和第六MOS晶體管的控制電極連接于提供一直為接通狀態(tài)的規(guī)定電壓的第三電源。
5.一種磁存儲裝置，配備具有多個存儲器單元陣列、跨過所述多個存儲器單元陣列的多個主字線、對應于所述多個存儲器單元陣列的每一個配置的多個存儲器單元陣列選擇線的至少一個存儲器單元陣列組，該存儲器單元陣列由多個存儲器單元構成，該存儲器單元包括非接觸地交叉、構成矩陣的多個位線和多個字線以及分別配置在所述多個位線和所述多個字線的交叉部上的至少一個磁隧道結，所述多個字線分別連接于分別設置在所述多個主字線和所述多個存儲器單元陣列選擇線的交叉部上的第一組合邏輯門的輸出，所述第一組合邏輯門的輸入連接于處于交叉狀態(tài)的所述多個主字線之一與所述多個存儲器單元陣列選擇線之一。
6.根據(jù)權利要求5所述的磁存儲裝置，包括多個所述至少一個存儲器單元陣列組，還包括跨過所述多個存儲器單元陣列組的多個總字線和對應于所述多個存儲器單元陣列組的每一個設置的多個存儲器單元陣列選擇線，所述多個主字線分別連接于分別設置在所述多個總字線和所述多個存儲器單元陣列組選擇線的交叉部上的第二組合邏輯門的輸出，所述第二組合邏輯門的輸入連接于處于交叉狀態(tài)的所述多個總字線之一與所述多個存儲器單元陣列組選擇線之一。
7.一種磁存儲裝置，配備具有多個存儲器單元陣列、跨過所述多個存儲器單元陣列的多個主位線、對應于所述多個存儲器單元陣列的每一個配置的多個存儲器單元陣列選擇線的至少一個存儲器單元陣列組，該存儲器單元陣列由多個存儲器單元構成，該存儲器單元包括非接觸地交叉、構成矩陣的多個位線和多個字線以及分別配置在所述多個位線和所述多個字線的交叉部上的至少一個磁隧道結，所述多個位線分別連接于分別設置在所述多個主位線和所述多個存儲器單元陣列選擇線的交叉部上的第一組合邏輯門的輸出，所述第一組合邏輯門的輸入連接于處于交叉狀態(tài)的所述多個主位線之一與所述多個存儲器單元陣列選擇線之一。
8.根據(jù)權利要求7所述的磁存儲裝置，包括多個所述至少一個存儲器單元陣列組，還包括跨過所述多個存儲器單元陣列組的多個總位線和對應于所述多個存儲器單元陣列組的每一個設置的多個存儲器單元陣列選擇線，所述多個主位線分別連接于分別設置在所述多個總位線和所述多個存儲器單元陣列組選擇線的交叉部上的第二組合邏輯門的輸出，所述第二組合邏輯門的輸入連接于處于交叉狀態(tài)的所述多個總位線之一與所述多個存儲器單元陣列組選擇線之一。
9.一種磁存儲裝置，配備存儲器單元陣列和電感，該存儲器單元陣列由多個存儲器單元構成，該存儲器單元包括非接觸地交叉、構成矩陣的多個位線和多個字線以及分別配置在所述多個位線和所述多個字線的交叉部上的至少一個磁隧道結，所述至少一個磁隧道結具有可變更磁化方向的軟鐵磁層，所述電感在沿著作為所述軟鐵磁層的易磁化方向的易磁化軸的方向上產(chǎn)生磁場。
10.根據(jù)權利要求9所述的磁存儲裝置，所述至少一個磁隧道結配置成所述易磁化軸重疊在所述多個位線或所述多個字線的延長方向上，所述電感是配置成沿著與所述易磁化軸方向重疊的所述多個位線或所述多個字線的延長方向包圍所述存儲器單元陣列的線圈狀電感。
11.一種磁存儲裝置，配備至少一個存儲器單元陣列、平板狀的至少一個閃速位線和至少一個閃速字線，該存儲器單元陣列由多個存儲器單元構成，該存儲器單元包括非接觸地交叉、構成矩陣的多個位線和多個字線以及分別配置在所述多個位線和所述多個字線的交叉部上的至少一個磁隧道結，該閃速位線和閃速字線分別設置在所述至少一個存儲器單元陣列的所述多個位線和所述多個字線的外側，覆蓋所述多個位線和所述多個字線的形成區(qū)域。
12.根據(jù)權利要求11所述的磁存儲裝置，具有多個所述至少一個存儲器單元陣列，所述多個存儲器單元陣列配置成矩陣狀，所述至少一個閃速位線和至少一個閃速字線配置多個，以沿著所述多個存儲器單元陣列的排列構成矩陣。
13.一種磁存儲裝置，具有至少一個半導體芯片、導體構成的容納所述至少一個半導體芯片的屏蔽件、樹脂構成的容納所述屏蔽件的殼體、封閉所述殼體的開口來密封的底面基片、配置在所述底面基片的外側主面上進行所述至少一個半導體芯片與外部的信號輸送的信號輸送用凸塊、配置成圍繞所述信號輸送用凸塊的電連接于所述屏蔽件的屏蔽用凸塊，所述至少一個半導體芯片包括磁存儲芯片，該芯片配設存儲器單元陣列，該存儲器單元陣列由含至少一個磁隧道結的多個存儲器單元構成。
14.根據(jù)權利要求13所述的磁存儲裝置，還配備配置在所述屏蔽件的開口端內側和外側的第一應力緩解膜、配置在所述屏蔽件內壁的第二應力緩解膜。
15.根據(jù)權利要求14所述的磁存儲裝置，所述至少一個半導體芯片還包括包含所述存儲器單元陣列的周邊電路的電路芯片，所述磁芯片和所述電路芯片上下重疊，容納在所述屏蔽件內。
全文摘要
磁存儲裝置與磁基片,提供一種降低寫入時的耗電的MRAM,同時,提供一種降低擦除和寫入花費的時間的MRAM。把彼此平行設置的多個位線BL1配置成在相互平行配置的多個字線WL1的上部交叉。在字線和位線夾持的各交點上形成MRAM單元MC2。把各MRAM單元MC3配置成用箭頭表示的易磁化軸相對位線和字線傾斜45度。
文檔編號H01L21/8246GK1368735SQ01142498
公開日2002年9月11日 申請日期2001年11月30日 優(yōu)先權日2001年2月6日
發(fā)明者國清辰也, 永久克己, 前田茂伸 申請人:三菱電機株式會社