專利名稱：形成位線接觸和進行離子注入的方法
本申請是1997年4月29日提出的第97110966號申請的分案申請。
本發(fā)明涉及一種在半導體基底上進行離子注入的方法，特別是涉及一種利用控制在一半導體的基底內的注入輪廓線(implantation profile)的表面形態(tài)(morphology)而限制缺陷的形成的方法。
集成電路存儲器的儲存密度有一種持續(xù)增加的趨勢，以在單一晶片上尋求數據存儲量的增加。比起在多個晶片上所提供的相當的存儲容量，單個較高密度的存儲器所提供的是更為緊密的存儲器，且就單位位元的角度而言，其成本也較低，大致而言，這些較高存儲密度的元件比起較早期的低密度晶片，通常具有相當精密或更為精進的性能。一直以來，集成電路元件密度的增加，有部分原因是由于縮減諸如連線與晶體管柵極的結構尺寸，以及減小構成集成電路元件的結構部件之間的分隔距離的緣故。電路結構尺寸大小的縮減，通常是用來滿足制作集成電路元件的縮小設計法則。
在動態(tài)隨機存取存儲器(Dynamic Random-Access Memories；DRAM)內，數據的存儲通常是利用在一半導體基底表面上所形成的一個電容陣列之中，對每一個電容選擇性地充電或放電而實現的。大部分的情況下，二進制數據的單個位元儲存于一個電容之內，其電容放完電后的狀態(tài)代表邏輯0，而電容的充電狀態(tài)則代表邏輯1。在一給定的操作電壓之下，在可以穩(wěn)當地制作出來的電極分隔距離，以及通常被應用于電荷儲存電容的電極間的電容電介質的介電常數之下，存儲器電容的電極的表面面積決定了其可以儲存于電容內的電荷的量。存儲器的讀與寫動作利用選擇性地將電荷儲存電容耦接至一條位線上，以便將電荷傳輸進入電荷儲存電容，或由電荷儲存電容傳輸出去而進行的。通常是使用場效晶體管(FET，field effect transistor)而將電荷儲存電容選擇性地耦接至位線上。位線接觸通常是拉到傳輸FET的源／漏極電極中之一，而電荷儲存電容則通常被制作成與傳輸FET的另一源／漏極電極接觸。字線信號則被供應給FET的柵極，以將電荷儲存電容的電極經由傳輸FET而連接至位線，以便進行電荷儲存電容與位線之間的電荷傳輸。


圖1以示意方式顯示現有的DRAM的兩個存儲單元在制作程序中間階段的橫截面圖。圖中的DRAM存儲單元制作于一P型基底10上，其包括可與其他鄰近的存儲單元隔絕開的厚場氧化區(qū)12。利用將場氧化區(qū)12之間的有源元件區(qū)的一部分加熱氧化，便可以形成一柵極氧化層14，而多晶硅柵電極16則被形成于柵極氧化層14之上。圖1中所顯示的兩個柵電極16分別為圖中兩個存儲單元的兩個獨立傳輸FET的部分構造。多晶硅柵電極16利用在基底上沉積一層未摻雜的多晶硅而形成，通常是使用低壓化學氣相沉積(LPCVD，low pressure chemical vapor deposition)法進行沉積，再將雜質注入多晶硅中，并使雜質活化，以便使得多晶硅層變得具有導電性。柵電極接著再利用現有的光刻技術進行成像。在多晶硅柵電極16上面提供有一層硅氧化物18，以便在后續(xù)的工藝步驟中保護柵電極，且此氧化層18也經常在后續(xù)的蝕刻步驟中用作蝕刻阻擋層。在進行源／漏極注入工藝步驟(后面將討論)時，還提供有鄰接著柵電極的側壁氧化物間隔構造20。在柵電極16形成時，將不同柵電極連接起來的連接線22也在場氧化物區(qū)12上同時形成。由于連接線通常是在用來形成柵電極16的相同工藝步驟之中同時制成的，因此連接線會具有與之相似的構造，由利用氧化物層24所覆蓋的多晶硅線22構成，并具有沿著連接線22形成的側壁氧化物間隔結構26。
經摻雜的源／漏極區(qū)28，30與32形成于多晶硅柵電極16的兩側，以便界定傳輸FET的通道區(qū)。傳輸FET所共通的源／漏極區(qū)30作為圖中所顯示的兩存儲單元的位線接觸之用。主要應用在現代存儲器與邏輯元件等型式的用途中的小設計法則存儲晶體管，通常會使用輕摻雜漏極(LDD，lightly-doped drain)的構造。源／漏極區(qū)28，30與32通常是以兩個步驟的工藝制作，先以相對較低程度的摻雜物質進行注入作為開始，其可與多晶硅柵電極16自動對準。再利用首先在元件上沉積一層CVD氧化物，然后對氧化物層進行各向異性回蝕，以便將源／漏極區(qū)28，30與32上的基底暴露出來，以使間隔氧化物區(qū)20形成于柵電極16的兩側。CVD氧化物層的回蝕刻在多晶硅柵電極16的兩側，以及多晶硅連接線22的兩側，都產生了間隔氧化物區(qū)20。在間隔氧化物區(qū)20已形成于多晶硅柵電極16的兩側之后，第二次的較高濃度離子注入程序便可以在與間隔氧化物區(qū)20自動對準的方式之下，針對源／漏極區(qū)28，30與32進行，以便完成源／漏極區(qū)的制作。
在DRAM存儲單元的傳輸FET形成之后，利用CVD法，先在圖1的構造上沉積一具有絕緣性的硅氧化物層34，以便形成電荷儲存電容與位線的接觸。其形成的構造顯示于圖2之中。利用對硅氧化物層34進行現有的光刻處理技術，可以形成接觸窗36，以便暴露出基底的源／漏極區(qū)28，30與32。此時參考圖3，利用LPCVD，一層未經摻雜的多晶硅38接著沉積于元件的表面上，且也沉積于接觸窗36之內，并與源／漏極區(qū)28，30與32形成接觸。多晶硅層38會形成DRAM存儲單元的電荷儲存電容的下電極的一部分。此層再以離子注入進行摻雜，以及進行退火。之后再以光刻技術對下電極38構圖。電容的一個電介質層40，諸如硅的氮化物與硅的氧化物的雙層結構，此時便可以形成于下電極38的表面上。再利用一層多晶硅的沉積，摻雜與成像，便可以形成電容的上電極42，產生出圖4中所顯示的構造。
接著，利用毯覆式沉積(blanket depositing)形成一內層電介質材料，諸如在圖4中的構造上，利用大氣壓下的CVD程序，以一TEOS源的氣體所沉積的一層經摻雜的玻璃。再利用現有的光刻技術，在電介質層44中開出一個位線接觸窗46，以便暴露出共通的源／漏極接觸30。接著，通常是利用提供額外的位線接觸離子注入程序，并再接著提供一或多層的金屬濺射層，或者利用CVD程序，在結構層44的表面上，在圖5所顯示的接觸窗46的范圍內進行沉積，便可以形成位線接觸50。該位線接著再進行成像，以及后續(xù)的工藝步驟，以便完成元件的制作。
制作圖5中的元件使用的設計法則標準若有所提高，便會對圖5中所顯示的許多構造，以及其制作的工藝技術產生較為嚴格的要求。由于縮減尺寸的存儲單元，相比之下使用較淺薄且窄小的源／漏極區(qū)，所以源／漏極區(qū)的形成變得更為重要。此時便更需要能控制注入能量以及源／漏極區(qū)的擴散程度，以便能夠制成小尺寸的元件。另外也需要能夠維持具有高導電性的源／漏極區(qū)，以便維持這些構造的高性能。而維持高導電程度的一個要點是，在源／漏極區(qū)內要避免缺陷結構的形成。
在將雜質注入半導體基底，以及對基底進行退火以便活化注入的摻雜物質的工藝過程中，可能會有多種型態(tài)的晶格缺陷結構形成。制作許多半導體電路組件時所使用的離子注入的劑量濃度，可能會使得離子所注入的結晶硅半導體基底非晶化。基底必須要連續(xù)地進行退火處理，以便使離子注入得以活化，并通常要使得非晶區(qū)域發(fā)生再結晶(recrystallize)。經過離子注入程序的硅基底的再結晶會以固體相的外延(SPE，solid-phaseepitaxial)再生長(regrowth)情況發(fā)生。在SPE再生長的程序中，基底加熱到該基底材料熔點之下的一個溫度。晶體生長以固態(tài)傳輸(solid state transport)的形式發(fā)生，并會進行通過基底的結晶(有經注入或未經注入)部分與基底材的非晶部分，被注入的區(qū)域之間的界面。再結晶逐漸地發(fā)生(occurs incrementally)，每一個漸增的非晶區(qū)域的再結晶方向，是由再結晶發(fā)生的晶體區(qū)域內的晶格取向(orientation)決定的。這樣，在結晶區(qū)域與非晶區(qū)域的界面處的晶體基底的晶格取向，便可以決定SPE再生長的方向。
由于非晶區(qū)域的界面形狀，SPE再生長要沿著不同的晶格平面進行是有可能做到的。多種研究結果已指出，沿著不同的晶格平面發(fā)生的SPE再生長，會在晶體內造成缺陷。例如，對應于兩不同晶格平面的生長前緣(growthfront)的出現，會在再結晶硅基底內形成延伸展開的缺陷結構。由于注入與其他工藝，其他形態(tài)的殘余缺陷也可能會被帶入晶格結構內。例如，在基底上柵極層與側壁分隔層的出現，可能會在其襯墊的材料上引起壓縮應力，特別是在后續(xù)的加熱工藝步驟中。這種應力的出現可能會產生諸如位錯(dislocations)的缺陷，并可能會導致位錯放大(dislocation multiplication)的現象。
通常，突起范圍缺陷(PRD，projected range defects)以及范圍尾端缺陷(ERD，end of range defects)等型態(tài)的缺陷，可能會在基底的注入與回火區(qū)域內形成。PRD與ERD為二次缺陷(secondary defects)(位錯或線缺陷)，其中PRD出現在靠近最大注入離子濃度的區(qū)域，而ERD則出現在靠近注入后的非晶-結晶界面處。這類缺陷應當是由于非晶硅的垂直SPE再生長所造成的，即，垂直于硅表面的再生長，而這些缺陷可能包括埋藏在注入區(qū)中的位錯環(huán)(dislocation loops)。PRD與ERD的位置與密度與注入離子時的能量與濃度有關。另一種與透過離子注入而變成非晶狀態(tài)的硅的再生長有關的缺陷形態(tài)為掩模邊緣缺陷(MED，mask edge defects)。MED是由于垂直與側向SPE再生長的再結晶前緣，其突出所造成的位錯。在回火與再結晶的工藝期間，由于突出的SPE再生長前緣所形成的位錯傾向于收聚成為額外的外延晶層，而這些缺陷則會長成先前已被形容為與晶粒界面(grain boundary)相似的一種結構。這種延伸展開的缺陷結構，假使是沿著電流的主要方向出現的話，便可以影響電子的輸送。這種缺陷構造可能會在靠近注入區(qū)的側向邊緣，在基底表面或接近基底表面，通常是在再結晶基底表面鄰接著基底表面的另一結構之處形成，并且可能導致結泄漏(junction lenkage)的問題。
本發(fā)明的目的是克服上述現有技術的缺點，提出一種離子注入方法，以便在離子注入半導體基底以后的退火處理中所引起的缺陷降至最低。
為實現上述目的，本發(fā)明提出一種形成連接至一源極／漏極區(qū)的位線接觸的方法，其步驟包括提供一基底，其內具有一源極／漏極區(qū)；在基底中提供一下陷部分；經由下陷部分將離子注入源極／漏極區(qū)；與形成一位線，其與源極／漏極區(qū)接觸。
本發(fā)明另一方面提供一種在半導體基底上進行離子注入的方法，其步驟包括提供具有一表面的一基底；由該表面上去除材料以界定一第一區(qū)域；經由第一區(qū)域將離子注入基底；與對基底進行回火處理。
本發(fā)明的實施例包括防止例如因離子注入而變?yōu)榉蔷莸墓璋雽w基底在再結晶時形成缺陷的方法，本發(fā)明的某些優(yōu)選實施例包括一種控制再結晶界晶形狀的方法，以使得SPE的再生長能夠主要沿著一組優(yōu)選的方向發(fā)生，這些施例中的某一些在其基底上提供了一表面層，透過此表面層可進行離子注入的程序，表面層的厚度被選定來限制離子注入基底內部的深度，因此，表面層的厚度，表面形態(tài)或其他的特定的選定，可以使結構基底與非晶注入區(qū)域之間的界面具有最佳的形狀。注入輪廓線的適當選擇，可以將SPE再生長限制在特定的較好方向，減低了再結晶時行成可能會損傷性能的缺陷結構的可能性。
在其他的實施例中存儲元件的接觸線利用提供具有源／漏極氏的基底制作形成，在基底上形成有下陷部分，并透過下陷部分進行注入，以將離子注入基底的源／漏極區(qū)內，以便增強位線接觸的導電性。注入區(qū)域再進行回火處理，以在基底表面上的下陷部分處形成與源／漏極區(qū)接觸的位線。
本發(fā)明的實施例將參考附圖進行示范性的詳細描述，附圖為示意性質的圖示，其中部分并未根據比例繪制。附圖中圖1-5為一現有技術DRAM在其各個制作過程階段中的橫截面圖；圖6顯示位線接觸的一個離子注入區(qū)的橫截面圖；圖7顯示圖6的注入區(qū)在再結晶與回火期間形成的接觸邊緣缺陷的橫截面圖；圖8為一橫截面圖，其顯示具有大致平坦表面的基底內的一種注入輪廓線；圖9顯示具有可供穿透而進行注入的一表面層的基底的橫截面圖；圖10顯示與穿透一表面層而注入至基底內時有關的各種尺寸；圖11顯示根據本發(fā)明的實施例而具有一彎曲表面部分的一基底的橫截面圖；圖12顯示根據本發(fā)明的實施例而具有一彎曲表面與一彎曲表面層的一基底的橫截面圖；圖13顯示根據本發(fā)明的實施例而具有一大致平坦表面與一彎曲表面層的一基底的橫截面圖；圖14顯示根據本發(fā)明的實施例的一DRAM在其工藝過程的中間階段時的橫截面圖；圖15為根據本發(fā)明的實施例，包括制成的一位線接觸的一DRAM的橫截面圖；與圖16顯示根據本發(fā)明的實施例，具有一彎曲表面以供注入時穿透的一DRAM在其工藝過程的中間階段時的橫截面圖。
首先，如圖5中所顯示的典型位線接觸區(qū)30，在典型的制作程序中可以接受三種離子注入的步驟，以及一至三種退火步驟。通常至少有一種回火處理步驟是必要的，用來將注入物予以電活化，并至少恢復由于離子注入步驟所引起的某些晶格損傷。高密度，淺結元件的典型注入濃度可能會造成接觸區(qū)的部分或整體性的非晶化。在這種情況下，可以執(zhí)行退火處理程序，以便使非晶化區(qū)域再結晶。再結晶是通過固相外延再生長(SPE)而進行的，其中發(fā)生了固相的轉換，通過這種轉換，非晶區(qū)域經由非晶與結晶區(qū)域之間界面處的原子傳輸與再組織，而轉換成為一種晶體構造。再結晶可以朝向大致垂直于非晶區(qū)域的邊界的方向進行。這樣，每一個漸進再結晶區(qū)域的取向是根據再結晶所開始進行的結晶區(qū)域的取向而決定的。其結果，在基底的結晶部分與非晶部分之間界面處的結晶基底的取向，便決定了再結晶進行所遵循的結晶方向。
非晶硅區(qū)域的再結晶可能導致多種缺陷的形成。突起范圍缺陷(PRD)與范圍尾端缺陷(ERD)為在非晶硅的SPE再結晶期間，在基底的注入區(qū)域內所形成的缺陷(通常是位錯環(huán))。PRD出現在靠近最大注入離子濃度的區(qū)域，而ERD則出現在靠近注入后的非晶-結晶界面處。這類缺陷是由于非晶硅的垂直SPE再生長所造成的。PRD與ERD的位置與密度與注入離子時的能量與濃度有關。另一種與透過離子注入而變成非晶狀態(tài)的硅的再生長有關的缺陷形態(tài)，是掩模邊緣缺陷(MED)。MED缺陷通常出現在靠近再結晶區(qū)域的角落，在掩模邊緣的下方，或接近掩模邊緣處。在非晶區(qū)域的再結晶期間，MED的形成隨晶格再生長的方向而定。在不同的晶格方向上，SPE再生長的速率是有所不同的，據信MED的形成是由垂直與側向SPE再生長的再結晶前緣的突出所造成的。
圖6與7中顯示在經注入與退火處理的位線接觸區(qū)內，掩模邊緣缺陷形成的情形，其中離子注入是在具有一個利用諸如光刻技術(圖示者)或直接粒子束注入技術而界定的注入區(qū)域的基底110上進行的。注入的程序通常是垂直于基底110表面，朝方向112進行的，其形成了注入與非晶區(qū)114。如同圖6中所顯示的，注入區(qū)的形狀類似于一種高斯分布(Gaussian distribution)，其最大注入濃度出現在區(qū)域114的最寬廣部分內。在退火處理的期間，再結晶會由于沿著基底的結晶部分與非晶區(qū)域之間界面進行的固相外延(SPE)再生長而發(fā)生。再結晶是依層次而發(fā)生的，其每一層的再結晶方向是由再結晶發(fā)生的結晶區(qū)域的取向而決定的。這樣，晶體生長的方向便由界面處結晶區(qū)域的取向而定。
如圖7中所顯示的，再結晶可以在許多方向上發(fā)生，包括垂直地沿著
方向，以及側向地沿著[110]方向。再結晶通常是在基底內的結晶區(qū)與結晶區(qū)之間的界面處開始的，并以不同的速率朝向不同的方向發(fā)生。當朝向不同方向生長的晶體前緣互相交叉時，缺陷會產生出來，并定置(pinned)于晶體生長的前緣之間的交接處，如圖7中的箭頭113與115所標示的位置。當晶體的生長前進經過非晶區(qū)時，缺陷會累積下來，并沿著再結晶期間晶體生長前緣交叉處的平面而定置下來，在基底內造成了延伸展開的缺陷構造116，其通常會延伸接近表面結構111的邊緣處。
利用控制基底內非晶區(qū)域的深度與形狀，如圖7中所顯示的缺陷116的形成便可以減少。注入與再結晶程序的適當設計可以提供一種工藝過程，其可以有利于再結晶程序中的特定生長方向。在某些實施例中，需要再生長的方向主要朝向，或者限定于包括[100]，[111]，[211]，[311]與[511]等的方向。[100]與其他方向之間的角度可以計算或測量出來。就一個立方晶體而言，[100]與[111]方向之間的角度大約是54．7度。事實上已發(fā)現，就一片取向為[100]方向的基底而言，當再生長方向之間的角度大約在54．7度或更小時，便可以防止邊緣缺陷的發(fā)生。[100]方向與[211]，[311]，以及[511]等方向之間的角度全都小于54．7度，其中[100]與[211]方向之間的角度約為35．3度，[100]與[311]方向之間的角度約為25．2度，而[100]與[511]方向之間的角度則約為15．8度。本發(fā)明開發(fā)出多種工藝，可以確保再結晶沿著其各個再結晶的方向與[100]方向之間形成小于或等于54．7度的晶圖方向進行。
在某些實施例中，可將多晶硅或諸如硅氧化物等絕緣物質的一種材料的一個表面層形成于基底的表面上，使注入區(qū)局部地位于表面層內，局部地位于基底內。該層最好具有大致均勻的厚度。利用控制表面層的厚度，基底內的再結晶區(qū)的形狀便可以得到控制。本發(fā)明的一要點在于提供一種方法，其可以決定表面層的最小厚度，以便確保晶體的再生長前緣可以根據使用者的選擇，而以比符合于避免形成延伸開的缺陷結構的再生長平面間最大角度還要小的角度而交叉。這種方法在后面參考圖8中所顯示的附圖進行說明。在方向124上垂直于大致平坦的基底表面122的離子注入輪廓線120，可以一高斯分布來加以描述，如圖8所示。離子注入輪廓線120沿著方向124延伸入基底，并在被注入的基底內的中間深度處側向地散開至最大寬度。注入離子的尖峰濃度的位置沿著一線126-126′而伸展，其大致接近于或處于輪廓線120的最大寬度部分。此二維空間的輪廓線可以利用一突起范圍Rp，沿著X方向的一突起標準差ΔRp，以及沿著Y方向的一突起標準差ΔY而描述其特性。這些距離代表著離子注入程序的特性，并會受特定離子，基底，注入離子的能量與離子能量的變動范圍影響。據信非晶區(qū)的輪廓線具有與注入濃度特性曲線相同的大致形狀，其中非晶區(qū)的大小由一臨界能量決定。
為了控制非晶區(qū)，以便在再結晶時，再生長會朝向防止邊緣缺陷形成的方向而發(fā)生，注入的程序可以穿透如圖9中所顯示的，實質上均勻厚度的表面層128而進行，其一部分的注入分布130位于表面層128之內，而一部分的注入分布130則位于基底132內。表面層可以采用多種材料制作，諸如，多晶硅，諸如耐火金屬或金屬硅化物的其他導體，硅氧化物與各種玻璃的組成物等。當本發(fā)明應用于位線接觸區(qū)時，最好是表面層為諸如多晶硅的導體，諸如鈦，鎢，鉭的耐火金屬，或耐火金屬的金屬硅化物等。利用這種方式，在形成其余的位線接觸之前，便不需除去表面層。本發(fā)明已觀察到就某些實施例而言，當再生長方向之間的交叉為54．7度或更小時，邊緣缺陷的形成情況可以降至最低。為了決定所需要的表面層厚度t，注入輪廓線的空間分布被假定為大約是一種橢圓形的構形。在θ=54．7度時，橢圓的半徑所形成的直角三角形，表面層128的底與注入分布130的邊緣可用來決定形成于基底132上的表面層128的厚度t。如圖10中所顯示的，θ=54．7度時橢圓的半徑d利用下式決定d=[(ΔY sinθ)2+(ΔRp cosθ)2]0．5(1)其中ΔY為沿著y方向的突起標準差，而ΔRp則為沿著x方向的突起標準差。此外t-Rp=dcosθ (2)其中Rp為注入深度的突起范圍，再解下式以求厚度tt=dcosθ+Rp。(3)在上式中將半徑d代入可得t=Rp+cosθ[[(ΔY sinθ)2+(ΔRp cosθ)2]0．5]。
(4)當θ=54．7度時t=Rp+0．578[[(ΔY)2(0．666)+(ΔRp)2(0．334)]0．5]。
(5)Rp，ΔY與ΔRp由注入時所使用的能量而定。某些元素的結果列于表1中。就具有各種離子注入能量的一個數目的離子樣本而言，最小表面層厚度t是計算出來的，其值列于表1中。
表1
表1中列出了在20，40，60與80KeV能量下將As，B，P與Sb離子注入一硅基底時，以埃(，angstrom)計算的表面層厚度t的Rp，ΔY與ΔRp的公布數值與計算數值。
可以理解，雖然表1中所列厚度t是為避免形成延伸展開的缺陷構造所需的最小值，但t時常為一種最佳厚度值。由于正常程序的變化，時常會出現表面層厚度的變動。在大部分情況下，表面層厚度t會有大約10％或更低的變動范圍。就一個給定的注入能量而言，當表面層的厚度t變大時，注入至基底內的總劑量變得較小，并對接觸區(qū)的導電性具有較小的影響。因此，若可能的話，通常需要將表面層的厚度維持在一個小數值上，雖然就整體的元件性能而言，這不是一個敏感的因素。
如表1所示，例如，就使用As在20KeV的能量下進行注入的例子而言，圖10中表面層128的厚度應至少為177埃。當使用厚度為至少177埃的表面層時，由于[100]方向與結晶再生長方向之間的角度為54．7度或更小，掩模邊緣缺陷的形成情形便能夠減少。其結果所形成非晶區(qū)的形狀可以控制再生長的方向，以便因為垂直與側向SPE再生長之間的交互作用而形成的，包括MED缺陷的情形能降至最低。本發(fā)明的其他實施例可以提供不同的θ數值，比如說，隨基底的取向與／或晶體構造而定。
本發(fā)明的實施例可以使用多種基底表面與表面層的表面形態(tài)。例如，一種基底可在初始時由其表面的一個下陷部分構成。另外，具有大致平坦表面的基底也可在工藝步驟中去除部分材料以便形成一個下陷部分。例如，如同圖11所顯示的，一基底130可以具有下陷部分136，以便得到其形狀與下陷部分136相似的一個界面的一注入區(qū)域134。顯示于圖11中的注入區(qū)域134，由于再結晶期間再生長前緣的幾何形狀之故，可以導致某些優(yōu)點?；?30的非晶注入區(qū)134與結晶區(qū)之間的角度，可以利用控制下陷部分136的曲率而加以改變。利用控制曲率，可以將再結晶期間垂直與側向SPE再生長之間的交互作用減至最低。本發(fā)明的某些實施例具有延伸于基底的初始平坦表面之下的一個下陷部分，該下陷部分由向內傾斜的側壁區(qū)137與更為平坦的中央區(qū)域139所界定，如圖11所示。
基底130內的下陷部分136可以，例如，在向著傳輸FET的現有源／漏極區(qū)域的位線接觸窗已形成的情況下，利用執(zhí)行一次各向同性蝕刻步驟而形成。在某些優(yōu)選實施例中，下陷部分在沿其長度方向上的最少一個部分上可為凹陷的形狀，且在沿其長度方向上可以為完全彎曲的形狀，或者在中央可以具有大致平坦的區(qū)域，但在兩端則彎曲。根據所使用的蝕刻液，實質上具有凹陷形狀的表面，則可以有較平坦或更為彎曲的外觀。所形成的下陷部分可以下切(undercut)延伸于位線接觸上方的絕緣層的側壁。在某些實施例中，一個目標是避免陡峭的表面角。在蝕刻步驟完成之后，注入的程序便可以進行，以便形成注入區(qū)134。注入區(qū)134具有與基底的其余部分形成的界面，其在幾何構形上與彎曲表面136相似，并可在側向與垂直固相外延再生長區(qū)域之間造成最小缺陷的定置交互作用。其結果，缺陷形成的情況減少了。
為了進一步控制一注入區(qū)的形狀與／或深度，在注入之前，一表面層146可以定置于基底140的一個大致凹陷表面142的頂上，如圖12所示的情形。若根據另外的方式，與圖7相似的一種元件可以具有大致平坦的一個基底表面152，其上方則有具大致凹陷形狀的表面層156，如圖13中所示。這種彎曲的表面層156可以利用，諸如，在基底上沉積大致平坦的一表面層，并再使用各向同性蝕刻液將表面層的一部分蝕刻除去。后續(xù)的注入程序便會在基底150中造成一個注入區(qū)域154，其在非晶注入區(qū)154與結晶基底150之間的界面以與表面層156的曲率相似的方式彎曲。
圖14顯示根據本發(fā)明的實施例而制作的一DRAM實施例。圖中所顯示的DRAM單元是在一P型基底50上制作的，并包括場氧化物區(qū)52，以便與鄰接的存儲單元隔絕開。多晶硅柵電極56則被形成于柵氧化物層54上。輕摻雜的源／漏極區(qū)68，70與72形成于多晶硅柵電極56的兩側，以界定出傳輸FET的通道區(qū)。傳輸FET的共通源／漏極區(qū)70，作為圖中所示兩個傳輸FET的位線接觸。經摻雜的源／漏極區(qū)68，70與72可再在一個兩步驟的工藝過程中制作出來，首先以相對較低程度的摻雜物質注入開始，其可與多晶硅柵電極56自動對準。接著再利用首先在元件上沉積一層CVD氧化物，接著再對氧化物層進行各向異性回蝕，以便將源／漏極區(qū)68，70與72上的基底暴露出來，以使側壁間隔氧化物區(qū)64形成在鄰接于柵電極處。接著第二次的較高濃度離子注入程序可以在與間隔氧化物區(qū)64自動對準的方式下，針對源／漏極區(qū)68，70與72進行。在柵電極56形成時，將不同柵電極連接起來的連接線60也在場氧化區(qū)52上同時形成。同樣地，在側壁氧化物間隔構造64形成時，側壁氧化物間隔構造66也沿著連接線60形成。
在傳輸FET形成之后，便可以形成儲存電容與位線接觸。根據本發(fā)明的實施例，對源／漏極區(qū)表面使用諸如光刻與各向異性蝕刻的技術，可以透過元件而打開一位線接觸窗，以便透過接觸窗80而暴露出源／漏極區(qū)70。接著一表面層82可以沉積在源／漏極區(qū)70的表面上，且透過此層進行一次注入的步驟，以便進一步地增強位線接觸的導電性。表面層的厚度會與所希望限制再生長方向的程度有關，并可利用前述的式(1)-(5)來決定厚度值。之后再進行一至多次的退火處理步驟，以便活化注入的離子，并使非晶區(qū)域再結晶。作為絕緣層使用的表面層82，在位線接觸84在接觸窗80中形成之前，最好先去除。在導電性的材料被使用來形成表面82的其他實施例中，最好應將該材料保留在其原位上，以便減低工藝步驟的次數。位線接觸84(見圖15)可由一或多層濺射或以CVD法沉積而形成于接觸窗80內以及元件的部分表面上的金屬構成。
在另一實施例中，可以形成與圖14相似的一種DRAM構造，其表面86具有彎曲的表面形態(tài)，透過此表面可以進行注入的程序，以便控制注入區(qū)的形狀。這種構造可以利用首先使用掩模，并利用各向異性蝕刻液將接觸窗80的一部分腐蝕形成。在進行各向異性蝕刻步驟之后，接觸窗80的底部便會擁有相對較平坦的表面。接著便可以執(zhí)行另一次蝕刻步驟，使用諸如由SF6獲得的等離子體的各向同性蝕刻劑，以便形成彎曲的表面86，如圖16所示。利用透過彎曲表面86進行注入，注入區(qū)可以如同期望地具有相似的彎曲邊界，以便在進行回火處理之后，沿著可使邊緣缺陷的形成達到最小程度的方向而發(fā)生再結晶。
圖14中的DRAM可以具有一表面層，透過此層可以進行注入的程序，與圖12中所顯示的表面層146相似。這種彎曲的表面層可以利用，例如，對表面進行與針對圖16所作描述相似的蝕刻，并再在彎曲的表面上沉積表面層而獲得。這種表面層所需要的最小厚度可以利用前述式(1)-(5)而決定。同樣地，DRAM的基底也可以具有大致平坦的表面，并擁有與圖13中的表面層156相似的一層彎曲表面層。應當指出，進行各種工藝步驟的實施例，其包括，例如，基底表面與表面層所需要的多重蝕刻步驟，由于其額外復雜性并且其進行需要較多時間，所以并不是最好的方式。
雖然本發(fā)明針對圖14至16中的DRAM構造進行了防止缺陷形成的方法的說明，但這里所描述的方法仍能適用于其他的構造與工藝步驟。例如，本發(fā)明的實施例也可以應用于有掩?；驘o掩模(直接離子束注入)的注入程序，因為利用無掩模注入程序所造成的注入區(qū)，其所獲得的表面形態(tài)可以與利用現有的使用了掩模的注入程序所獲得的注入區(qū)的表面形態(tài)相同。此外，雖然本發(fā)明已參考某些較佳實施例進行了描述，但應當理解，本發(fā)明的范圍并未限定在這些特定的實施例上。相反，本發(fā)明的范疇應由后附權利要求來限定。
權利要求
1．一種形成連接至一源極／漏極區(qū)的位線接觸的方法，其步驟包括提供一基底，其內具有一源極／漏極區(qū)；在基底中提供一下陷部分；經由下陷部分將離子注入源極／漏極區(qū)；與形成一位線，其與源極／漏極區(qū)接觸。
2．如權利要求1所述的方法，其步驟還包含在將離子經由下陷部分注入源極／漏極氏之后施行回火處理。
3．如權利要求1所述的方法，其中基底的表面垂直于[100]晶格方向。
4．如權利要求1所述的方法，其中下陷部分是利用對基底的至少一部分以一各向同性蝕刻淮進行蝕刻而形成的。
5．如權利要求1所述的方法，其步驟還包括在基底的下陷部分之上提供一表面層；與經由表面層將離子注入源極／漏極區(qū)。
6．如權利要求5所述的方法，其還包括將肯面層由基底上除去，之后再對源極／漏極區(qū)進行回火處理的步驟。
7．如權利要求5所述的方法，其還包括對源極／漏極區(qū)進行回火處理，之后再將表面層由基底上除去的步驟。
8．一種在半導體基底上進行離子注入的方法，其步驟包括提供具有一表面的一基底；由該表面上去除材料以界定一第一區(qū)域；經由第一區(qū)域將離子注入基底；與對基底進行回火處理。
9．如權利要求8所述的方法，其中第一區(qū)域具有凹陷的形狀。
10．如權利要求8所述的方法，其中由該表面上去除材料以界定一第一區(qū)域的步驟包括形成一下陷部分，其具有側壁部分以及側壁部分之間的中心部分。
11．如權利要求10所述的方法，還包括形成下陷部分的額外步驟以使該中心部分的形狀比側壁部分的形狀平坦。
12．如權利要求8所述的方法，還包括在第一區(qū)域內提供一表面層的額外步驟，該表面層在第一區(qū)域的范圍內具有均勻的厚度。
13．如權利要求12所述的方法，其中表面層的厚度由下列步驟決定在再結晶方向之間選擇一所需角度θ；決定離子注入于基底的距離Rp的一個突起范圍；決定沿著一第一軸線方向的突起標準差ΔRp；決定沿首一第二軸線方向的突起標準差ΔY；與解下列方程式以求得表面層的厚度tt=Rp+cosθ[[(ΔY sinθ)2+(ΔRp cosθ)2]0．5]
14．如權利要求8所述的方法，其還包括下列步驟在經由第一區(qū)域將離子注入基底之前先在第一區(qū)域上提供一表面層；與經由表面層與第一區(qū)域將離子注入基底內。
15．如權利要求14所述的方法，其還包括將材料由表面層中去除的步驟。
全文摘要
一種在半導體基底上進行離子注入的方法,包括步驟:在基底的至少一部分表面上形成一第一表面層,其中第一表面層的厚度最小比一厚度值t小10%,該厚度值t這樣確定:在晶格再生長方向之間選擇一所需角度θ;決定離子注入于基底的距離Rp的一個突起范圍;決定沿著一第一軸線方向的突起標準差△Rp;決定沿著一第二軸線方向的突起標準差△Y;與解下列的方程式以求得t∶t=Rp十cosθ[[(△Ysinθ)
文檔編號H01L21/768GK1290035SQ0011761
公開日2001年4月4日 申請日期2000年5月24日 優(yōu)先權日2000年5月24日
發(fā)明者謝詠芬 申請人:聯(lián)華電子股份有限公司