一種高可利用率抗輻射的sram自刷新電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型涉及刷新電路技術(shù)領(lǐng)域，尤其是一種高可利用率抗輻射的SRAM自刷新電路。
【背景技術(shù)】
[0002]作為計(jì)算機(jī)高速緩存的揮發(fā)性存儲器SRAM，廣泛用在通訊、消費(fèi)類電子產(chǎn)品中，此夕卜，在航空航天領(lǐng)域，SRAM也有著廣泛的應(yīng)用。然而，宇宙和外層空間存在大量的高能粒子射線，會直接影響其可靠性，造成SRAM器件存儲的數(shù)據(jù)發(fā)生翻轉(zhuǎn)。目前，基于商用工藝線對SRAM芯片進(jìn)行抗單粒子翻轉(zhuǎn)加固，主要采用的方法是對電路和系統(tǒng)架構(gòu)優(yōu)化設(shè)計(jì)進(jìn)行抗輻射加固，現(xiàn)有的技術(shù)有三模冗余(Time Module Redundancy, TMR)、錯誤檢測與糾正(Errordetect1n and correct1n, EDAC)編解碼技術(shù)等。
[0003]在粒子輻射環(huán)境下，數(shù)據(jù)被打翻后，如果及時通過TMR或者EDAC電路進(jìn)行糾正，夕卜界仍然能讀取到SRAM中正確的數(shù)據(jù)。然而，如果長時間沒有對SRAM內(nèi)存儲的數(shù)據(jù)進(jìn)行讀寫，錯誤會不斷累積，進(jìn)而引發(fā)更多的錯誤，TMR或EDAC電路將無法對SRAM中的錯誤進(jìn)行糾正。Aeroflex 的 UT8ER512K32 16M SRAM 和 TI 的 SMV512K32HFG 16M SRAM 抗輻射 SRAM存儲器，采用了刷新技術(shù)解決錯誤累積的問題，然而，這兩款電路刷新的優(yōu)先級高于外界用戶讀寫的優(yōu)先級，刷新期間，外界用戶無法對SRAM進(jìn)行讀寫操作，兩次刷新操作之間的間隔為外界用戶可用的讀寫時間，這樣，刷新頻率提高后，存儲器的可利用率會下降。
【實(shí)用新型內(nèi)容】
[0004]本實(shí)用新型的目的在于提供一種在保障SRAM長時間的可靠性的同時，兼顧系統(tǒng)的聞可利用率的聞可利用率抗福射的SRAM自刷新電路。
[0005]為實(shí)現(xiàn)上述目的，本實(shí)用新型采用了以下技術(shù)方案:一種高可利用率抗輻射的SRAM自刷新電路，包括定時計(jì)數(shù)器、刷新控制器和刷新地址計(jì)數(shù)器，定時計(jì)數(shù)器的輸出端與刷新控制器的輸入端相連，外接外部信號的刷新控制器的輸出端與刷新地址計(jì)數(shù)器的輸入端相連，刷新地址計(jì)數(shù)器的輸出端與SRAM存儲陣列的A、CSN、WEN端相連，SRAM存儲陣列的輸出端Q端通過第三表決器與SRAM存儲陣列的D端相連。
[0006]所述定時計(jì)數(shù)器包括至少3個定時寄存器，其輸出端均與第一表決器的輸入端相連，第一表決器的輸出端分別與第一計(jì)數(shù)器、刷新控制器的第一輸入端相連，刷新控制器的第二輸入端接外部片選信號CS_N，刷新控制器的第三輸入端接外部地址信號；所述刷新地址計(jì)數(shù)器包括至少3個地址寄存器，其輸入使能端EN和輸入清零端均接刷新控制器的輸出端，其輸出端均與第二表決器的輸入端相連，第二表決器的輸出端分別與非門電路、第二計(jì)數(shù)器、片選信號發(fā)生器的輸入端相連；所述SRAM存儲陣列包括至少3個存儲器，其WEN端均與非門電路的輸出端相連，其CSN端均與片選信號發(fā)生器的輸出端相連，其A端均與第二表決器的輸出端相連，其輸出端Q端與第三表決器的輸入端相連，第三表決器的輸出端與各個存儲器的D端相連；所述刷新控制器采用組合邏輯電路；所述定時寄存器、地址寄存器、存儲器的個數(shù)一致，均為9個；所述第一、二、三表決器均為冗余表決器。
[0007]所述地址寄存器的高14位，即D14至Dl位為刷新地址位，所述地址寄存器的最后一位即DO為讀寫控制位。
[0008]由上述技術(shù)方案可知，本實(shí)用新型對存儲器定時的進(jìn)行讀、糾錯和回寫，確保特定的時間間隔內(nèi)累積的錯誤位數(shù)不超過糾錯碼的糾錯能力，提高了 SRAM的抗多位翻轉(zhuǎn)能力；用戶的讀寫優(yōu)先級高于刷新的優(yōu)先級，使用戶對SRAM的讀寫操作不被刷新操作中斷，保證了用戶讀寫的高可利用率；通過對自刷新電路自身的加固，確保刷新時讀寫地址一致，提高了刷新電路的抗輻射能力，增強(qiáng)了抗輻射SRAM的可靠性；將刷新操作轉(zhuǎn)為后臺形式運(yùn)行，使抗輻射SRAM能與常規(guī)的SRAM在應(yīng)用層面上兼容，簡化了系統(tǒng)級電路的設(shè)計(jì)。
【附圖說明】
[0009]圖1為本實(shí)用新型的電路框圖。
[0010]圖2為本實(shí)用新型的電路原理圖。
[0011]圖3為本實(shí)用新型中刷新控制器的電路圖。
[0012]圖4為刷新地址寄存器的位數(shù)示意圖。
[0013]圖5為刷新時間關(guān)系示意圖(100MHz時鐘)。
【具體實(shí)施方式】
[0014]一種高可利用率抗輻射的SRAM自刷新電路，包括定時計(jì)數(shù)器3、刷新控制器2和刷新地址計(jì)數(shù)器1，定時計(jì)數(shù)器3的輸出端與刷新控制器2的輸入端相連，外接外部信號的刷新控制器2的輸出端與刷新地址計(jì)數(shù)器I的輸入端相連，刷新地址計(jì)數(shù)器I的輸出端與SRAM存儲陣列4的A、CSN、WEN端相連，SRAM存儲陣列4的輸出端Q端通過第三表決器與SRAM存儲陣列4的D端相連，如圖1所示。刷新地址計(jì)數(shù)器I用于產(chǎn)生刷新時的讀寫地址；定時計(jì)數(shù)器3用于控制兩輪刷新操作之間的時間間隔；刷新控制器2根據(jù)定時計(jì)數(shù)器3的信號、外部片選信號、外部地址信號等產(chǎn)生控制信號。
[0015]如圖2所示，所述定時計(jì)數(shù)器3包括至少3個定時寄存器，其輸出端均與第一表決器的輸入端相連，第一表決器的輸出端分別與第一計(jì)數(shù)器5、刷新控制器2的第一輸入端相連，刷新控制器2的第二輸入端接外部片選信號CS_N，刷新控制器2的第三輸入端接外部地址信號；所述刷新地址計(jì)數(shù)器I包括至少3個地址寄存器，其輸入使能端EN和輸入清零端均接刷新控制器2的輸出端,其輸出端均與第二表決器的輸入端相連,第二表決器的輸出端分別與非門電路7、第二計(jì)數(shù)器6、片選信號發(fā)生器的輸入端相連；所述SRAM存儲陣列4包括至少3個存儲器，其WEN端均與非門電路7的輸出端相連，其CSN端均與片選信號發(fā)生器的輸出端相連，其A端均與第二表決器的輸出端相連,其輸出端Q端與第三表決器的輸入端相連，第三表決器的輸出端與各個存儲器的D端相連。所述定時寄存器、地址寄存器、存儲器的個數(shù)一致，均為9個；所述第一、二、三表決器均為冗余表決器，三者的作用相同，均采用少數(shù)服從多數(shù)的機(jī)制。所述非門電路的作用是將地址寄存器的DO位由O到I切換轉(zhuǎn)變成對SRAM存儲陣列先讀后寫控制的由I到O切換。
[0016]如圖3所示，所述刷新控制器2采用組合邏輯電路，CS_N信號為低有效的片選使能信號，CS_N為低時，表示用戶要對存儲器進(jìn)行讀寫操作，系統(tǒng)要停止對某個存儲器的刷新；地址信號可以識別是否對當(dāng)前的存儲器進(jìn)行讀寫。在CS_N信號為高，地址信號沒有選中當(dāng)前存儲器的條件下，自刷新電路才能對各自的存儲器進(jìn)行刷新操作。計(jì)數(shù)標(biāo)志為刷新定時計(jì)數(shù)器3給出的信號，在刷新定時計(jì)數(shù)器3計(jì)滿一個周期時，給出一個觸發(fā)信號，指示刷新周期開始，系統(tǒng)要對當(dāng)前存儲器的數(shù)據(jù)進(jìn)刷新。刷新控制器2產(chǎn)生的輸出信號為EN和末位清零信號，其中，EN信號用于使能地址計(jì)數(shù)器工作，進(jìn)而產(chǎn)生刷新時的地址和刷新讀寫使能信號。若自刷新電路在刷新的過程中，用戶開始對當(dāng)前存儲器的存儲數(shù)據(jù)進(jìn)行讀寫，則刷新操作要中斷，此時EN將無效，同時產(chǎn)生末位清零信號，末位清零信號將使刷新地址寄存器的最后一位復(fù)位成O，使刷新的狀態(tài)回到讀的狀態(tài)，同時刷新的地址保持不變，在用戶停止對當(dāng)前存儲器的讀寫操作時，EN信號重新有效，而刷新地址計(jì)數(shù)器I將從刷新停止時的地址開始重新計(jì)數(shù)，完成一個周期的刷新。
[0017]如圖4所示，所述地址寄存器的高14位，即D14至Dl位為刷新地址位，所述地址寄存器的最后一位即DO為讀寫控制位；如圖5所示，在時鐘頻率為10MHz的條件下，對16K地址空間進(jìn)行一次刷新操作需要的時間為2X10X16K ns=0.32768ms，刷新時間與刷新周期的關(guān)系可以用圖5進(jìn)行說明。由圖5可知，刷新時間占到刷新周期的1/8，剩余7/8時間為刷新的空閑時間，刷新地址計(jì)數(shù)器I處于非工作狀態(tài)，對SRAM存儲陣列的讀和回寫停止，定時計(jì)數(shù)器持續(xù)更新，這樣自刷新電路將具有較小的動態(tài)功耗。同時由于刷新時間占整個刷新周期的比例很小，用戶讀寫操作占用刷新時間的可能性很小，這樣既保證了用戶讀寫的高性能要求，又保證了刷新的執(zhí)行效率。刷新地址計(jì)數(shù)器I中的地址寄存器每隔2.62144ms更新一次，與存儲器的更新頻率一致；定時計(jì)數(shù)器3中的定時寄存器持續(xù)計(jì)數(shù)，因此每個時鐘節(jié)拍都更新一次，避免了錯誤翻轉(zhuǎn)的