路或可編程邏輯裝置(Programmable Logic Device, PLD)。非揮發(fā)性記憶單元MCll可根據(jù)儲(chǔ)存的位的數(shù)據(jù)而用以控制可編程電路的其中一個(gè)受控開關(guān)，使可編程電路可以根據(jù)非揮發(fā)性記憶體單元MCll所儲(chǔ)存的數(shù)據(jù)而具有不同的作動(dòng)、功能或操作特性。
[0042]請(qǐng)一并參閱圖3，其繪示根據(jù)本發(fā)明另一實(shí)施例中其中一個(gè)非揮發(fā)性記憶單元MCll的示意圖。于圖3的實(shí)施例中，非揮發(fā)性記憶單元MClI還包含第九晶體管T9以及第十晶體管T10，其各具有第一端、第二端以及控制端。第九晶體管T9的第一端、第二端及控制端分別耦接至儲(chǔ)存節(jié)點(diǎn)Q、位線BLl及字符讀取線RWL。第十晶體管TlO的第一端、第二端及控制端分別耦接至反向儲(chǔ)存節(jié)點(diǎn)QB、反位線BLBl及字符讀取線RWLl。第九晶體管T9與第十晶體管TlO根據(jù)字符讀取線RWLl的控制將儲(chǔ)存節(jié)點(diǎn)Q與反向儲(chǔ)存節(jié)點(diǎn)QB的電位輸出至位線BLl及反位線BLBl
[0043]其中由第一至第四晶體管Tl?T4所形成的鎖存結(jié)構(gòu)(LATCH)、第九晶體管T9以及第十晶體管TlO等效形成由六個(gè)晶體管組成的靜態(tài)隨機(jī)存取記憶單元SRAM cell),其操作原理上與靜態(tài)隨機(jī)存取記憶體的主要架構(gòu)相似，并具有較快的反應(yīng)速度及較低的能耗。于圖3所繪示的例子中，第一晶體管Tl與第二晶體管T2的第一端均耦接至字符讀取線RWL1。于另一實(shí)施例中，第一晶體管Tl與第二晶體管T2的第一端亦可耦接至系統(tǒng)高電位(如系統(tǒng)高電位Vdd，圖中未示)，亦可實(shí)現(xiàn)靜態(tài)隨機(jī)存取記憶單元的操作特性。
[0044]于圖2及圖3的兩種實(shí)施例中的非揮發(fā)性記憶單元MCll雖然將第一反向放大器INVl與第二反向放大器INV2替換為第九晶體管T9與第十晶體管T10，實(shí)際上兩者在非揮發(fā)性記憶單元MCll進(jìn)行恢復(fù)(restore)操作以讀取非揮發(fā)性位數(shù)據(jù)、以及對(duì)第一憶阻器MRl/第二憶阻器MRl進(jìn)行寫入操作以儲(chǔ)存非揮發(fā)性位數(shù)據(jù)的操作原理是相同的。
[0045]在非揮發(fā)性記憶單元MCl I于斷電狀態(tài)下，第一憶阻器MRl、第二憶阻器MR2用以儲(chǔ)存該對(duì)位數(shù)據(jù)。當(dāng)字符讀取線的電壓準(zhǔn)位為工作電壓時(shí)，位線、第一控制線與第二控制線控制第一讀寫電路，以將儲(chǔ)存節(jié)點(diǎn)的數(shù)據(jù)寫入第一憶阻器，或該第一憶阻器的數(shù)據(jù)讀取至儲(chǔ)存節(jié)點(diǎn)，反位線、第一控制線與第二控制線控制第二讀寫電路，以將反向儲(chǔ)存節(jié)點(diǎn)的數(shù)據(jù)寫入第二憶阻器，或?qū)⒌诙涀杵鞯臄?shù)據(jù)讀取至反向儲(chǔ)存節(jié)點(diǎn)。
[0046]以下主要利用圖2實(shí)施例中的非揮發(fā)性記憶單元MClI說明恢復(fù)操作與寫入操作的詳細(xì)過程與控制信號(hào)，同樣的操作亦可應(yīng)用在圖3實(shí)施例中的非揮發(fā)性記憶單元MCll上。請(qǐng)一并參閱圖4A及圖4B，圖4A繪示根據(jù)一實(shí)施例中非揮發(fā)性記憶單元MCll進(jìn)行恢復(fù)操作以讀取非揮發(fā)性位數(shù)據(jù)時(shí)的相關(guān)信號(hào)時(shí)序圖。圖4B繪示在非揮發(fā)性記憶單元MClI進(jìn)行恢復(fù)操作的開關(guān)狀態(tài)示意圖。
[0047]在非揮發(fā)性記憶單元MCll于斷電狀態(tài)下，第一憶阻器MRl、第二憶阻器MR2用以非揮發(fā)性地儲(chǔ)存原本暫存于鎖存結(jié)構(gòu)LATCH中的該對(duì)位數(shù)據(jù)。當(dāng)字符讀取線RWLl的電壓準(zhǔn)位為工作電壓時(shí)，位線BL1、第一控制線PGl與第二控制線Vwritel控制第一讀寫電路RffCl,以將儲(chǔ)存節(jié)點(diǎn)Q的數(shù)據(jù)寫入第一憶阻器MRl (如后續(xù)段落中寫入操作的實(shí)施例)，或?qū)⒌谝粦涀杵鞯腗Rl數(shù)據(jù)讀取至儲(chǔ)存節(jié)點(diǎn)Q(如后續(xù)段落中恢復(fù)操作的實(shí)施例)，此外，反位線BLB1、第一控制線PGl與第二控制線Vwritel控制第二讀寫電路RWC2 (如后續(xù)段落中寫入操作的實(shí)施例)，以將反向儲(chǔ)存節(jié)點(diǎn)QB的數(shù)據(jù)寫入第二憶阻器MR2，或?qū)⒌诙涀杵鱉R2的數(shù)據(jù)讀取至反向儲(chǔ)存節(jié)點(diǎn)QB(如后續(xù)段落中恢復(fù)操作的實(shí)施例)。
[0048]如圖4A及圖4B所示，當(dāng)非揮發(fā)性記憶單元MCll進(jìn)行恢復(fù)操作以讀取非揮發(fā)性位數(shù)據(jù)時(shí)，第一控制線PGl被設(shè)定于低準(zhǔn)位將第五晶體管T5與第七晶體管T7關(guān)斷。第二控制線Vwritel被設(shè)定為零準(zhǔn)位(接地電位)，將第一憶阻器MRl與第二憶阻器MR2的第二端接地。
[0049]接著，由時(shí)間點(diǎn)t01起，位線BLl及反位線BLBl的準(zhǔn)位被提升至箝位電壓Vclamp，此一箝位電壓Vclamp用以將第六晶體管T6與第八晶體管T8導(dǎo)通，箝位電壓Vclamp的大小僅須略為高過第六晶體管T6與第八晶體管T8各自的門檻電壓Vth即可。如此一來，第一憶阻器MRl與第二憶阻器MR2各自第一端的電壓最大值便為Vclamp-Vth，而不會(huì)有過高的電壓施加于第一憶阻器MRl與第二憶阻器MR2的第一端。如此一來，可以避免非揮發(fā)性記憶單元MCll進(jìn)行恢復(fù)操作時(shí)因讀取電壓造成非揮發(fā)性位數(shù)據(jù)翻轉(zhuǎn)的問題。
[0050]接著，由時(shí)間點(diǎn)t02起，將字符讀取線RWLl提升至高準(zhǔn)位，字符讀取線RWLl的電位在第一晶體管Tl、第二晶體管T2、第六晶體管T6與第一憶阻器MRl在分壓關(guān)系下，使第一反向器的儲(chǔ)存節(jié)點(diǎn)Q電位暫態(tài)提升；同一時(shí)間，字符讀取線RWLl的電位在第三晶體管T3、第四晶體管T4、第八晶體管T8與第二憶阻器MR2在分壓關(guān)系下，亦使第二反向器的反向儲(chǔ)存節(jié)點(diǎn)QB電位暫態(tài)提升。
[0051]于此實(shí)施例中，假設(shè)第一憶阻器MRl所具有的第一阻值高于第二憶阻器MR2所具有的第二阻值，將使得儲(chǔ)存節(jié)點(diǎn)Q電位暫態(tài)提升速度高過反向儲(chǔ)存節(jié)點(diǎn)QB電位暫態(tài)提升速度。接著，基于第一阻值與該第二阻值之間的阻值差異，在鎖存結(jié)構(gòu)LATCH的正回授增強(qiáng)效果下使儲(chǔ)存節(jié)點(diǎn)Q趨向高準(zhǔn)位，而反向儲(chǔ)存節(jié)點(diǎn)QB趨向低準(zhǔn)位。依此便完成了非揮發(fā)性記憶單元MCll的恢復(fù)操作，并由鎖存結(jié)構(gòu)LATCH將儲(chǔ)存節(jié)點(diǎn)Q與反向儲(chǔ)存節(jié)點(diǎn)QB的電位鎖存(即完成數(shù)據(jù)鎖存)。
[0052]于圖4B的例子中，鎖存于儲(chǔ)存節(jié)點(diǎn)Q與反向儲(chǔ)存節(jié)點(diǎn)QB的電位可以透過第一輸出信號(hào)OUTl或第二輸出信號(hào)0UT2讀出(或者對(duì)照于圖3的實(shí)施例中，可以透過位線BLl/反位線BLBl讀出)。
[0053]于此實(shí)施例中，非揮發(fā)性記憶單元MClI所儲(chǔ)存的數(shù)據(jù)是由第一憶阻器MRl與第二憶阻器MR2的高低阻態(tài)所定義。舉例來說，第一憶阻器MRl為高阻值而第二憶阻器MR2為低阻值，將使儲(chǔ)存節(jié)點(diǎn)Q與反向儲(chǔ)存節(jié)點(diǎn)QB在恢復(fù)操作中分別趨向高準(zhǔn)位與低準(zhǔn)位。反之，若第一憶阻器MRl為低阻值而第二憶阻器MR2為高阻值，將使儲(chǔ)存節(jié)點(diǎn)Q與反向儲(chǔ)存節(jié)點(diǎn)QB在恢復(fù)操作中分別趨向低準(zhǔn)位與高準(zhǔn)位。
[0054]本發(fā)明其中一優(yōu)點(diǎn)為，當(dāng)電子裝置在工作狀態(tài)時(shí)，非揮發(fā)性記憶單元的運(yùn)作方式類似于具有高讀寫速度的快速記憶元件(如SRAM/DRAM)。傳統(tǒng)的非揮發(fā)性記憶體(如FlashMemory)，雖其電源關(guān)閉之后亦可保持其數(shù)據(jù)，但在工作狀態(tài)時(shí)，傳統(tǒng)的非揮發(fā)性記憶體的讀寫速度遠(yuǎn)低于快速記憶元件(如SRAM/DRAM)。綜上所述，本發(fā)明的實(shí)施例結(jié)合了快速記憶元件(如SRAM/DRAM)與非揮發(fā)性記憶體(如Flash Memory)的優(yōu)點(diǎn)，其即可在工作狀態(tài)時(shí)高速工作，又可在斷電狀態(tài)時(shí)保存數(shù)據(jù)。
[0055]接著，關(guān)于如何寫入第一憶阻器MRl與第二憶阻器MR2的阻值，請(qǐng)一并參閱圖5A、圖5B以及圖5C。參圖5A及圖5B，非揮發(fā)性記憶單元MClI先對(duì)第一憶阻器MRl進(jìn)行寫入操作，但不以此順序?yàn)橄?。首先，第一控制線PGl被提升至高準(zhǔn)位，將第五晶體管T5與第七晶體管T7導(dǎo)通，位線BLl被提升至高準(zhǔn)位，將第六晶體管T6導(dǎo)通(此時(shí)反位線BLBl為低準(zhǔn)位將第八晶體管T8關(guān)斷)。隨后，在時(shí)間點(diǎn)tll，第二控制線Vwritel輸入第一寫入脈波(如圖5A所示的第一寫入電壓脈波HVl)至第一憶阻器MRl以設(shè)定第一阻值。接著，參圖5A及圖5C，位線BLl被降至低準(zhǔn)位(第六晶體管T6關(guān)斷)同時(shí)，位線BLBl被提升至高準(zhǔn)位，將第八晶體管T8導(dǎo)通。隨后，在時(shí)間點(diǎn)tl2，第二控制線Vwritel輸入第二寫入脈波(如圖5A所示的第二寫入電壓脈波HV2)至第二憶阻器MR2以設(shè)定第二阻值，完成對(duì)第二憶阻器MR2的寫入操作。
[0056]第一寫入電壓脈波HVl與第二寫入電壓脈波HV2分別具有不同脈波波型與電壓幅度(或電流幅度)，使第一憶阻器MRl與第二憶阻器MR2具有不同的阻態(tài)。舉例來說，如圖4