半導(dǎo)體存儲(chǔ)器件及其操作方法
【專利說明】半導(dǎo)體存儲(chǔ)器件及其操作方法
[0001]相關(guān)申請的交叉引用
[0002]本申請要求2014年2月6日向韓國專利局提交的申請?zhí)枮?0-2014-0013761的韓國專利申請的優(yōu)先權(quán)，其全部內(nèi)容通過引用合并于此。
技術(shù)領(lǐng)域
[0003]各個(gè)實(shí)施例總體而言涉及電子器件，且更具體而言，涉及一種半導(dǎo)體存儲(chǔ)器件及其操作方法。
【背景技術(shù)】
[0004]半導(dǎo)體存儲(chǔ)器件是通過使用諸如硅(Si)、鍺(Ge)、砷化鎵(GaAs)、磷化銦(InP)等的半導(dǎo)體材料實(shí)施的存儲(chǔ)器件。半導(dǎo)體存儲(chǔ)器件被分類成易失性存儲(chǔ)器件和非易失性存儲(chǔ)器件。
[0005]易失性存儲(chǔ)器件是當(dāng)中斷電源時(shí)儲(chǔ)存的數(shù)據(jù)丟失的存儲(chǔ)器件。易失性存儲(chǔ)器件包括靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)、動(dòng)態(tài)RAM(DRAM)、同步DRAM (SDRAM)等。非易失性存儲(chǔ)器件是即使中斷電源也能保持儲(chǔ)存的數(shù)據(jù)的存儲(chǔ)器件。非易失性存儲(chǔ)器件包括只讀存儲(chǔ)器(ROM)、可編程ROM(PROM)、電可編程ROM(EPROM)、電可擦除可編程ROM(EEPROM)、快閃存儲(chǔ)器、相變RAM (PRAM)、磁性RAM (MRAM)、阻變RAM (RRAM)、鐵電RAM (FRAM)等。快閃存儲(chǔ)器被分類成或非(NOR)型和與非(NAND)型。
[0006]快閃存儲(chǔ)器件可以被分類成存儲(chǔ)串水平地形成在半導(dǎo)體襯底上的二維半導(dǎo)體器件?？扉W存儲(chǔ)器件也可以被分類成存儲(chǔ)串垂直地形成在半導(dǎo)體襯底上的三維半導(dǎo)體器件。
[0007]可以設(shè)計(jì)三維半導(dǎo)體器件來解決二維半導(dǎo)體器件的限制。這些限制可涉及二維半導(dǎo)體器件可以提供的集成度。這樣，三維半導(dǎo)體器件可以被設(shè)計(jì)成具有垂直地形成在半導(dǎo)體襯底上的多個(gè)存儲(chǔ)串。存儲(chǔ)串包括串聯(lián)耦接在位線和源極線之間的漏極選擇晶體管、存儲(chǔ)器單元和源極選擇晶體管。

【發(fā)明內(nèi)容】

[0008]在一個(gè)實(shí)施例中，一種半導(dǎo)體存儲(chǔ)器件可以包括存儲(chǔ)器單元陣列，其具有多個(gè)存儲(chǔ)串，每個(gè)存儲(chǔ)串包括漏極選擇晶體管、多個(gè)漏極側(cè)存儲(chǔ)器單元、管道晶體管、多個(gè)源極側(cè)存儲(chǔ)器單元和源極選擇晶體管。所述半導(dǎo)體存儲(chǔ)器件還可以包括:外圍電路，其適用于將包括擦除驗(yàn)證電壓的多個(gè)操作電壓提供至多個(gè)存儲(chǔ)串；以及控制邏輯部，其適用于控制外圍電路以在執(zhí)行擦除驗(yàn)證操作時(shí)，根據(jù)在多個(gè)漏極側(cè)存儲(chǔ)器單元和多個(gè)源極側(cè)存儲(chǔ)器單元中選中的存儲(chǔ)器單元與管道晶體管之間的距離，來調(diào)整施加至選中的存儲(chǔ)器單元的擦除驗(yàn)證電壓的電壓電平。
[0009]在一個(gè)實(shí)施例中，一種半導(dǎo)體存儲(chǔ)器件可以包括存儲(chǔ)器單元陣列，其具有多個(gè)存儲(chǔ)串，每個(gè)存儲(chǔ)串包括漏極選擇晶體管、多個(gè)漏極側(cè)存儲(chǔ)器單元、管道晶體管、多個(gè)源極側(cè)存儲(chǔ)器單元和源極選擇晶體管。所述半導(dǎo)體存儲(chǔ)器件還可以包括:外圍電路，其適用于將包括擦除驗(yàn)證電壓的多個(gè)操作電壓提供至存儲(chǔ)串；以及控制邏輯部，其適用于控制外圍電路以在執(zhí)行讀取操作時(shí)，根據(jù)管道晶體管與在多個(gè)漏極側(cè)存儲(chǔ)器單元和多個(gè)源極側(cè)存儲(chǔ)器單元中選中的存儲(chǔ)器單元之間的距離，來調(diào)整施加至管道晶體管的管道晶體管操作電壓的電壓電平。
[0010]在一個(gè)實(shí)施例中，一種半導(dǎo)體存儲(chǔ)器件的操作方法可以包括以下步驟:在執(zhí)行讀取操作時(shí)，施加讀取電壓至在存儲(chǔ)器單元串的多個(gè)存儲(chǔ)器單元中選中的存儲(chǔ)器單元，以及施加通過電壓至未選中的存儲(chǔ)器單元。所述操作方法還可以包括以下步驟:在選中的存儲(chǔ)器單元與源極選擇晶體管或漏極選擇晶體管相鄰時(shí)，施加第一電壓至存儲(chǔ)器單元串的管道晶體管；以及在選中的存儲(chǔ)器單元與管道晶體管相鄰時(shí)，施加第二電壓至管道晶體管。
【附圖說明】
[0011]圖1是說明表示根據(jù)一個(gè)實(shí)施例的半導(dǎo)體存儲(chǔ)器件的框圖。
[0012]圖2是說明表示根據(jù)一個(gè)實(shí)施例的半導(dǎo)體存儲(chǔ)器件的存儲(chǔ)器單元陣列的立體圖。
[0013]圖3是說明表示根據(jù)一個(gè)實(shí)施例的半導(dǎo)體存儲(chǔ)器件的存儲(chǔ)串的電路圖。
[0014]圖4是表示用于說明具有U形狀的溝道層的存儲(chǔ)串的器件的截面圖。
[0015]圖5是用于說明表示根據(jù)一個(gè)實(shí)施例的半導(dǎo)體存儲(chǔ)器件的擦除驗(yàn)證操作的信號的波形圖。
[0016]圖6是用于說明表示根據(jù)一個(gè)實(shí)施例的半導(dǎo)體存儲(chǔ)器件的讀取操作的信號的波形圖。
[0017]圖7是說明表示包括圖1中所示的半導(dǎo)體存儲(chǔ)器件的存儲(chǔ)系統(tǒng)的框圖。
[0018]圖8是說明表不圖7中所不的存儲(chǔ)系統(tǒng)的應(yīng)用實(shí)例的框圖。
[0019]圖9是說明表示包括參照圖8描述的存儲(chǔ)系統(tǒng)的計(jì)算系統(tǒng)的框圖。
【具體實(shí)施方式】
[0020]在下文中，將參照附圖更詳細(xì)地描述各種實(shí)施例。提供附圖以使得本領(lǐng)域技術(shù)人員理解本公開的實(shí)施例的范圍。然而，實(shí)施例可以采用不同的方式實(shí)施，而不應(yīng)解釋為限于本文中所列的實(shí)施例。確切地說，提供這些實(shí)施例使得本公開充分與完整，并向本領(lǐng)域技術(shù)人員充分地傳達(dá)本發(fā)明的范圍。
[0021]在本說明書中，當(dāng)一個(gè)元件被提及與另一個(gè)元件“耦接”時(shí)，其包括所述元件與另一個(gè)元件“直接耦接”，或者經(jīng)由其它中間元件與另一個(gè)元件“間接耦接”。在本說明書中，當(dāng)某個(gè)部件“包括”某個(gè)組件時(shí)，其意味著還可以包括另一個(gè)組件，而不排除其他組件，除非另有限定。
[0022]各個(gè)實(shí)施例可以涉及，例如但不限于，一種三維半導(dǎo)體存儲(chǔ)器件及其操作方法，其中當(dāng)執(zhí)行擦除驗(yàn)證操作和讀取操作時(shí)可以改善存儲(chǔ)器單元的閾值電壓特性的惡化。
[0023]圖1是說明表示根據(jù)一個(gè)實(shí)施例的半導(dǎo)體存儲(chǔ)器件的框圖。
[0024]參見圖1，半導(dǎo)體存儲(chǔ)器件100可以包括存儲(chǔ)器單元陣列110、地址譯碼器120和讀取/寫入電路130。半導(dǎo)體存儲(chǔ)器件100還可以包括控制邏輯部140和電壓發(fā)生部分150。
[0025]存儲(chǔ)器單元陣列110可以包括多個(gè)存儲(chǔ)塊BLKl至BLKz。多個(gè)存儲(chǔ)塊BLKl至BLKz通過字線WL與地址譯碼器120耦接。多個(gè)存儲(chǔ)塊BLKl至BLKz通過位線BLl至BLm與讀取/寫入電路130耦接。多個(gè)存儲(chǔ)塊BLKl至BLKz中的每個(gè)可以包括多個(gè)存儲(chǔ)器單元。根據(jù)一個(gè)實(shí)施例，多個(gè)存儲(chǔ)器單元可以是非易失性存儲(chǔ)器單元。多個(gè)存儲(chǔ)器單元中與同一字線耦接的存儲(chǔ)器單元被定義為一頁。換言之，存儲(chǔ)器單元陣列110包括多個(gè)頁。
[0026]此外，存儲(chǔ)器單元陣列110中的多個(gè)存儲(chǔ)塊BLKl至BLKz中的每個(gè)可以包括多個(gè)存儲(chǔ)串。多個(gè)存儲(chǔ)串中的每個(gè)包括漏極選擇晶體管、多個(gè)漏極側(cè)存儲(chǔ)器單元和管道晶體管。多個(gè)存儲(chǔ)串中的每個(gè)還可以包括串聯(lián)耦接在位線和源極線之間的多個(gè)源極側(cè)存儲(chǔ)器單元和源極選擇晶體管。
[0027]地址譯碼器120、讀取/寫入電路130和電壓發(fā)生部分150可以作為用于驅(qū)動(dòng)存儲(chǔ)器單元陣列110的外圍電路來操作。
[0028]地址譯碼器120通過字線WL與存儲(chǔ)器單元陣列110耦接。地址譯碼器120響應(yīng)于控制邏輯部140的控制而操作。地址譯碼器120通過半導(dǎo)體存儲(chǔ)器件100中的輸入/輸出緩沖器(未示出)來接收地址ADDR。
[0029]地址譯碼器120在執(zhí)行擦除驗(yàn)證操作時(shí)，將接收的地址ADDR中的行地址譯碼，并根據(jù)譯碼的行地址將從電壓發(fā)生部分150中產(chǎn)生的驗(yàn)證電壓Vverify、通過電壓Vpass、管道晶體管操作電壓PCG和多個(gè)操作電壓施加至存儲(chǔ)器單元陣列110中的多個(gè)漏極側(cè)存儲(chǔ)器單元、源極側(cè)存儲(chǔ)器單元、漏極選擇晶體管和源極選擇晶體管以及管道晶體管。此外，地址譯碼器120在執(zhí)行讀取操作時(shí)，將接收的地址ADDR中的行地址譯碼，并根據(jù)譯碼的行地址將從電壓發(fā)生部分150中產(chǎn)生的讀取電壓Vread、通過電壓Vpass、管道晶體管操作電壓PCG和多個(gè)操作電壓施加至存儲(chǔ)器單元陣列110中的多個(gè)漏極側(cè)存儲(chǔ)器單元、源極側(cè)存儲(chǔ)器單元、漏極選擇晶體管和源極選擇晶體管以及管道晶體管。
[0030]當(dāng)執(zhí)行讀取操作時(shí)，地址譯碼器120將接收的地址ADDR中的列地址譯碼。地址譯碼器120將譯碼的列地址Yi傳送至讀取/寫入電路130。
[0031]半導(dǎo)體存儲(chǔ)器件100的讀取操作以頁為單位來執(zhí)行。在請求讀取操作時(shí)接收的地址ADRR包括塊地址、行地址和列地址。地址譯碼器120根據(jù)塊地址和行地址來選擇一個(gè)存儲(chǔ)塊和一個(gè)字線。列地址由地址譯碼器120來譯碼，并被提供至讀取/寫入電路130。
[0032]地址譯碼器120可以包括塊譯碼器、行譯碼器、列譯碼器以及地址緩沖器等。
[0033]讀取/寫入電路130可以包括多個(gè)頁緩沖器PBl至PBm。多個(gè)頁緩沖器PBl至PBm通過位線BLl至BLm與存儲(chǔ)器單元陣列110耦接。多個(gè)頁緩沖器PBl至PBm中的每個(gè)感測存儲(chǔ)器單元陣列110中的位線BLl至BLm的電壓電平，并在執(zhí)行擦除驗(yàn)證操作時(shí)驗(yàn)證存儲(chǔ)器單元是否被擦除。當(dāng)執(zhí)行讀取操作時(shí)，多個(gè)頁緩沖器PBl至PBm中的每個(gè)通過感測存儲(chǔ)器單元陣列Il0中的位線BLl至BLm的電壓電平來對儲(chǔ)存在存儲(chǔ)器單元中的數(shù)據(jù)進(jìn)行感測和儲(chǔ)存。此外，在執(zhí)行擦除驗(yàn)證操作和讀取操作時(shí)，多個(gè)頁緩沖器PBl至PBm中的每個(gè)在感測位線BLl至BLm的電壓電平之前將位線BLl至BLm的電壓電平預(yù)充電。
[0034]讀取/寫入電路130響應(yīng)于控制邏輯部140的控制而操作。
[0035]根據(jù)一個(gè)實(shí)施例，讀取/寫入電路130可以包括頁緩沖器(或頁寄存器)和列選擇電路等。
[0036]控制邏輯部140與地址譯碼器120、讀取/寫入電路130和電壓發(fā)生部分150耦接?？刂七壿嫴?40通過半導(dǎo)體存儲(chǔ)器件100中的輸入/輸出緩沖器(未示出)來接收命令CMD?？刂七壿嫴?40響應(yīng)于命令CMD而控制半導(dǎo)體存儲(chǔ)器件100的整體操作?？刂七壿嫴?40控制電壓發(fā)生部分150，在執(zhí)行擦除驗(yàn)證操作時(shí)根據(jù)選中的存儲(chǔ)器單元的位置來調(diào)整施加至選中的存儲(chǔ)器單元的驗(yàn)證電壓Vverify的電壓電平，而在執(zhí)行讀取操作時(shí)根據(jù)選中的存儲(chǔ)器單元的位置來調(diào)整施加至選中的存儲(chǔ)器單元的管道晶體管操作電壓PCG的電壓電平。當(dāng)執(zhí)行擦除驗(yàn)證操作時(shí)，控制邏輯部140控制電壓發(fā)生部分150來將多個(gè)存儲(chǔ)器單元分類成多個(gè)存儲(chǔ)器單元組，并且產(chǎn)生用于每個(gè)存儲(chǔ)器單元組的不同的驗(yàn)證電壓Vverify?？刂七壿嫴?40控制電壓發(fā)生部分150來將多個(gè)存