本實(shí)施例中，第二存儲結(jié)點(diǎn)B與讀取晶體管RT相連，讀取晶體管RT的柵極20與第一上拉PMOS管PUl的柵極20物理上相接。
[0041]第三層:在襯底上沉積有氧化層(未圖示)，在氧化層內(nèi)形成的導(dǎo)電插塞30。
[0042]其中，第一傳輸晶體管PGl的柵極20處的導(dǎo)電插塞30用于將寫字線信號WffL接入該柵極20，漏區(qū)處的導(dǎo)電插塞30用于將寫位線信號WBL接入該漏區(qū)，源區(qū)處的導(dǎo)電插塞30用于將該源區(qū)與第一上拉PMOS管PUl的源區(qū)處的導(dǎo)電插塞30、第二上拉PMOS管PU2的柵極20處的導(dǎo)電插塞30分別相連；此外，第一傳輸晶體管PGl的源區(qū)與第一下拉NMOS管PDl的漏區(qū)共用。
[0043]第一下拉NMOS管PDl源區(qū)處的導(dǎo)電插塞30用于將接地電源VSS接入該源區(qū)。
[0044]第一上拉PMOS管PUl的漏區(qū)處的導(dǎo)電插塞30用于將電源電壓VDD接入該源區(qū)。
[0045]第二傳輸晶體管PG2的柵極20處的導(dǎo)電插塞30用于將寫字線信號WffL接入該柵極20，漏區(qū)處的導(dǎo)電插塞30用于將寫位線相反信號WBLB接入該漏區(qū)，源區(qū)處的導(dǎo)電插塞30用于將該源區(qū)與第二上拉PMOS管PU2的源區(qū)處的導(dǎo)電插塞30、第一上拉PMOS管PUl的柵極20處的導(dǎo)電插塞30分別相連；此外，第二傳輸晶體管PG2的源區(qū)與第二下拉NMOS管PD2的漏區(qū)共用。
[0046]第二下拉NMOS管PD2源區(qū)處的導(dǎo)電插塞30用于將接地電源VSS接入該源區(qū)。
[0047]第二上拉PMOS管PU2的漏區(qū)處的導(dǎo)電插塞30用于將電源電壓VDD接入該源區(qū)。
[0048]讀取晶體管RT的源區(qū)(或漏區(qū))處的導(dǎo)電插塞30用于將讀取字線RWL的信號接入到該源區(qū)，漏區(qū)(或源區(qū))處的導(dǎo)電插塞30用于將讀取位線RBL的信號接入到該漏區(qū)。
[0049]一個(gè)實(shí)施例中，寫操作的6管占襯底的寬度為L，讀操作的讀取晶體管RT占襯底的寬度為0.3L。現(xiàn)有技術(shù)中，讀傳輸晶體管RPG與讀下拉NMOS管RPD占襯底的寬度一般為0.55L，可見，相對于現(xiàn)有技術(shù)，本實(shí)施例可以節(jié)省16%的襯底寬度，提高了 SRAM結(jié)構(gòu)的面積利用率。
[0050]第四層:連接各導(dǎo)電插塞的金屬互連層40。其中，一處金屬層40將第一傳輸晶體管PGl源區(qū)處的導(dǎo)電插塞30、第一上拉PMOS管PUl的源區(qū)處的導(dǎo)電插塞30、以及第二上拉PMOS管PU2的柵極20處的導(dǎo)電插塞30相連。一處金屬層40將第二傳輸晶體管PG2源區(qū)處的導(dǎo)電插塞30、第二上拉PMOS管PU2的源區(qū)處的導(dǎo)電插塞30、第一上拉PMOS管PUl的柵極20處的導(dǎo)電插塞30分別相連。
[0051]上述電路的寫操作如現(xiàn)有技術(shù)所述，兩反相器電源電壓VDD打開，同時(shí)將寫字線WffL置于高電位，打開兩傳輸晶體管PG1、PG2 (針對兩傳輸晶體管PG1、PG2為NMOS管)；寫位線WBL與相反信號寫位線WBLB加入一對相反信號，從而完成兩存儲結(jié)點(diǎn)A、B中“O”與“I”的寫入過程。
[0052]以下重點(diǎn)介紹讀操作過程。
[0053]讀取位線RBL被預(yù)充至高電壓VDD，所述讀取字線RWL被置于低電壓VSS，若所述第二存儲結(jié)點(diǎn)B為“1”，則讀取位線RBL電壓被拉低，讀出與第二存儲結(jié)點(diǎn)B “I”相反的信號“0”，若所述第二存儲結(jié)點(diǎn)B為“0”，則讀取位線電壓RBL不變，讀出與第二存儲結(jié)點(diǎn)B“0”相反的信號“I”。
[0054]另外一種方案:讀取位線RBL被置于低電壓VSS，所述讀取字線RWL被置于高電壓VDD，若所述第二存儲結(jié)點(diǎn)B為“1”，則讀取位線RBL電壓被拉高，讀出與第二存儲結(jié)點(diǎn)B中“ I”相同的信號“ I”，若所述第二存儲結(jié)點(diǎn)B為“O”，則讀取位線RBL電壓不變，讀出與第二存儲結(jié)點(diǎn)B中“O”相同的信號“O”。
[0055]可以理解的是，通過將現(xiàn)有技術(shù)中的讀傳輸晶體管RPG與讀下拉NMOS管RPD替換為一個(gè)讀取晶體管RT，可以減小了讀過程的電阻，增大讀電流。
[0056]上述實(shí)施例中，第二存儲結(jié)點(diǎn)B與讀取晶體管RT相連，其它實(shí)施例中，也可以第一存儲結(jié)點(diǎn)A與讀取晶體管RT相連，此種情況下，讀取晶體管RT的柵極20與第二上拉PMOS管PU2的柵極20物理上相接。
[0057]此外，基于上述SRAM結(jié)構(gòu)單元，本發(fā)明還提供一種讀寫分離的雙端口 SRAM結(jié)構(gòu)，包括多列多行上述雙端口 SRAM結(jié)構(gòu)單元。
[0058]一個(gè)實(shí)施例中，如圖4所示，相鄰兩列所述雙端口 SRAM結(jié)構(gòu)單元的讀取晶體管RT共用漏區(qū)(對應(yīng)讀取位線RBL)。其它實(shí)施例中，相鄰兩列雙端口 SRAM結(jié)構(gòu)單元的讀取晶體管RT也可以共用源區(qū)(對應(yīng)讀取字線RWL)。
[0059]可以理解的是，圖4中左邊的SRAM結(jié)構(gòu)單元的第二下拉NMOS管PD2的柵極與讀取晶體管RT的柵極之間的連接區(qū)域的寬度也可以小于0.3L，能進(jìn)一步提高SRAM結(jié)構(gòu)的面積利用率。
[0060]雖然本發(fā)明披露如上，但本發(fā)明并非限定于此。任何本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，均可作各種更動(dòng)與修改，因此本發(fā)明的保護(hù)范圍應(yīng)當(dāng)以權(quán)利要求所限定的范圍為準(zhǔn)。
【主權(quán)項(xiàng)】
1.一種讀寫分離的雙端口 SRAM結(jié)構(gòu)單元，包括: 第一反相器與第二反相器，所述第一反相器包括第一上拉PMOS管和第一下拉NMOS管，所述第二反相器包括第二上拉PMOS管和第二下拉NMOS管，所述第一反相器具有第一存儲結(jié)點(diǎn)，所述第二反相器具有第二存儲結(jié)點(diǎn)； 與所述第一存儲結(jié)點(diǎn)相連的第一傳輸晶體管，與所述第二存儲結(jié)點(diǎn)相連的第二傳輸晶體管； 其特征在于，還包括:與所述第一存儲結(jié)點(diǎn)或第二存儲結(jié)點(diǎn)相連的讀取晶體管。
2.根據(jù)權(quán)利要求1所述的雙端口SRAM結(jié)構(gòu)單元，其特征在于，所述讀取晶體管為NMOS管。
3.根據(jù)權(quán)利要求1所述的雙端口SRAM結(jié)構(gòu)單元，其特征在于，所述讀取晶體管的源漏區(qū)分別與讀取字線、讀取位線相連。
4.根據(jù)權(quán)利要求3所述的雙端口SRAM結(jié)構(gòu)單元，其特征在于，所述讀取晶體管為NMOS管且柵極與第一存儲結(jié)點(diǎn)相連，在讀操作過程中，所述讀取位線被預(yù)充至高電壓，所述讀取字線被置于低電壓，若所述第一存儲結(jié)點(diǎn)為“ I ”，則讀取位線電壓被拉低，讀出與第一存儲結(jié)點(diǎn)中“I”相反的信號“0”，若所述第一存儲結(jié)點(diǎn)為“0”，則讀取位線電壓不變，讀出與第一存儲結(jié)點(diǎn)中“O”相反的信號“I”。
5.根據(jù)權(quán)利要求3所述的雙端口SRAM結(jié)構(gòu)單元，其特征在于，所述讀取晶體管為NMOS管且柵極與第一存儲結(jié)點(diǎn)相連，在讀操作過程中，所述讀取位線被置于低電壓，所述讀取字線被置于高電壓，若所述第一存儲結(jié)點(diǎn)為“1”，則讀取位線電壓被拉高，讀出與第一存儲結(jié)點(diǎn)中“I”相同的信號“1”，若所述第一存儲結(jié)點(diǎn)為“0”，則讀取位線電壓不變，讀出與第一存儲結(jié)點(diǎn)中“O”相同的信號“O”。
6.根據(jù)權(quán)利要求4或5所述的雙端口SRAM結(jié)構(gòu)單元，其特征在于，所述低電壓為接地電壓，所述高電壓為電源電壓。
7.根據(jù)權(quán)利要求1所述的雙端口SRAM結(jié)構(gòu)單元，其特征在于，當(dāng)所述第一存儲結(jié)點(diǎn)與讀取晶體管相連時(shí)，所述讀取晶體管的柵極與第二上拉PMOS管的柵極物理上相接。
8.根據(jù)權(quán)利要求1所述的雙端口SRAM結(jié)構(gòu)單元，其特征在于，當(dāng)所述第二存儲結(jié)點(diǎn)與讀取晶體管相連時(shí)，所述讀取晶體管的柵極與第一上拉PMOS管的柵極物理上相接。
9.一種讀寫分離的雙端口 SRAM結(jié)構(gòu)，其特征在于，包括多列多行上述權(quán)利要求1至8任一項(xiàng)所述雙端口 SRAM結(jié)構(gòu)單元。
10.根據(jù)權(quán)利要求9所述的雙端口SRAM結(jié)構(gòu)，其特征在于，相鄰兩列所述雙端口 SRAM結(jié)構(gòu)單元的讀取晶體管共用源區(qū)或漏區(qū)。
【專利摘要】一種讀寫分離的雙端口SRAM結(jié)構(gòu)及其單元。其中，SRAM單元包括：耦接的第一反相器與第二反相器，所述第一反相器具有第一存儲結(jié)點(diǎn)，所述第二反相器具有第二存儲結(jié)點(diǎn)；與所述第一存儲結(jié)點(diǎn)相連的第一傳輸晶體管，與所述第二存儲結(jié)點(diǎn)相連的第二傳輸晶體管；與所述第一存儲結(jié)點(diǎn)或第二存儲結(jié)點(diǎn)相連的讀取晶體管。通過將現(xiàn)有技術(shù)中的讀傳輸晶體管與讀下拉NMOS管替換為一個(gè)讀取晶體管，不但減小了讀過程的電阻，增大了讀電流，還減小了面積，提高了SRAM結(jié)構(gòu)的面積利用率。
【IPC分類】G11C11-419
【公開號】CN104751878
【申請?zhí)枴緾N201310745737
【發(fā)明人】王穎倩, 李煜, 王媛, 王楠
【申請人】中芯國際集成電路制造(上海)有限公司
【公開日】2015年7月1日
【申請日】2013年12月30日