讀寫分離的雙端口sram結(jié)構(gòu)及其單元的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及集成電路技術(shù)領(lǐng)域，特別涉及一種讀寫分離的雙端口 SRAM結(jié)構(gòu)及其單元。
【背景技術(shù)】
[0002]靜態(tài)隨機(jī)存取存儲器(SRAM)嵌入到幾乎所有的大規(guī)模集成電路(VLSI)中，并且在要求高速、高集成度、低功耗、低電壓、低成本、短周期的應(yīng)用中起到了關(guān)鍵性的作用。嵌入式SRAM相比動態(tài)隨機(jī)存取存儲器(DRAM)等其它嵌入式半導(dǎo)體存儲器能夠提供更快的訪問速度，所以在高端應(yīng)用中占據(jù)著統(tǒng)治地位。
[0003]靜態(tài)噪聲容限(SNM)為評估SRAM存儲單元的參數(shù)之一,是指存儲單元所能承受的最大直流噪聲信號的幅值，若超過這個值，存儲結(jié)點的數(shù)據(jù)會發(fā)生誤反轉(zhuǎn)，它是衡量存儲單元抗干擾能力的一個重要參數(shù)。可見，S匪表示被存儲在存儲單元中的數(shù)據(jù)的穩(wěn)性。對于現(xiàn)有的單端口讀寫混用的SRAM結(jié)構(gòu)，例如6管(6T)，隨著S匪值的增加，存儲單元的數(shù)據(jù)保持操作變得更穩(wěn)定，然而，相反，將相反數(shù)據(jù)寫入存儲單元也變得更困難。SRAM性能需要在S匪與寫噪聲容限(WNR)之間做取舍。
[0004]為了克服上述問題，現(xiàn)有技術(shù)提出了讀寫分離的雙端口 SRAM結(jié)構(gòu)單元。圖1所示即是一種，其包括8管，其中6管用于寫操作，分別包括第一上拉PMOS管PU1、第一下拉NMOS管PDl構(gòu)成的第一反相器，第二上拉PMOS管PU2、第二下拉NMOS管PD2構(gòu)成的第二反相器，兩反相器耦接形成的第一存儲結(jié)點A與第二存儲結(jié)點B，分別連接兩存儲結(jié)點A、B的第一傳輸晶體管PGl與第二傳輸晶體管PG2 ;剩余2管用于讀操作，分別包括讀傳輸晶體管RPG與讀下拉NMOS管RPD。
[0005]上述電路的寫操作過程如下:兩反相器電源電壓VDD打開，同時將寫字線WffL置于高電位，打開兩傳輸晶體管PG1、PG2 (針對兩傳輸晶體管PG1、PG2為NMOS管)；寫位線WBL與相反信號寫位線WBLB加入一對相反信號，從而完成兩存儲結(jié)點A、B中“O”與“I”的寫入過程。
[0006]讀操作如下:將讀取字線RWL置于高電壓，例如電源電壓VDD，讀傳輸晶體管RPG打開(針對讀傳輸晶體管RPG為NMOS管)，若第二存儲結(jié)點B為“ I ”，讀取位線RBL通過讀傳輸晶體管RPG對讀下拉NMOS管RPD放電，讀出與第二存儲結(jié)點B相反的信號，若第二存儲結(jié)點B為“0”，讀下拉NMOS管RPD不導(dǎo)通，讀位線RBL不發(fā)生變化，仍讀出與第二存儲結(jié)點B相反的信號。
[0007]上述方案提高了 S匪，然而，隨著SRAM工藝尺寸的進(jìn)一步縮小，現(xiàn)有的讀寫分離雙端口的SRAM讀電流較小，已無法滿足需求。

【發(fā)明內(nèi)容】

[0008]本發(fā)明解決的是改善現(xiàn)有讀寫分離雙端口 SRAM的讀電流。
[0009]為解決上述問題，本發(fā)明的一方面提供一種雙端口 SRAM結(jié)構(gòu)單元，包括:
[0010]第一反相器與第二反相器，所述第一反相器包括第一上拉PMOS管和第一下拉NMOS管，所述第二反相器包括第二上拉PMOS管和第二下拉NMOS管，所述第一反相器具有第一存儲結(jié)點，所述第二反相器具有第二存儲結(jié)點；
[0011]與所述第一存儲結(jié)點相連的第一傳輸晶體管，與所述第二存儲結(jié)點相連的第二傳輸晶體管；
[0012]與所述第一存儲結(jié)點或第二存儲結(jié)點相連的讀取晶體管。
[0013]可選地，所述讀取晶體管為NMOS管。
[0014]可選地，所述讀取晶體管的源漏區(qū)分別與讀取字線、讀取位線相連。
[0015]可選地，所述讀取晶體管為NMOS管且柵極與第一存儲結(jié)點相連，在讀操作過程中，所述讀取位線被預(yù)充至高電壓，所述讀取字線被置于低電壓，若所述第一存儲結(jié)點為“ I ”，則讀取位線電壓被拉低，讀出與第一存儲結(jié)點中“ I”相反的信號“0”，若所述第一存儲結(jié)點為“0”，則讀取位線電壓不變，讀出與第一存儲結(jié)點中“O”相反的信號“ I ”。
[0016]可選地，所述讀取晶體管為NMOS管且柵極與第一存儲結(jié)點相連，在讀操作過程中，所述讀取位線被置于低電壓，所述讀取字線被置于高電壓，若所述第一存儲結(jié)點為“ I ”，則讀取位線電壓被拉高，讀出與第一存儲結(jié)點中“ I”相同的信號“ I ”，若所述第一存儲結(jié)點為“0”，則讀取位線電壓不變，讀出與第一存儲結(jié)點中“O”相同的信號“O”。
[0017]可選地，所述低電壓為接地電壓，所述高電壓為電源電壓。
[0018]可選地，當(dāng)所述第一存儲結(jié)點與讀取晶體管相連時，所述讀取晶體管的柵極與第二上拉PMOS管的柵極物理上相接。
[0019]可選地，當(dāng)所述第二存儲結(jié)點與讀取晶體管相連時，所述讀取晶體管的柵極與第一上拉PMOS管的柵極物理上相接。
[0020]此外，本發(fā)明的另一方面提供一種讀寫分離的雙端口 SRAM結(jié)構(gòu)，包括多列多行上述任一項所述雙端口 SRAM結(jié)構(gòu)單元。
[0021]可選地，相鄰兩列所述雙端口 SRAM結(jié)構(gòu)單元的讀取晶體管共用源區(qū)或漏區(qū)。
[0022]與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案具有以下優(yōu)點:
[0023]通過將現(xiàn)有技術(shù)中的讀傳輸晶體管與讀下拉NMOS管替換為一個讀取晶體管，不但減小了讀過程的電阻，增大了讀電流，還減小了面積，提高了 SRAM結(jié)構(gòu)的面積利用率。
[0024]基于上述SRAM結(jié)構(gòu)單元，本發(fā)明還提供了相鄰兩列SRAM結(jié)構(gòu)單元的讀取晶體管共用源區(qū)或漏區(qū)的SRAM結(jié)構(gòu)，上述方案更能提高SRAM結(jié)構(gòu)的面積利用率。
【附圖說明】
[0025]圖1是現(xiàn)有技術(shù)中的讀寫分離雙端口 SRAM結(jié)構(gòu)單元電路圖；
[0026]圖2是本發(fā)明實施例提供的讀寫分離雙端口 SRAM結(jié)構(gòu)單元電路圖；
[0027]圖3是本發(fā)明實施例提供的雙端口 SRAM結(jié)構(gòu)單元的集成電路布圖俯視圖；
[0028]圖4是本發(fā)明另一實施例提供的雙端口 SRAM結(jié)構(gòu)的集成電路布圖俯視圖。
【具體實施方式】
[0029]如【背景技術(shù)】中所述，現(xiàn)有的讀寫分離雙端口 SRAM結(jié)構(gòu)的讀電流較小。針對上述技術(shù)問題，本發(fā)明通過將現(xiàn)有技術(shù)中的讀傳輸晶體管與讀下拉NMOS管替換為一個讀取晶體管，不但減小了讀過程的電阻，增大了讀電流，還減小了面積，提高了 SRAM結(jié)構(gòu)的面積利用率。
[0030]為使本發(fā)明的上述目的、特征和優(yōu)點能夠更加明顯易懂，下面結(jié)合附圖對本發(fā)明的【具體實施方式】做詳細(xì)的說明。
[0031]圖2所示是本發(fā)明實施例提供的雙端口 SRAM結(jié)構(gòu)單元電路圖，圖3是圖2中電路的一種集成電路布圖俯視圖。參照圖2與圖3所示，雙端口 SRAM結(jié)構(gòu)單元，包括:
[0032]第一反相器與第二反相器，所述第一反相器包括第一上拉PMOS管PUl和第一下拉NMOS管roi，所述第二反相器包括第二上拉PMOS管PU2和第二下拉NMOS管Η)2，所述第一反相器具有第一存儲結(jié)點Α，所述第二反相器具有第二存儲結(jié)點B ；
[0033]與所述第一存儲結(jié)點相連A的第一傳輸晶體管PGl，與所述第二存儲結(jié)點B相連的第二傳輸晶體管PG2;
[0034]此外，還包括:與所述第二存儲結(jié)點B相連的讀取晶體管RT。
[0035]其中，第一上拉PMOS管I3UU第一下拉NMOS管HH、第二上拉PMOS管PU2、第二下拉NMOS管TO2、第一傳輸晶體管PGl和第二傳輸晶體管PG2共6個管形成寫操作電路。讀操作電路由一個晶體管實現(xiàn)，即讀取晶體管RT。
[0036]參照圖2與圖3所示，本實施例中，讀取晶體管RT為NMOS管。其它實施例中，該讀取晶體管RT也可以為PMOS管。
[0037]參照圖2與圖3所示，具體地，讀取晶體管RT的柵極與第二存儲結(jié)點B相連，源漏區(qū)分別與讀取字線RWL、讀取位線RBL相連。
[0038]具體地，參照圖3所示，版圖自下而上主要包括四層。第一層:襯底上制作有的各阱區(qū)，分別對應(yīng)各晶體管的有源區(qū)10。其中第一傳輸晶體管PGl和第一下拉NMOS管PDl的有源區(qū)10在物理上相接；第二傳輸晶體管PG2和第二下拉NMOS管TO2的有源區(qū)10在物理上相接。讀取晶體管RT的有源區(qū)10與實現(xiàn)寫操作的6管的有源區(qū)可以在同一步驟中形成。
[0039]第二層:有源區(qū)10上具有各晶體管的柵極絕緣層(未圖示)及柵極20。其中，第一下拉NMOS管PDl與第一上拉PMOS管PUl的柵極20在物理上相連，第二下拉NMOS管TO2、第二上拉PMOS管PU2的柵極20以及讀取晶體管RT的柵極20在物理上相連。
[0040]此外，