一種冗余結構隨機訪問存儲器的制造方法
【技術領域】
[0001] 本發(fā)明屬于存儲器設計技術領域，具體涉及一種冗余結構隨機訪問存儲器。
【背景技術】
[0002] 隨著核能技術和空間技術的發(fā)展，越來越多的電子設備需要應用于各種輻射環(huán)境 中。隨著空間應用對系統(tǒng)性能要求的提高、器件特征尺寸的減小以及工藝的進步，半導體器 件對空間福射的敏感度增加，其受到單粒子效應（Single Event Effect，SEE)的影響迅速 擴大。對于靜態(tài)隨機存取存儲器（Static Random Access Memory，SRAM)，其廣泛應用于各 種軍事及空間系統(tǒng)中。然而SRAM單元的雙穩(wěn)態(tài)電路結構對單粒子翻轉效應尤其敏感，將造 成存儲數(shù)據(jù)出錯和指令程序紊亂，嚴重時將導致整個空間系統(tǒng)的失效，所以需要對SRAM存 儲器進行加固。
[0003] 單粒子翻轉（Single Event Upset，SEU)是指單個粒子入射器件講區(qū)或柵電容區(qū)， 在其電離軌跡中產(chǎn)生的電子空穴對，其電子由正電壓區(qū)收集，空穴流向相反的低電位方向； 若阱區(qū)（或柵電容）已經(jīng)被電子填充，不會發(fā)生狀態(tài)變化；反之，則會有SEU產(chǎn)生的電子部 分地填充，若收集到足夠多的電子，則會發(fā)生狀態(tài)變化。
[0004] 對于已有的標準6管CMOS SRAM單元，如圖1所示，一般來說，處于關斷狀態(tài)的MOS 管漏區(qū)反偏PN結的耗盡層是單粒子翻轉敏感區(qū)。假設Q = "1"，Qn = "0"，此時存儲信息 "Γ'，Ν2、Ρ1管處于開啟狀態(tài)，而N1、P2處于關斷狀態(tài)。此時，有一高能粒子入射處于關斷狀 態(tài)的Nl管漏區(qū)，高能粒子引起的瞬態(tài)電流將Nl管漏極電位也就是Q點電位下拉至低電平， 但此時Pl管仍然處于開啟狀態(tài)。那么，電源VDDI對節(jié)點Q電容進行充電，存儲單元處于非 穩(wěn)態(tài)。與此同時，被瞬態(tài)單粒子電流下拉到低電平的Q點，使N2管關斷、P2管開啟，Qn節(jié)點 電位被上拉。升高的Qn節(jié)點進一步控制Nl管與Pl管，分別使其開啟和關斷，存儲單元的 存儲信息由"1"翻轉為"0"。所以，當高能粒子入射SRAM單元敏感區(qū)時，如果恢復時間tr 小于反饋時間tf，則此高能粒子不會導致SEU ;如果恢復時間tr大于反饋時間tf，則該高 能粒子入射帶來的瞬態(tài)電流造成SEU。
[0005] 目前對單粒子翻轉進行加固的方法很多，包括電阻加固、工藝加固、系統(tǒng)糾錯加固 以及電路設計加固。電阻加固由于需要增加電阻工藝、速度低、集成困難，而且在惡劣環(huán)境 下加固能力難以保證，所以在應用中受到很大的限制；工藝加固方法（如SOI工藝、外延 工藝等）通過降低靈敏節(jié)點的電荷收集量，可以有效地提高存儲單元的抗單粒子翻轉的能 力，但是其最大的缺點在于工藝成本高，且與現(xiàn)有主流CMOS工藝不兼容；系統(tǒng)糾錯加固技 術可以從外圍電路層面解決SRAM單元由于單粒子效應導致的錯誤，從而保證系統(tǒng)的正確 性，然而隨著工藝線寬微縮到納米尺度，SRAM單元面積的不斷縮小，錯誤率急劇上升，導致 糾錯電路開銷增大，糾錯刷新頻率提高，存儲器速度性能退化；電路設計加固一般運用"冗 余"和"恢復"兩個思想設計復雜結構的存儲單元，可以獲得很好的抗輻射能力，現(xiàn)有常用存 儲單元結構包括：6T2C、6T2C2R、8T、10T、12T、DICE等。但是傳統(tǒng)電路設計加固方法的外部 電路設計相對復雜，存儲單元尺寸較大，所以在〇. 18微米以上工藝節(jié)點并沒有廣泛應用。

【發(fā)明內(nèi)容】

[0006] 本發(fā)明旨在至少解決現(xiàn)有技術中存在的單粒子翻轉的技術問題。為此，本發(fā)明的 一個目的在于提出一種抗干擾能力強、結構簡單的冗余結構隨機訪問存儲器。
[0007] 有鑒于此，根據(jù)本發(fā)明實施例的冗余結構隨機訪問存儲器，包括：兩個相同的存儲 單元陣列、一個數(shù)據(jù)寫入電路和一個數(shù)據(jù)讀出電路，其中，所述兩個相同的存儲單元陣列具 有相同的陣列架構，并且陣列中相同地址處的存儲單元具有相同的初始存儲信息，其中，所 述數(shù)據(jù)寫入電路用于將同一個數(shù)據(jù)同時寫入所述兩個相同存儲陣列中相同地址處的存儲 單元，其中，所述數(shù)據(jù)讀出電路用于選中所述兩個存儲單元陣列中相同地址處的存儲單元 中的存儲信息，當所述兩個存儲單元的存儲信息不相同時，所述數(shù)據(jù)讀出電路輸出"〇"，當 所述兩個存儲單元的存儲信息相同時，所述數(shù)據(jù)讀出電路輸出此相同的存儲信息。
[0008] 根據(jù)本發(fā)明實施例的冗余結構隨機訪問存儲器能可靠地實現(xiàn)抗單粒子翻轉的目 的。而且相較其他加固技術，本發(fā)明除了能實現(xiàn)相同的速度以及較高的糾錯能力外，還另外 具有單元面積小，外圍電路設計更簡單、工藝兼容性好等優(yōu)勢，有望在抗輻照存儲器領域得 到廣泛應用。
[0009] 在本發(fā)明的一個實施例中，所述兩個相同的存儲單元陣列均由四管SRAM存儲單 元構成，所述四管SRAM存儲單元包括：第一 NMOS管、第二NMOS管、第一 PMOS管和第二PMOS 管，其中，所述第一 NMOS管的柵極連接寫字線，所述第一 NMOS管的襯底連接GND，所述第一 NMOS管的漏極連接第一位線，所述第二NMOS管的襯底與GND相連，所述第二NMOS管的源極 連接VSSI，所述第二PMOS管的襯底與VDD相連，所述第二PMOS管的源極連接VDDI，所述第 一 PMOS管的柵極連接讀字線，所述第一 PMOS管的襯底連接VDD，所述第一 PMOS管的漏連 接第二位線，所述第一 NMOS管的源極、所述第二NMOS管的柵極、所述第二PMOS管的漏極三 者于第一存儲節(jié)點相互連接，所述第一 PMOS管的漏極、所述第二NMOS管的漏極、所述第二 PMOS管的柵極三者于第二存儲節(jié)點相互連接。
[0010] 在本發(fā)明的一個實施例中，其中，所述第一 NMOS管的閾值小于所述第二NMOS管的 閾值，所述第一 PMOS管的閾值小于所述第二PMOS管的閾值。
[0011] 在本發(fā)明的一個實施例中，所述VSSI為大于等于GND且小于VDD/2的內(nèi)部地電 壓，所述VDDI為小于等于VDD且大于VDD/2的內(nèi)部電源電壓。
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