專利名稱：具有串聯(lián)存儲器單元的鐵電寫/讀存儲器(cfram)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及對每個存儲器單元具有鐵電電容器和至少一個晶體管的一種寫/讀存儲器。在鐵電存儲器上利用用于存儲兩個邏輯狀態(tài)的電介質(zhì)電極性的剩磁狀態(tài)。在此出現(xiàn)影響相同位線或字線上的另外單元極性的不同效應(yīng)，在此情況下有可能破壞位線或字線的所存儲的信息。如果在極化的電容器上沒有固定的電位，則由于通向襯底的泄漏電流建立可能與極性相反的一種電壓。因此只要未讀出或?qū)懭腚娙萜?，在兩?cè)上將電容器盡可能保持在相同的電位上是必要的。
從VLSI電路研討會的技術(shù)文獻(xiàn)文摘1997,83和84頁中公開了一種鐵電存儲器，在此鐵電存儲器上多個存儲器單元或鐵電電容器是串聯(lián)的，并且各自的電容器是通過每次一個所屬的晶體管可短路的。因而實現(xiàn)將鐵電電容器的兩個電極保持在相同的電位上，當(dāng)不讀出或?qū)懭霑r，此電位甚至于是恒定的。如果讀出或?qū)懭胍粋€單元的話，關(guān)斷相應(yīng)的晶體管。此外將一個電壓施加到位線上，此電壓明顯地偏離不能與位線連接的電容器板上的電壓。兩個電壓的差值促使，將鐵電電容器充電到飽和時為止。在此期間存儲器單元各自串聯(lián)電路中的，或分別選擇的存儲器單元塊中的所有另外的晶體管保持導(dǎo)電的，由此保證，通過所選擇單元電容器的充電或放電電流可以流經(jīng)短接存儲器單元塊的其余電容器的晶體管。也位于所屬鐵電電容器上的電壓卻通過所接通的晶體管的開啟電阻下降，并且按鐵電電容器的極性不同和按充電或放電電流的方向不同，此電壓有利于或者削弱極性。在后者的情況下所述的電壓降作為干擾脈沖表現(xiàn)出來，在足夠的幅度和/或頻度的情況下這些干擾脈沖如此改變極性，以至于破壞鐵電電容器的所存儲的信息。通過串聯(lián)盡可能多的這種鐵電存儲器單元放大電流路徑的總電阻和減小電流的強度，由此也減小未選擇存儲器單元鐵電電容器上的不受歡迎的干擾脈沖?？墒沁@具有的缺點在于，所讀出或?qū)懭氲蔫F電電容器的充電和放電過程明顯地持續(xù)得較長。出于此原因在上述的當(dāng)今技術(shù)水準(zhǔn)情況下，安排具有例如由16個單個單元組成的串聯(lián)電路的多個存儲器單元塊。在此不利的是，干擾脈沖常常是不允許地高和出現(xiàn)數(shù)據(jù)損失，因為由于對此所必要的很大的晶體管寬度，或由于很高的載流子活動性而不能任意降低晶體管的開啟電阻。
基于本發(fā)明的任務(wù)現(xiàn)在在于，給出具有串聯(lián)存儲器單元的一種鐵電寫/讀存儲器，在此寫/讀存儲器上未選擇存儲器單元的鐵電電容器上的干擾電壓和電路技術(shù)上的花費是盡可能微小的。
按本發(fā)明通過權(quán)利要求1的特征解決此任務(wù)。從其它的權(quán)利要求中得出優(yōu)先的進(jìn)一步發(fā)展。
以下借助于圖中所示的實例詳述本發(fā)明。在此展示的

圖1為按本發(fā)明的鐵電寫/讀存儲器的一個第一實施例，圖2為按本發(fā)明的鐵電寫/讀存儲器的一個第二實施例，圖3為已知存儲器單元上的干擾電壓的時間圖表，圖4為按圖1存儲器上的干擾電壓的時間圖表，和圖5為按圖2存儲器上的干擾電壓的時間圖表。
本發(fā)明主要在于，與各自存儲器單元的鐵電電容器串聯(lián)一個電阻或一個專門控制的晶體管，并且以此方式減小或清除正好未尋址存儲器單元鐵電電容器上的，通過各自尋址存儲器單元的讀出所產(chǎn)生的干擾脈沖，在此情況下沒有不允許地提高訪問時間。
圖1中以具有4個串聯(lián)鐵電儲器單元的存儲器塊形式表示了一個第一實施例，在此情況下4個存儲器單元的串聯(lián)電路是通過經(jīng)字線WLO可控制的選擇晶體管M10與位線BL連接的。所有4個串聯(lián)存儲器單元是例如像一個第一存儲器單元Z1那樣構(gòu)造的。單元Z1具有一個鐵電電容器ZF11，與此串聯(lián)的一個電阻R1，并且具有與此串聯(lián)電路并聯(lián)了其柵極與字線WL1連接的一個晶體管M11。以相應(yīng)的方式在另外三個單元中安排了其它的鐵電電容器ZF12…ZF14，其它的電阻R2…R4和其它的晶體管M12…M14，這些鐵電電容器，電阻和晶體管是布好線的和經(jīng)其它的字線WL2…WL4可控制的。位線BL是經(jīng)選擇晶體管M10和由晶體管M11…M14組成的串聯(lián)電路與典型地具有大約VDD/2電壓電平的節(jié)點可連接的。晶體管M10…M14有利地具有一個共同的襯底接頭Bulk。
通過字線WLO上的相應(yīng)的信號可以讀出位線BL上的所選擇塊的單元。如果例如讀出單元Z1的話，字線WL2…WL4則獲得相應(yīng)的信號，晶體管M12…M14成為導(dǎo)電的，并且通過這些晶體管跨接未選擇的單元，也就是在此情況下跨接由鐵電電容器和電阻組成的各自的串聯(lián)電路，并且通過字線WL1上的信號如此控制晶體管M11，以至于此晶體管截止。由此促使，位線BL是經(jīng)選擇晶體管M10，經(jīng)電阻R1和鐵電電容器Z11以及經(jīng)導(dǎo)電的晶體管M12…M14與電壓電平PL連接的。由晶體管M12…M14的開啟電阻引起的電壓降分別位于由各自鐵電電容器和所屬電阻，例如ZF12和R2，組成的串聯(lián)電路之上，由此由于單元Z1的泄漏電流，相對于現(xiàn)有技術(shù)大大地減小經(jīng)越本來鐵電電容器Z12…ZF14的干擾電壓V12…V14。
圖2中展示了本發(fā)明的一個其它的實施例，此實施例與圖1中所示的實施例的區(qū)別主要在于，與鐵電電容器串聯(lián)的電阻R1…R4是通過其柵極接頭取決于字線WL1…WL4上的信號可經(jīng)控制裝置CTRL控制的其它晶體管M31…M34代替的。在這里安排了單元Z1’代替經(jīng)晶體管M10與位線連接的單元Z1，此單元Z1’是經(jīng)晶體管M20與位線連接的，和單元Z1’的鐵電電容器ZF21是與晶體管M31串聯(lián)的，并且此串聯(lián)電路是通過晶體管M21可跨接的。以相應(yīng)的方式，圖1的晶體管M12…M14是在圖2中用M22…M24表示的，圖1的電容器ZF12…ZF14是在圖2中用ZF22…ZF24表示的。此外干擾電壓V22…V24位于鐵電電容器ZF22…ZF24之上。
所有晶體管的襯底接頭在這里是有利地用一個共同的接頭Bulk連接的。
作用原理是類似于像在圖1的布置上那樣的，在此借助于控制單元CTRL導(dǎo)通與所選擇單元的電容器串聯(lián)的晶體管，例如晶體管M31，并且通過單元CTRL如此控制與未選擇單元的電容器串聯(lián)的晶體管，例如晶體管M32…M34，以至于這些晶體管正好還未完全截止。
如果與未選擇單元的電容器串聯(lián)的晶體管，例如晶體管M32…M34完全截止的話，干擾脈沖則會是大于在未完全截止晶體管上的，因為這些晶體管的擴(kuò)散電容，柵極源極電容和漏極源極電容會與鐵電電容器形成電容式電壓分配器。
圖3中對于沒有分別串聯(lián)的電阻或晶體管時鐵電電容器直接與各自晶體管并聯(lián)的已知情況，在圖表中說明了干擾電壓V02…V04，在此情況下干擾電壓電平在這里例如位于大約-0.4伏上，這已經(jīng)位于通常鐵電電容器的矯頑電壓的數(shù)量級上。
圖4中在時間圖表中表示了未選擇存儲器單元的鐵電電容ZF12…ZF14上的干擾電壓V12…V14，在此情況下圖1中的電阻R1...R4例如是在100kΩ數(shù)量級上的。干擾電壓V12…V14分別具有低于-0.1伏的值，這明顯地小于通常鐵電電容器上的矯頑電壓。
對于按圖2的，也就是具有分別與鐵電電容器串聯(lián)的晶體管的鐵電存儲器，在圖5中表示了未選擇存儲器單元鐵電電容器上的干擾電壓V22…V24，在此情況下干擾電壓的值再次顯著小于在具有與鐵電電容器串聯(lián)電阻的存儲器上的，在此情況下訪問時間方面的時間損失不顯著地差于這類已知鐵電存儲器上的。
權(quán)利要求
1．具有多個串聯(lián)存儲器單元(Z1)的鐵電寫/讀存儲器，其中一個各自的存儲器單元(Z1)具有一個各自的鐵電電容器(ZF11)、一個電阻(R1)和一個晶體管(M11)，其中各自的電阻是與各自的鐵電電容器串聯(lián)的，并且取決于與各自晶體管的柵極連接的各自字線(WL1)的信號，由鐵電電容器和各自電阻組成的串聯(lián)電路是通過各自的晶體管可以低阻抗地連接的。
2．按權(quán)利要求1的鐵電寫/讀存儲器，其中各自的電阻(R1)是通過各自的另外的晶體管(M31)代替的，并且取決于各自字線的信號在電阻的導(dǎo)電性方面是可以影響的。
3．按權(quán)利要求2的鐵電寫/讀存儲器，其中如此地存在著一個控制單元(CTRL)，使得通過各自字線(WL1)的信號選擇的存儲器單元(Z1’)取決于此信號地，導(dǎo)通連接此被選擇了的存儲器單元的各自其它的晶體管(M31)，并且如此控制未選擇存儲器單元的所有另外的其它晶體管(M32…M34)，以至于這些晶體管正好還不截止。
全文摘要
申請內(nèi)容涉及串聯(lián)的鐵電存儲器單元,在這些存儲器單元上存在著電阻或晶體管的,與各自存儲器單元鐵電電容器的串聯(lián)電路。因此沒有訪問時間的不允許提高地實現(xiàn),如此減小正好未尋址存儲器單元鐵電電容上的,通過尋址存儲器單元的讀出或?qū)懭肷傻母蓴_脈沖,使得這些干擾脈沖實際上不再對未尋址存儲器單元有影響。
文檔編號G11C11/22GK1308763SQ99808496
公開日2001年8月15日 申請日期1999年7月1日 優(yōu)先權(quán)日1998年7月10日
發(fā)明者R·施奈德爾, G·布勞恩 申請人:因芬尼昂技術(shù)股份公司