專利名稱：半導(dǎo)體存儲器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及到半導(dǎo)體存儲器件，主要是涉及到能夠用于包括讀出放大器與位線之間的開關(guān)MOSFET的動態(tài)RAM(隨機(jī)存取存儲器)的技術(shù)。
日本專利公開No.64-73596、5-62463和8-106781已經(jīng)舉例說明了動態(tài)RAM，它借助于關(guān)斷共用的選擇MOSFET的選定側(cè)以暫時減輕讀出放大器上的負(fù)載而被用來提高讀出放大器的速度。另一方面，在日本專利公開No.4-167293中，公開了此動態(tài)RAM。在這種動態(tài)RAM中，開關(guān)MOSFET被插入在讀出放大器的輸入/輸出節(jié)點和互補(bǔ)位線之間，并在每當(dāng)讀出放大器開始放大時，被設(shè)定到不選定電平，致使讀出放大器與互補(bǔ)位線隔離以開始放大操作。在列選擇之后，開關(guān)MOSFET的柵電壓被設(shè)定到中間電位，以執(zhí)行同時輸出一個讀出放大器的放大信號到IO線并在位線中恢復(fù)另一個放大信號。然后，使開關(guān)MOSFET的柵電壓回到選擇電平，使一個放大信號通過位線重新儲存在存儲器單元中。
此處，術(shù)語“MOS(金屬氧化物半導(dǎo)體)FET”包括一般公認(rèn)的“MIS(金屬絕緣體半導(dǎo)體)FET”，且廣泛地意味著場效應(yīng)晶體管。
如在日本專利公開No.64-73596、5-62463和8-106781公開的動態(tài)RAM中那樣，在讀出放大器開始放大之前，共用的選擇MOSFET被關(guān)斷，以便隔離互補(bǔ)位線和讀出放大器的讀出節(jié)點。當(dāng)共用的選擇MOSFET被再次回到開通狀態(tài)時，即使在完全放大的電平狀態(tài)下，各個讀出節(jié)點也被降低到其電平。如我們的研究所澄清的那樣，借助于保持在位線的相當(dāng)高的寄生電容中的來自存儲器單元的讀出電荷與讀出節(jié)點中的電荷之間的電荷共用，讀出節(jié)點的電位下降，致使信號幅度暫時降低。另一方面，如我們的研究所澄清的那樣，即使當(dāng)各個讀出節(jié)點被列選擇操作連接到數(shù)據(jù)輸出線時，借助于保持在數(shù)據(jù)輸出線的寄生電容中的預(yù)充電電荷與讀出節(jié)點中的電荷之間的電荷共用，讀出節(jié)點的信號幅度也暫時下降。結(jié)果，也如我們的研究所澄清的那樣，在列選擇操作中，為了將讀出節(jié)點的信號傳送到數(shù)據(jù)輸入/輸出線，列選擇操作必然需要相當(dāng)長的時間，且這一長時間對高速度造成阻礙。
在日本專利公開No.4-167293中，開關(guān)MOSFET的柵被設(shè)定到中間電位，以便影響低電平時讀出放大器到I/O線的輸出操作。與此同時，高電平側(cè)上的位線中的數(shù)據(jù)重新存儲(即重新裝載)受到影響。但如本技術(shù)領(lǐng)域熟知的那樣，存儲器單元存儲二值信息。如上所述。即使高電平側(cè)上數(shù)據(jù)的重新存儲被單獨地加速，如我們的研究所澄清的那樣，考慮到在開關(guān)MOSFET回到開通態(tài)之前不執(zhí)行低電平側(cè)上的數(shù)據(jù)重新存儲，就整個存儲器的存取而言，此效應(yīng)也是有問題的。另一方面，如我們的研究所澄清的那樣，考慮到待要饋至一個開關(guān)MOSFET的柵的柵電壓，在對位線的恢復(fù)操作剛剛開始讀出操作之前的短時間內(nèi)，在不選擇電平-選擇電平-中間電平-不選擇電平之間改變，考慮到若在讀出輸出足夠上升之前沒有形成從選擇電平到中間電平的轉(zhuǎn)換，則開關(guān)MOSFET的提供沒有意義，以及考慮到各個元件具有工藝分散性，故此效應(yīng)涉及到電平的時間控制被復(fù)雜化的問題。我們的研究還澄清了，從中間電平到不選擇電平的改變增大了對高速重新存儲操作的阻礙。
本發(fā)明的目的是，提供一種用簡單的結(jié)構(gòu)實現(xiàn)穩(wěn)定的放大操作和高速讀出放大器的半導(dǎo)體存儲器件。從參照附圖進(jìn)行的描述中，本發(fā)明的上述和其它的目的和新穎特點將變得明顯。
下面簡要地總結(jié)一下此處公開的本發(fā)明的典型代表。具體地說，開關(guān)MOSFET被插入在位于動態(tài)RAM中的讀出放大器和互補(bǔ)位線之間在信號電壓根據(jù)其各自的存儲信息被所述字線的選擇操作，從多個選定的動態(tài)存儲器單元讀出到多對互補(bǔ)位線之后，所述開關(guān)MOSFET的開關(guān)控制信號從選擇電平改變到中間電位，它對信號電壓讀出到所述互補(bǔ)位線具有關(guān)斷狀態(tài)即有比較高的導(dǎo)通電阻；對各個讀出節(jié)點被讀出放大器的放大操作設(shè)定到的一個電平具有比較低的導(dǎo)通電阻的開通狀態(tài)；以及在其它電平電位下的關(guān)斷狀態(tài)；所述放大器被饋以工作電壓，以便響應(yīng)所述開關(guān)控制信號的改變而開始放大操作；所述放大操作產(chǎn)生的放大信號，響應(yīng)列選擇信號，通過列選擇電路被傳輸?shù)剿鲚斎?輸出線；以及所述開關(guān)控制信號，響應(yīng)所述列選擇電路的選擇操作，回到選擇電平。
用迄今所述的結(jié)構(gòu)，在讀出放大器的放大操作中，一個讀出節(jié)點被連接到位線，致使位線上的寄生電容能夠建立高的信號電荷。因此，在列選擇操作中，高的讀出信號能夠被輸出到數(shù)據(jù)輸入/輸出線，從而影響讀出輸出操作的高速度。


圖1是示意布局圖，示出了使用本發(fā)明的動態(tài)RAM的實施例；圖2是示意布局圖，示出了根據(jù)本發(fā)明的動態(tài)RAM中的子陣列及其外圍電路的實施例；圖3是根據(jù)本發(fā)明的動態(tài)RAM的簡化實施例其讀出放大器部分周圍從地址輸入到數(shù)據(jù)輸出的電路圖；圖4是電路圖，示出了根據(jù)本發(fā)明的動態(tài)RAM的讀出放大器部分的實施例；圖5是電路圖，示出了圖3的實施例所示的主放大器的實施例；圖6是電路圖，示出了根據(jù)本發(fā)明的動態(tài)RAM的輸出緩沖器的實施例；圖7是解釋根據(jù)本發(fā)明的動態(tài)RAM的讀出操作的一個例子的時間圖；圖8是解釋根據(jù)本發(fā)明的動態(tài)RAM的讀出操作的時間圖；圖9是解釋根據(jù)本發(fā)明的動態(tài)RAM的讀出操作的另一個例子的時間圖；圖10是電路圖，示出了用來產(chǎn)生共用的選擇信號的時間發(fā)生電路的實施例；圖11是解釋根據(jù)本發(fā)明的動態(tài)RAM的讀出操作的另一個例子的時間圖；圖12是電路圖，示出了具有過驅(qū)動功能的讀出放大器的實施例；
圖13是元件布局示意圖，示出了用于根據(jù)本發(fā)明的動態(tài)RAM中的讀出放大器的實施例；圖14是解釋根據(jù)本發(fā)明的動態(tài)RAM的讀出操作的另一個例子的時間圖；圖15是電路圖，示出了根據(jù)本發(fā)明的動態(tài)RAM的另一個實施例的讀出放大器部分；以及圖16是用來解釋本發(fā)明用于同步DRAM時的操作的波形圖。
圖1是示意布局圖，示出了使用本發(fā)明的動態(tài)RAM的實施例。在圖1中，清楚地示出了構(gòu)成使用本發(fā)明的動態(tài)RAM的各個電路方框的主要部分，并用制造半導(dǎo)體集成電路的熟知的技術(shù)，制作在單晶硅組成的半導(dǎo)體襯底上。
在此實施例中，存儲器陣列被一分為4，雖然不特別局限于此。在中心部分14沿半導(dǎo)體芯片縱向提供有包括地址輸入電路、數(shù)據(jù)輸入/輸出電路和鍵合焊點陣列的輸入/輸出接口電路、包括降壓電路的電源電路、等等。在與存儲器陣列接觸的中心部分14的二側(cè)上，安置有列譯碼區(qū)13。
如上所述，相對于半導(dǎo)體芯片縱向分成左右二部分和上下二部分的4個存儲器陣列中的每一個，構(gòu)成一個存儲器組(bank)。在各個存儲器陣列中，主行譯碼器區(qū)11相對于縱向提供在上下中心部分。在此主行譯碼器上方和下方，制作有分別驅(qū)動被分成上下二部分的存儲器陣列的主字線的主字驅(qū)動器區(qū)12。
如放大圖所示，存儲器單元陣列(即子陣列)15被制作成被讀出放大器區(qū)16和子字驅(qū)動器區(qū)17圍繞。讀出放大器區(qū)和子字驅(qū)動器區(qū)在其交叉部分提供了交叉區(qū)(或相交區(qū))18。提供在讀出放大器區(qū)16中的讀出放大器，由共用讀出方法構(gòu)成。在讀出放大器周圍左右二側(cè)上而不是排列在存儲器單元陣列二端上的那些側(cè)上，提供有選擇性地連接到左或右存儲器單元陣列的互補(bǔ)位線的互補(bǔ)位線。
如上所述，相對于半導(dǎo)體芯片的縱向被分成左右4部分的存儲器陣列，被排列成二對。在這樣排列成對的二個存儲器陣列的中心部分，安置有主行譯碼器區(qū)11和主字驅(qū)動器12。這些主字驅(qū)動器12產(chǎn)生選擇信號，用來選擇延伸通過一個存儲器陣列的主字線。另一方面，如下面將要描述的那樣，主字驅(qū)動器12配備有平行于主字線延伸的子字選擇驅(qū)動器，以便產(chǎn)生子字選擇線信號。
雖然未示出，但如放大圖所示的一個存儲器單元陣列(即子陣列)15配備有256個子字線和256對垂直于前者的互補(bǔ)位線(即數(shù)據(jù)線)，雖然不特別局限于此。作為變通，提供有512個子字線和512對垂直于前者的互補(bǔ)位線。如所示，若一個存儲器陣列沿位線方向配備有16個存儲器單元陣列(即子陣列)15，則對256構(gòu)造總共提供大約4K個子字線，而對512構(gòu)造提供大約8K個子字線。由于沿字線方向提供了8個存儲器單元陣列，故對256構(gòu)造總共提供大約4K個互補(bǔ)位線，而對512構(gòu)造提供8K個互補(bǔ)位線。由于這8個存儲器陣列作為一個整體提供，故整體給定的存儲量為8×2K×4K＝64兆位或8×4K×8K＝256兆位。
存儲器陣列相對于主字線方向被分成8部分。對這樣分成的各個存儲器單元陣列15，提供有子字驅(qū)動器(即子字線驅(qū)動器)17。此子字驅(qū)動器17被分成具有八分之一的主字線長度，以便產(chǎn)生用來選擇平行于前者延伸的子字線的選擇信號。在此實施例中，為了減少主字線的數(shù)目，亦即為了加寬主字線的布線間距，沿互補(bǔ)位線方向相對于一個主字線安置了4個子字線，雖然不特別局限于此。子字選擇驅(qū)動器被安置來選擇一個這樣沿主字線方向分成8部分并沿互補(bǔ)位線方向每4個指定的子字線。子字選擇驅(qū)動器產(chǎn)生用來選擇4個沿子字驅(qū)動器的陣列方向延伸的子字選擇線中的一個的選擇信號。
如上所述，相對于互補(bǔ)位線方向，一個存儲器陣列具有4K位或8K位的存儲量。然而，若高達(dá)4K或8K的存儲器單元被連接到互補(bǔ)位線，則互補(bǔ)位線的寄生電容增大，致使由于對信息存儲電容器的電容比率小而無法得到待要讀出的信號電平。因此，還相對于互補(bǔ)位線方向分成16部分。具體地說，如粗黑線所示，互補(bǔ)位線被讀出放大器16分成16部分。雖然不特別局限于此，讀出放大器16由共用讀出方法構(gòu)成，且互補(bǔ)位線被提供在除排列在存儲器陣列二端之外的左右讀出放大器16上，致使讀出放大器16被選擇性地連接到左或右互補(bǔ)位線。
為了保持待要被讀出到位線的信號量，子陣列可以構(gòu)造成待要連接的存儲器單元的數(shù)目設(shè)定為256(備用單元除外)，以便使位線的分割數(shù)目大于字線(即子字線)的分割數(shù)目。在具有大約256兆位的存儲量的這種動態(tài)RAM中，各個四分之一的存儲器陣列具有8K×8K＝64兆位的存儲量。結(jié)果，位線被分成32部分，而字線被分成16部分，并相應(yīng)地提供子陣列。
圖2是布局示意圖，示出了根據(jù)本發(fā)明的動態(tài)RAM中的子陣列及其外圍電路的實施例。在圖2中，用畫斜線的方法來區(qū)別具有子陣列SBARY的區(qū)域與提供在前者外圍中的子字驅(qū)動器區(qū)域、讀出放大器區(qū)和相交區(qū)域。
子陣列SBARY在256×256構(gòu)造的例子中被分成下列4類。若字線的延伸方向是水平的，更具體地說，位于右下位置的第一子陣列SBARY被安排具有256個子字線SWL，且互補(bǔ)位線由256對構(gòu)成。因此，對應(yīng)于256個子字線SWL的256個子字驅(qū)動器SWD被分成128的二半，且被安置在此子陣列的左右二側(cè)上。除了共用的讀出放大器結(jié)構(gòu)外，對應(yīng)于256對互補(bǔ)位線BL提供的256個讀出放大器SA，被128交替地安置在子陣列上方和下方。
位于右上位置的第二子陣列SBARY，除了256個正常子字線SWL外，還配備有8個預(yù)備的(即備用的)字線，雖然不特別局限于此，且互補(bǔ)位線由256對組成。因此，對應(yīng)于(256+8)個子字線SWL的264個子字驅(qū)動器SWD，被132分隔安置在此子陣列的左右上。與上面相似，128個讀出放大器被安置在上方和下方。具體地說，制作在安置于右側(cè)上方和下方的子陣列SBARY中的256對中的128對互補(bǔ)位線，通過共用的開關(guān)MOSFET，被共接到插入在其間的讀出放大器SA。
如在鄰近的右側(cè)子陣列SBARY中那樣，位于左下位置的第三子陣列SBARY被構(gòu)造成具有256個子字線SWL。與上面相似，128個子字驅(qū)動器被分隔安置。位于左下和右下位置的子陣列SBARY的256個字線SWL中的128個，被共接到制作在插入其間的區(qū)域中的128個子字驅(qū)動器SWD。如上所述，位于左下位置的子陣列SBARY，除了256對正常互補(bǔ)位線BL外，還配備有4對預(yù)備的(即備用的)位線4RED。因此，對應(yīng)于260對互補(bǔ)位線BL的260個讀出放大器SA，被130分隔安置在此子陣列上方和下方。
如在相鄰的右側(cè)子陣列SBARY中那樣，位于左上位置的第四子陣列SBARY配備有256個正常子字線SWL和8個備用子字線，且如相鄰的下方子陣列那樣，除了256對正常互補(bǔ)位線外，還配備有4對備用位線。因此，子字驅(qū)動器被132分隔安置在左右二側(cè)上，而讀出放大器SA被130分隔安置在上方和下方。
各個主字線MWL沿水平方向如此延伸，以至于其中的一個可以作為范例。另一方面，列選擇線YS沿垂直方向如此延伸，以至于其中的一個可以作為范例。子字線SWL平行于主字線MWL排列，而(未示出的)互補(bǔ)位線BL平行于列選擇線YS排列。
對于4個子陣列，8個子字選擇線FX0B-FX7B像主字線MWL那樣延伸通過4組(或8個)子陣列。而且，4個子字選擇線FX0B-FX3B和4個子字選擇線FX4B-FX7B分隔延伸在上下子陣列上。將一組子字選擇線FX0B-FX7B如此分配給二個子陣列并延伸在子陣列上的理由是為了減小存儲器芯片尺寸。
具體地說，如在圖1的存儲器陣列中那樣，當(dāng)8個子字選擇線FX0B-FX7B被分配給各個子陣列且制作在讀出放大器區(qū)域上的布線溝道中時，對于沿短邊方向的32個讀出放大器，必須有多達(dá)8×32＝256個布線溝道。相反，在上述實施例中，借助于將8個子字選擇線FX0B-FX7B一般地分配給二個上下子陣列，并平行于主字線和以混合方式將它們安置在子陣列上，能夠制作布線線條而無需任何特別的專用區(qū)域。
實質(zhì)上，在子陣列上為8個子字線提供一個主字線，而為了選擇8個子字線中的一個，需要子字選擇線。由于為8個根據(jù)存儲器單元的間距而制作的子字線SWL制作一個主字線MWL，故主字線MWL具有寬的布線間距。因此，利用與主字線MWL相同的布線層，借助于稍許犧牲布線間距的寬度來制作主字線MWL之間的子字選擇線，可以相當(dāng)容易地實現(xiàn)。
此實施例的子字驅(qū)動器SWD采用了用通過子字選擇線FX0B等饋送的選擇信號和由前者倒相的選擇信號來選擇一個子字線SWL的構(gòu)造。而且，子字驅(qū)動器SWD采用了選擇排列在其左右側(cè)上的子陣列的子字線SWL的構(gòu)造。因此，對于共用FX0B的二個子陣列，4個子字選擇線被共用，并被饋至多達(dá)128×2＝256個子字驅(qū)動器。換言之，注意子字選擇線FX0B，對于二個子陣列，選擇信號必須饋至多達(dá)256÷4＝64個子字驅(qū)動器SWD。
若第一子字選擇線FX0B平行于主字線MWL延伸，則在左上交叉區(qū)中提供有第二子字選擇線FX0，以便通過用來從第一子字選擇線FX0B接收選擇信號的子字選擇線驅(qū)動器FXD將選擇信號饋至排列在上下二側(cè)上的64個子字驅(qū)動器。此第一子字選擇線FX0B平行于主字線MWL和子字線SWL延伸，而第二子字選擇線平行于列選擇線YS和垂直于第一子字選擇線FX0B的互補(bǔ)位線BL延伸在子字驅(qū)動器區(qū)上。像8個第一子字選擇線FX0B-FX7B那樣，第二子字選擇線FX0-FX7被分成偶數(shù)選擇線FX0、2、4、6和奇數(shù)選擇線FX1、3、5、7，并被分隔安置在位于子陣列SBARY左右二側(cè)上的子字驅(qū)動器SWD中。
子字選擇線驅(qū)動器FXD被圖2中實心方框所示的二個上下交叉區(qū)分隔安置。在左上交叉區(qū)中，更具體地說，子字選擇線驅(qū)動器排列在對應(yīng)于第一子字選擇線FX0B的下側(cè)上；二個子字選擇線驅(qū)動器FXD位于對應(yīng)于第一子字選擇線FX2B和FX4B的左側(cè)中間的交叉區(qū)中；而子字選擇線驅(qū)動器排列在對應(yīng)于第一子字選擇線FX6B的左下交叉區(qū)的上側(cè)上。
在中上交叉區(qū)中，子字選擇線驅(qū)動器排列在對應(yīng)于第一子字選擇線FX1B的下側(cè)上；二個子字選擇線驅(qū)動器FXD位于對應(yīng)于第一子字選擇線FX3B和FX5B的中心中間的交叉區(qū)中；而子字選擇線驅(qū)動器排列在對應(yīng)于第一子字選擇線FX7B的中下交叉區(qū)的上側(cè)上。而且，在右上交叉區(qū)中，子字選擇線驅(qū)動器排列在對應(yīng)于第一子字選擇線FX0B的下側(cè)上；二個子字選擇線驅(qū)動器FXD位于對應(yīng)于第一子字選擇線FX2B和FX4B的右側(cè)中間的交叉區(qū)中；而子字選擇線驅(qū)動器排列在對應(yīng)于第一子字選擇線FX6B的右下交叉區(qū)的上側(cè)上。在這樣位于存儲器陣列端部的子字驅(qū)動器中，其右側(cè)上沒有子陣列，致使左側(cè)上的子字線SWL被單獨驅(qū)動。
用本實施例的結(jié)構(gòu)，其中子字選擇線FXB排列在子陣列上的各個主字線MWL的間距間隙之間，可以不要求特別的布線溝道，致使即使每個子陣列安排8個子字選擇線，也不加大存儲器芯片。然而，隨著子字選擇線驅(qū)動器FXD的制作，交叉區(qū)被加大，以致阻礙更高密度的集成。更具體地說，在這些交叉區(qū)中，沒有面積余地來制作諸如對應(yīng)于圖2中虛線所示的主輸入/輸出線MIO或本地輸入/輸出線LIO而提供的開關(guān)電路IOSW、用來驅(qū)動讀出放大器的功率MOSFET、用來驅(qū)動共用的開關(guān)MOSFET的驅(qū)動器、或用來驅(qū)動預(yù)充電MOSFET的驅(qū)動器之類的外圍電路。因此，在圖3的實施例中，二個上/下子陣列共用子字選擇線驅(qū)動器FXD，以便防止面積的增大。
在交叉區(qū)域中，沿第二偶數(shù)子字選擇線FX0-FX6的延伸方向A排列的一個，配備有N溝道功率MOSFET Q15(以及N溝道功率MOSFET Q16)和N溝道功率MOSFET Q14，如下面將要描述的那樣，Q15用來將內(nèi)部恒定的電壓VDL饋送到讀出放大器，Q16用來饋送過驅(qū)動的功率電壓VDD，Q14用來將電路的地電位VSS饋送到讀出放大器。
在交叉區(qū)域中，沿第二奇數(shù)子字選擇線FX1-FX7的延伸方向B排列的一個，配備有用來關(guān)斷位線預(yù)充電和平衡用的MOSFET的倒相電路；以及用來將電路的地電位VSS饋送到讀出放大器的N溝道功率MOSFET，雖然不特別局限于此。此N溝道功率MOSFET將地電位饋送到用來放大N溝道功率MOSFET的由讀出放大器陣列二側(cè)構(gòu)成讀出放大器的MOSFET的公共源線(CSN)。更具體地說，地電位從位于A側(cè)交叉區(qū)中的N溝道功率MOSFET和位于B側(cè)交叉區(qū)中的N溝道功率MOSFET二者，被饋送到屬于讀出放大器區(qū)的128個或130個讀出放大器。
如上所述，子字線驅(qū)動器SWD選擇其左右二側(cè)上的子陣列的子字線。另一方面，左右二個讀出放大器被激活以對應(yīng)于被選擇的二個子陣列的子字線。更具體地說，當(dāng)子字線進(jìn)入被選定狀態(tài)時，地址選擇MOSFET被開通，致使存儲電容器的電荷與位線電荷合成。因此，必須執(zhí)行重新裝載以激活讀出放大器來恢復(fù)起始電荷狀態(tài)。因此，除了對應(yīng)于端部子陣列的那些外，各個功率MOSFET被用來激活其二側(cè)上的讀出放大器。相反，在位于端部子陣列右側(cè)或左側(cè)上的子字線驅(qū)動器SWD中，只有子陣列的子字線被選定，致使功率MOSFET僅僅激活對應(yīng)于此子陣列的一側(cè)上的讀出放大器組。
讀出放大器被制作成具有共用的讀出構(gòu)造。在排列于各個讀出放大器二側(cè)上的子陣列中，這些讀出放大器執(zhí)行重新裝載操作，以便借助于關(guān)斷從而隔離對應(yīng)于未被選定的子字線側(cè)上的互補(bǔ)位線的共用開關(guān)MOSFET而放大對應(yīng)于被選定的子字線的互補(bǔ)位線的讀出信號，并使存儲器單元的存儲電容器回到起始電荷狀態(tài)。在實施例的這種狀態(tài)下，對應(yīng)于被選定的子字線的互補(bǔ)位線的各個共用的開關(guān)MOSFET，響應(yīng)讀出放大器的放大操作，被降低到中間電位，并在存儲器單元的讀出信號被放大且通過列選擇電路傳輸?shù)捷斎?輸出線之后，再次回到選擇電平。
圖3示出了根據(jù)本發(fā)明的動態(tài)RAM其讀出放大器部分周圍從地址輸入到數(shù)據(jù)輸出的一個簡化實施例的電路圖。在圖3中，示出了垂直夾在二個子陣列15之間的讀出放大器16以及交叉區(qū)18的電路，其它被示于方框形式。另一方面，由虛線所示的電路方框用參考號單獨表示。
作為代表，示出了插入在所述一個子陣列15和互補(bǔ)位線BLT和BLB中的一個BLT之間的一個動態(tài)存儲器單元。此動態(tài)存儲器單元被構(gòu)造成包括地址選擇MOSFET Qm和存儲電容器Cs。此處，位線BLT的字母T表示其上高電平對應(yīng)于邏輯1的真實側(cè)(true side)，而位線BLB的B字母表示其上低電平對應(yīng)于邏輯1的條形側(cè)(bar side)。
地址選擇MOSFET Qm具有連接于子字線SWL的柵、連接于位線BL的漏、以及連接于存儲電容器Cs的源。存儲電容器Cs的其它電極被公共饋以電容器板電壓VPLT。負(fù)的反向偏置電壓VBB被施加于MOSFET Qm的襯底(即溝道)。子字線SWL的選擇電平被設(shè)定為高電壓VPP，它被地址選擇MOSFET Qm的閾值電壓從位線的高電平升高。
當(dāng)讀出放大器以內(nèi)部降低了的電壓VDL工作時，待要被讀出放大器放大并饋至位線的高電平，被設(shè)定為內(nèi)部電壓VDL的電平。因此，對應(yīng)于字線的選擇電平的高電壓VPP是VDL+Vth+α。如圖3所示，位于讀出放大器左側(cè)上的子陣列的成對的互補(bǔ)位線BLT和BLB被平行安置，且若有需要，則被適當(dāng)?shù)亟徊?，以便平衡各個位線的電容。這些互補(bǔ)位線BLT和BLB通過共用的開關(guān)MOSFET Q1和Q2，被連接到讀出放大器的單元電路的各個輸入/輸出節(jié)點。
讀出放大器的單元電路被構(gòu)造成包括具有交叉連接成鎖存器形狀的柵和漏的N溝道放大MOSFET Q5和Q6以及P溝道放大MOSFETQ7和Q8。N溝道MOSFET Q5和Q6的源被連接于公共源CSN。P溝道MOSFET Q7和Q8的源被連接于公共源線CSP。功率開關(guān)MOSFET被各自連接于公共源線CSN和CSP。雖然不特別局限于此，N溝道放大MOSFET Q5和Q6與之連接的公共源線CSN被位于交叉區(qū)18中的N溝道功率開關(guān)MOSFET Q14饋以對應(yīng)于地電位的工作電壓。與P溝道放大MOSFET Q7和Q8的源連接的公共源線CSP，配備有位于交叉區(qū)18中的N溝道功率MOSFET Q15，用來饋送內(nèi)部電壓VDL。
待要饋送到N溝道功率MOSFET Q14和Q15的柵的讀出放大器激活信號SAN和SAP1是相位相同的信號，且信號SAN的選擇電平被設(shè)定為諸如VDL之類的較低的電位，而信號SAP1采用電源電壓VDD(或如有需要，采用對應(yīng)于字線選擇電平的提升了的電壓VPP)，以便從MOSFET Q15輸出操作電壓例如VDL。
讀出放大器的單元電路的讀出節(jié)點即輸入/輸出節(jié)點配備有預(yù)充電電路，它構(gòu)造成包括用來短路互補(bǔ)位線的平衡MOSFET Q11以及用來將預(yù)充電電壓VBLR的一半饋送到互補(bǔ)位線的開關(guān)MOSFET Q9和Q10。這些MOSFET Q9-Q11被共同饋以預(yù)充電信號PCB。雖然未示出，用來產(chǎn)生預(yù)充電信號PCB的驅(qū)動器電路與倒相電路一起被制作在交叉區(qū)中，用來提高其下降速度。更具體地說，在存儲器存取開始時，在字線選擇計時之前，構(gòu)成預(yù)充電電路的MOSFET Q9-Q11通過分散在各個交叉區(qū)中的倒相電路，被迅速地開關(guān)。
除了圖3所示的電路外，如有需要，還在交叉區(qū)18中提供有用來在不激活時將讀出放大器的公共源線CSP和CSN設(shè)定到預(yù)充電電壓的一半(VDL/2)的半預(yù)充電電路、用于本地輸入/輸出線LIOT和LIOB的半預(yù)充電電路、用于共用的選擇信號SHR和SHL的分散驅(qū)動器電路、等等。
讀出放大器的單元電路通過共用的開關(guān)MOSFET Q3和Q4，被連接于圖下側(cè)上的子陣列15的相似的互補(bǔ)位線BLT和BLB。對于具有本地輸入/輸出線LIO1T、LIO1B、LIO2T和LIO2B的讀出放大器的單元電路的讀出節(jié)點即輸入/輸出節(jié)點，開關(guān)MOSFET Q12和Q13構(gòu)成一個列轉(zhuǎn)換電路，當(dāng)選擇信號YS被設(shè)定為選擇電平(即高電平)時，此電路開通。例如，當(dāng)上側(cè)子陣列的子字線SWL被選定時，讀出放大器上側(cè)上的共用的開關(guān)MOSFET Q1和Q2保持開通，而下側(cè)上的共用的開關(guān)MOSFET Q3和Q4被關(guān)斷。
結(jié)果，讀出放大器的輸入/輸出節(jié)點被連接于上側(cè)互補(bǔ)位線BLT和BLB，以便放大與選定的子字線SWL連接的存儲器單元的微弱信號，從而通過列轉(zhuǎn)換電路(Q12和Q13)將放大了的信號傳輸?shù)奖镜剌斎?輸出線LIO1T和LIO1B。這些本地輸入/輸出線LIO1T和LIO1B，通過位于交叉區(qū)18中的由N溝道MOSFET Q19和Q20組成的開關(guān)電路IOSW，被連接到與主放大器61的輸入端子連接的主輸入/輸出線MIOT和MIOB。雖然未示出，利用所謂“模擬柵”，速度可以提得更高，其中平行于MOSFET Q19和Q20，提供了一個P溝道MOSFET。另一方面，利用電源電壓VDD取代降低了的電壓VPERI作為MOSFET Q19和Q20的柵電壓，可以降低導(dǎo)通電阻，從而提高速度。另一方面，雖然未示出，寫入放大器的輸出端子被連接到主輸入/輸出線MIOT和MIOB。
雖然不特別局限于此，響應(yīng)于一個選擇信號YS，列轉(zhuǎn)換電路將二對互補(bǔ)位線BL和BLB連接到二對本地輸入/輸出線LIO1T和LIO1B以及LIO2T和LIO2B。因此，在被一個主字線的選擇操作選定的子陣列中，總共4對互補(bǔ)位線被用來對應(yīng)二側(cè)上的一對讀出放大器的二對列轉(zhuǎn)換電路選定，致使借助于選擇一個信號YS，能夠同時讀寫4位。
地址信號Ai被饋至地址緩沖器51。此地址緩沖器以時間共用方式工作，以便提取X地址信號和Y地址信號。X地址信號被饋至預(yù)譯碼器52，致使通過主行譯碼器11和主字驅(qū)動器12產(chǎn)生主字線MWL的選擇信號。地址緩沖器51從外部端子接收地址信號Ai，致使其以從外部端子饋送的電源電壓VDD工作，且預(yù)譯碼器以降低了的電壓VPERI工作，而主字驅(qū)動器12以提高了的電壓VPP工作。列譯碼器(或驅(qū)動器)53響應(yīng)由地址緩沖器51的時間共用操作饋送的Y地址信號，產(chǎn)生列選擇信號YS。
主放大器61以降低了的電壓VPERI工作，致使其信號通過以饋自外部端子的電源電壓VDD工作的輸出緩沖器62，從外部端子Dout(或DQ)輸出。從外部端子Din(或DQ)輸入的寫入信號通過輸入緩沖器63提取，并如所示，通過稍后描述的包含在主放大器61中的寫入放大器，被饋至主輸入/輸出線MIOT和MIOB。如下面將要描述的那樣，輸出緩沖器在其輸入部分配備有電平移位電路以及用來與時間信號同步地輸出具有移了位的電平的信號的邏輯單元。
雖然不特別局限于此，饋自外部端子的電源電壓VDD被設(shè)定為2.5V，且饋至內(nèi)部電路的降低了的電壓VPERI和讀出放大器的工作電壓VDL二者都設(shè)定為1.8V。在這種情況下，這些電壓雖然在同一電平上，但都由各個功率電路(即降壓電路)彼此獨立地產(chǎn)生，致使外圍電路運行造成的功率噪聲可以不影響讀出放大器的放大工作。待要用于字線(即子字線或主字線)的選擇信號和不選擇信號的提高了的電壓VPP，被設(shè)定為3.5V。位線的預(yù)充電電壓VBLR被設(shè)定0.9V，等于VDL/2，而電容器板電壓VPLT也被設(shè)定0.9V。而且，襯底電壓VBB被設(shè)定為-1.0V。
圖4是電路圖，示出了根據(jù)本發(fā)明的動態(tài)RAM的讀出放大器部分的一個實施例。圖4的電路基本上與圖3所示的電路完全相同。構(gòu)成讀出放大器的單元電路的CMOS鎖存電路，被構(gòu)造成包括制作成鎖存器形狀的N溝道MOSFET Q5和Q6以及P溝道MOSFET Q7和Q8。這些鎖存器形狀的N溝道MOSFET Q5和Q6以及P溝道MOSFETQ7和Q8，被連接到與構(gòu)成位于相應(yīng)的同一個子陣列的另一個未示出的相似的讀出放大器的N溝道MOSFET和P溝道MOSFET的源共接的公共源線CSN和CSP。
工作電壓VSSA通過用來接收時間信號SAN的N溝道MOSFETQ14，被饋至公共源線CSN，而工作電壓VDL通過用來接收時間信號SAP1的N溝道MOSFET Q15，被饋至公共源線CSP。在此實施例中，用作讀出放大器的一個工作電壓的地電位VSSA，被與地電位VSS分隔開的地線饋以從外部端子饋送的地電位，以便不受到來自外圍電路之類的噪聲的影響。簡而言之，饋至讀出放大器的地電位VSSA是通過與外圍電路或輸入/輸出電路分隔提供的布線線條，被饋以直接來自外部端子的地電位。
在鎖存電路的一對輸入/輸出節(jié)點(即讀出節(jié)點)SAT和SAB處，提供有預(yù)充電電路，它構(gòu)造成包括用來短路這些輸入/輸出節(jié)點的平衡MOSFET Q12以及用來將一半的預(yù)充電電壓VBLR傳輸?shù)阶x出節(jié)點SAT和SAB的預(yù)充電MOSFET Q10。另一方面，讀出節(jié)點SAT和SAB通過具有饋以列選擇信號YS的列轉(zhuǎn)換MOSFET Q12和Q13，被連接到本地輸入/輸出線LIOT和LIOB。而且，共用的開關(guān)MOSFET Q1和Q2被提供在位于讀出放大器部分左側(cè)上的互補(bǔ)位線BLLT和BLLB之間，且共用的開關(guān)MOSFET Q3和Q4被提供在位于右側(cè)上的互補(bǔ)位線BLRT和BLRB之間。
控制信號SHL被饋至共用的開關(guān)MOSFET Q1和Q2的柵，而控制信號SHR被饋至共用的開關(guān)MOSFET Q3和Q4的柵。如上所述，構(gòu)造成包括地址選擇MOSFET Qm和存儲電容器Cs的動態(tài)存儲器單元，位于讀出放大器部分左側(cè)上的互補(bǔ)位線BLLT和BLLB與排列成與前者正交的子字線SWL1、SWL2等之間的各個交叉處。同樣，如上所述，構(gòu)造成包括地址選擇MOSFET Qm和存儲電容器Cs的動態(tài)存儲器單元，位于讀出放大器部分右側(cè)上的互補(bǔ)位線BLRT和BLRB與排列成與前者正交的子字線SWL3、SWL4等之間的各個交叉處。
圖5是電路圖，示出了圖3實施例所示的主放大器的實施例。此主放大器被構(gòu)造成包括具有讀出放大器中鎖存器形狀的N溝道MOSFET Q21和Q22以及P溝道MOSFET Q24和Q25的CMOS鎖存電路；以及連接在N溝道MOSFET Q21和Q22的共接的源與電路地電位之間的N溝道MOSFET Q23。如上所述，CMOS鎖存電路的輸入/輸出節(jié)點被連接到主輸入/輸出線MIOT和MIOB。鎖存器形狀的P溝道MOSFET Q24和Q25的共接的源，被饋以工作電壓VPERI。此電壓VPERI被設(shè)定為與讀出放大器的工作電壓VDL相同。
雖然不特別局限于此，主輸入/輸出線MIOT和MIOB與本地輸入/輸出線LIOT和LIOB一起，被位于這些本地輸入/輸出線LIOT和LIOB上的未示出的預(yù)充電電路預(yù)充電到VPERI(VDL)。因此，當(dāng)輸出信號被讀出放大器的放大操作讀出到本地輸入/輸出線LIOT和LIOB以及主輸入/輸出線MIOT和MIOB時，主輸入/輸出線MIOT和MIOB中的一個就從預(yù)充電電位(VPERI＝VDL)改變到降低成低電平側(cè)的電壓，且MOSFET Q23被時間信號MAE開通，致使電位差被鎖存器形狀的N溝道MOSFET Q21和Q22放大。
圖6是電路圖，示出了根據(jù)本發(fā)明的動態(tài)RAM的輸出緩沖器的實施例。在圖6中，還示出了電路方框圖，示出了動態(tài)RAM的整個工作。具體地說，譯碼器以降低了的電壓VPERI工作，以產(chǎn)生具有相應(yīng)信號幅度的譯碼信號。主字驅(qū)動器以提高了的電壓VPP工作。如上所述，存儲器陣列輸出具有對應(yīng)于讀出放大器的工作電壓VDL的信號幅度的讀出信號。主放大器以降低了的電壓VPERI工作，以產(chǎn)生相應(yīng)的讀出信號MOB。此處，MOB中的字母B表示邏輯“1”處于低電平，而邏輯“0”處于高電平，且被倒相的信號用MOT表示。
在輸出緩沖器中，用移位電路LS，主放大器的輸出信號MOB將對應(yīng)于降低了的電壓VPERI的信號電平轉(zhuǎn)換(即放大)成對應(yīng)于外部電源電壓VDD的電壓電平。這一放大了的信號MOTH被饋至NAND門電路G1的一個輸入。另一方面，信號MOTH被倒相電路N1倒相，并被饋至NAND門電路G2的一個輸入。這些NAND門電路G1和G2的其它輸入被饋以信號電平對應(yīng)于電源電壓VDD的數(shù)據(jù)輸出時間信號DOC。輸出MOSFET QP和QN由于為了獲得大負(fù)載驅(qū)動能力而被制作成具有比較大的尺寸，因而具有大的柵電容。為了高速驅(qū)動這些輸出MOSFET QP和QN，門電路G1和G2的輸出信號通過倒相器電路N2-N4被相繼傳輸。
待要饋至輸出緩沖器的P溝道輸出MOSFET QP的源的電源電壓VDD，通過獨立的功率端子VDDQ和具有工作電壓的功率線饋送，致使P溝道MOSFET QP可以流過相當(dāng)大的工作電流。同樣，待要饋至P溝道輸出MOSFET QN的源的地電位，通過獨立的接地端子VSSQ和功率線饋送?？梢杂肗溝道輸出MOSFET來替代P溝道輸出MOSFET QP。然而，為了達(dá)到高達(dá)電源電壓VDD的輸出電平，可以將提高了的電壓饋送到柵。這一提高了的電壓可以利用字線等的提高了的電壓VPP，但通常用自舉電路來產(chǎn)生。
圖7是時間圖，用來解釋根據(jù)本發(fā)明的動態(tài)RAM的讀出操作。對預(yù)充電期設(shè)定共用的選擇信號SHR和SHL，以便選擇諸如提高了的電壓VPP之類的電平。因此，利用位于讀出放大器的讀出節(jié)點處的預(yù)充電電路，位于預(yù)充電電路左右二側(cè)上的互補(bǔ)位線BLLT和BLLB被設(shè)定為預(yù)充電電壓VBLR的一半(＝VDL/2)。
在子字線SWL1被選定之前，對應(yīng)于未被選定的側(cè)上的子陣列的共用選擇信號SHR被設(shè)定為諸如電路的地電位VSS之類的不選擇電平。因此，讀出放大器被隔離于右側(cè)上的互補(bǔ)位線，致使由于子字線SWL1的選擇操作而在左側(cè)上的互補(bǔ)位線BLLT和BLLB上產(chǎn)生對應(yīng)于被選定的存儲器單元所存儲的電荷的微弱電壓差。
在產(chǎn)生微弱電壓致使讀出放大器開始放大操作之前，共用的選擇信號SHL被降低到諸如降低了的電壓VDL之類的中間電壓。然后，讀出放大器激活信號SAN和SAP1被提高到高電平，以便開始讀出放大器的放大操作。具體地說，由讀出放大器激活信號SAN開通功率開關(guān)MOSFET Q14，以便將讀出放大器的公共源線CSN從預(yù)充電電壓的一半降低到諸如電路的地電位VSSA之類的電位，并由讀出放大器激活信號SAP1開通功率開關(guān)MOSFET Q15，以便將讀出放大器的公共源線CSP從預(yù)充電電壓的一半提高到工作電壓VDL。
如放大圖所示，在這一放大操作中，被選擇的側(cè)上的共用選擇信號SHL的電位降低到例如VDL這樣的低電位，且由于讀出節(jié)點SAT和SAB之間的電位低達(dá)大約0.9V，故開關(guān)MOSFET Q1和Q2以相當(dāng)大的導(dǎo)通電阻連接位線BLLT和BLLB。因此，位線BLLT和BLLB的大的寄生電容不直接連接到讀出節(jié)點SAT和SAB，致使讀出節(jié)點SAT和SAB由于讀出放大器開始放大而以對應(yīng)于微弱電位差的方式迅速增大。
具體地說，由于開關(guān)MOSFET Q1處于關(guān)斷狀態(tài)，對應(yīng)于讀出信號的讀出節(jié)點SAT在高電平下迅速提高到VDL。另一方面，在對應(yīng)于低電平讀出信號的讀出節(jié)點SAB中，開關(guān)MOSFET Q2的柵與源之間的電位響應(yīng)于電位的降低而增大，以便加強(qiáng)對位線BLLB的耦合，從而降低位線BLLB的電位。
更具體地說，在讀出放大器開始放大時，開關(guān)MOSFET Q1被關(guān)斷，而開關(guān)MOSFET Q2以大的電阻被開通，以便增大讀出節(jié)點與位線BLLT和BLLB之間的耦合。結(jié)果，微弱的電位差被讀出放大器的放大操作迅速地放大，而低電位側(cè)上的開關(guān)MOSFET Q2以對應(yīng)于放大電壓的增大的方式，增強(qiáng)對位線BLLB的耦合，從而促進(jìn)了位線BLLB的電位的下降。換言之，此時的開關(guān)MOSFET Q2用作所謂的“線性放大MOSFET Q2”，它具有接地的柵和源輸入，從而降低了位線BLB的電位。
讀出放大器利用正反饋回路使微弱電壓傳輸?shù)阶x出節(jié)點SAT和SAB而執(zhí)行高速操作。因此，若在放大開始時噪聲升高從而使電位差相對于讀出電平倒相，則引起錯誤的讀出操作，亦即，被放大了的輸出被重新載入存儲器單元從而引起錯誤的存儲操作。因此，在讀出放大器開始放大時，即使共用的開關(guān)MOSFET Q1和MOSFET Q2處于開通狀態(tài)，由于柵-源電壓處于閾值電壓附近，對位線的耦合也被增強(qiáng)。因此，微弱的電位差被迅速放大，同時防止來自位線側(cè)的噪聲的影響。響應(yīng)于這一放大，高電平側(cè)上的開關(guān)MOSFET Q1被關(guān)斷，且開關(guān)MOSFET Q2的導(dǎo)通電阻響應(yīng)于放大信號的放大被逐漸降低到低電平側(cè)，致使當(dāng)放大操作被迅速而穩(wěn)定地執(zhí)行時，電位由于增強(qiáng)了對位線的耦合而降低。
于是，讀出節(jié)點SAB由于通過開關(guān)MOSFET Q2與具有比較高的寄生電容的位線BLLB連接而賦予明顯高的信號電荷。因此，當(dāng)讀出節(jié)點SAB響應(yīng)于列選擇信號YS被連接到本地位線時，由與本地位線的電荷共用讀出的信號量能夠增大，從而實現(xiàn)快速讀出。
圖8是時間圖，用來解釋根據(jù)本發(fā)明的動態(tài)RAM的讀出操作。借助于對被選定的側(cè)上的共用開關(guān)MOSFET被完全關(guān)斷的現(xiàn)有技術(shù)進(jìn)行比較，此時間圖被用來解釋本發(fā)明中在中間電位下的讀出操作的優(yōu)越性。
如圖8所示，當(dāng)借助于將共用的選擇信號SHL設(shè)定為諸如電路的地電位VSSA之類的低電平而激活讀出放大器時，讀出節(jié)點SAT和SAB的電位突然放大其微弱的讀出電位差。但當(dāng)共用的選擇信號SHL回到選擇電平時，讀出節(jié)點SAT和SAB被具有相當(dāng)高的寄生電容的位線BLT和BLB之間的電荷共用移位到位線電位側(cè)，致使其電位差變得小至V2。此時，當(dāng)列選擇信號YS被設(shè)定為高電平且連接到讀出操作的本地輸入/輸出線時，待要通過本地輸入/輸出線傳輸?shù)街鬏斎?輸出線MIOT和MIOB的信號量被延遲達(dá)到連接于其中的主放大器的放大操作所需的電壓V3。因此，直至達(dá)到電壓V3之前，列選擇信號YS被設(shè)定在選擇電平，致使必須保持讀出節(jié)點與本地輸入/輸出線之間的連接。
相反，如在本發(fā)明中，如虛線所示，當(dāng)被選定的側(cè)上的共用選擇信號SHL被降低到中間電位VDL時，即使共用的選擇信號SHL回到選擇電平，由于低電平側(cè)上的放大了的輸出在讀出放大器的放大期間被傳輸?shù)轿痪€BLB，位線BLB的電位也已經(jīng)下降。結(jié)果，讀出節(jié)點SAT和SAB之間的電位差如V1所示被放大。因此，當(dāng)為了實現(xiàn)用與本地輸入/輸出線進(jìn)行連接的讀出操作而將列選擇信號YS提高到高電平時，如圖8中的虛線所示，能夠增大待要通過本地輸入/輸出線傳輸?shù)街鬏斎?輸出線MIOT和MIOB的信號量，致使能夠縮短達(dá)到連接于其中的主放大器的放大操作所需的電壓V3的時間。據(jù)此，主放大器的激活信號MAE可以提前，并能夠縮短列選擇信號YS的選擇周期。
中間電壓應(yīng)該不局限于讀出放大器的工作電壓VDL。若MOSFETQ1和Q2的閾值電壓表示為VT1和VT2，則理想的中間電位可以在VT2＜中間電位＜VT1的范圍內(nèi)。但即使中間電位大于VT1和VT2，只要導(dǎo)通電阻不大到對讀出放大器開始放大有重大影響，也不會出現(xiàn)問題。
閾值電壓VT1和VT2由下列公式(1)和(2)表示VT1=VT10+K|VBB-VSAT|+2ΦF-2ΦF-----(1);]]>以及VT2=VT20+K|VBB-VSAB|+2ΦF-2ΦF---(2)]]>此處，VT10是VBB-VSAT＝0時的閾值電壓；VT20是VBB-VSAB＝0時的閾值電壓；K是襯底效應(yīng)常數(shù)；VSAT是讀出節(jié)點SAT的電壓；VSAB是讀出節(jié)點SAB的電壓；VBB是襯底電壓；ΦF是費米能級。
圖9是時間圖，用來解釋根據(jù)本發(fā)明的動態(tài)RAM的讀出操作的另一個例子。在此實施例中，當(dāng)被選定的側(cè)上的共用選擇信號SHL被設(shè)定為中間電位VDL然后回到諸如電壓VPP之類的選擇電平時，上升時間tr被延遲到tr1。結(jié)果，高電平側(cè)上的位線BTL與讀出節(jié)點SAT之間的耦合被減弱，以便減小位線BLT的下降。結(jié)果，讀出節(jié)點SAT與SAB之間的電位差可以從V1放大到V5。這使得有可能將讀出輸出高速地讀出到數(shù)據(jù)輸入/輸出線。
圖10是電路圖，示出了用來產(chǎn)生共用的選擇信號的時間發(fā)生電路的實施例。用SH選擇邏輯方框產(chǎn)生了3個時間信號φA、φB和φC。例如，時間信號φB和φC產(chǎn)生在被選定的側(cè)上，而時間信號φA和φC產(chǎn)生在未被選定的側(cè)上。更具體地說，在被選定的側(cè)上，產(chǎn)生時間信號φC、φB和φC來相應(yīng)地開通輸出MOSFET Q27、Q26和Q27，致使SHL(SHR)電位被設(shè)定為二值電壓VPP-VDL-VPP。在未被選定的側(cè)上，產(chǎn)生時間信號φC、φA和φC來相應(yīng)地開通輸出MOSFETQ27、Q28和Q27，致使SHL(SHR)電位被設(shè)定為二值電壓VPP-VSS-VPP。
如上所述，當(dāng)選擇電平被設(shè)定為VPP電平時，對于由N溝道MOSFET組成的MOSFET Q27的時間信號φC的選擇電平被設(shè)定為提高了的電壓VPP+VT27。對于由P溝道MOSFET組成的MOSFETQ27，時間信號φC的不選擇電平為VPP，而選擇電平為VSS。
如圖9所示，當(dāng)從中間電壓VDL到選擇電平VPP的上升要延遲時，MOSFET Q27可以由并聯(lián)連接的二個MOSFET組成，以便同時開通二個MOSFET從VSS上升到VPP，其中的一個從VDL上升到VPP。作為變通，時間信號φC的上升可以延遲。借助于這樣改變MOSFET的尺寸和柵輸入電壓，有可能改變選擇信號電平。
圖11是時間圖，用來解釋根據(jù)本發(fā)明的動態(tài)RAM的讀出操作的另一個例子。在此實施例中，讀出放大器被過驅(qū)動。具體地說，高于工作電壓VDL的電壓VDD被饋至讀出放大器的P溝道MOSFET的公共源線CSP，以便使其上升更陡，從而加快高電平側(cè)上的讀出輸出的上升。為此，增加時間信號SAP2作為驅(qū)動公共源線CSP的時間信號。此時間信號SAP2與時間信號SAN同時被暫時升高到例如VPP電平的高電壓，從而使公共源線CSP暫時高于VDL。響應(yīng)于這一時間信號SAP2向不選擇電平的改變，延遲產(chǎn)生時間信號SAP1來將工作電壓VDL饋至公共源線CSP。
利用讀出放大器的這一過驅(qū)動，讀出節(jié)點SAT與SAB之間的電壓差可以增大到高達(dá)V4。結(jié)果，當(dāng)共用的選擇信號SHL從中間電壓VDL回到選擇電壓VPP時，讀出節(jié)點SAT的下降可以被過驅(qū)動電壓補(bǔ)償，從而加快列選擇信號YS對數(shù)據(jù)輸入/輸出線的讀出操作。
圖12是電路圖，示出了具有過驅(qū)動功能的讀出放大器的一個實施例。對于與讀出放大器的P溝道MOSFET Q7和Q8的源連接的公共源線CSP，不僅增加了構(gòu)成過驅(qū)動部分的功率開關(guān)MOSFET Q15，而且增加了N溝道MOSFET Q16。此MOSFET Q16響應(yīng)于時間信號SAP2而工作，以便將電源電壓VDD饋至公共源線CSP。為了從MOSFET Q16的源輸出電源電壓VDD，待要饋至柵的時間信號SAP2的選擇電平被設(shè)定為高達(dá)提高了的電壓VPP的電壓。
為了減輕讀出放大操作速度對電源電壓VDD的依賴，作為過驅(qū)動電壓，可以對柵施加提高了的電壓VPP來取代從外部端子饋入的電源電壓VDD，而漏可以連接到電源電壓VDD，致使可以從源利用從電源電壓VDD稍許下降了的電壓。借助于增加這種過驅(qū)動部分，響應(yīng)于時間信號SAP2，公共源線CSP的電位，即讀出放大器的工作電壓可以暫時升高到高達(dá)VDD的電壓。
圖13是元件布局示意圖，示出了待要用于根據(jù)本發(fā)明的動態(tài)RAM中的讀出放大器部分的一個實施例。在此實施例中，用來驅(qū)動讀出放大器的功率開關(guān)MOSFET Q14和Q15沿讀出放大器陣列分散安置。換言之，功率開關(guān)MOSFET Q14和Q15不如上所述那樣安置在一起使截面積很大，而是分散在讀出放大器陣列中，以便元件尺寸更小。
在此實施例中，雖然不特別局限于此，對應(yīng)于16個單元電路，安置二個MOSFET Q14和Q15。下面以左邊的單元電路作為例子來進(jìn)行具體描述。從上側(cè)依次安置共用的開關(guān)MOSFET Q1和Q2；構(gòu)成預(yù)充電電路的MOSFET Q10-Q12；構(gòu)成列選擇電路的開關(guān)MOSFETQ12和Q13；構(gòu)成CMOS鎖存電路的P溝道放大MOSFET Q7和Q8；跨越制作功率開關(guān)MOSFET Q14和Q15的區(qū)域構(gòu)成CMOS鎖存電路的N溝道放大MOSFET Q5和Q6；以及共用的開關(guān)MOSFET Q3和Q4。
為了沿讀出放大器陣列延長柵，提供了功率開關(guān)MOSFET Q14和Q15，以便具有比共用的開關(guān)MOSFET更大的溝道寬度，亦即，具有更大的元件尺寸，從而能夠在其中流過更大的電流。此時，用來驅(qū)動N溝道MOSFET的公共源線CSN的MOSFET Q14，在其柵處被饋以諸如VDL的比較低的電位，致使具有比柵饋以電源電壓VDD或提高了的電壓VPP的MOSFET Q15更大的尺寸。當(dāng)用來驅(qū)動讀出放大器的功率開關(guān)MOSFET被這樣分散安置時，讀出節(jié)點和功率開關(guān)MOSFET之間的距離可以縮短，以便平衡提供在子陣列中的多個讀出放大器的操作時間，并將截面積有效地用于其它電路。
圖14是時間圖，用來解釋根據(jù)本發(fā)明的動態(tài)RAM的讀出操作的另一個例子。在此實施例中，示出了對應(yīng)于共用的開關(guān)MOSFET由P溝道MOSFET構(gòu)成的例子。當(dāng)共用的開關(guān)MOSFET由P溝道MOSFET構(gòu)成時，選擇電平被設(shè)定為地電位，例如電路的VSSA，而不選擇電平被設(shè)定為諸如對應(yīng)于位線的高電平降低了的電壓VDL之類的電壓。
因此，在子字線SWL被選定，致使在讀出放大器的讀出節(jié)點SAT和SAB處出現(xiàn)讀出電壓差之后，待要饋至被選定側(cè)上的共用的開關(guān)MOSFET的共用的選擇信號SHL，被設(shè)定為對應(yīng)于諸如VDL/2之類的預(yù)充電電壓VBLR的一半的電位。當(dāng)讀出節(jié)點SAT和SAB之間的電位差被讀出放大器的放大操作放大時，高電平側(cè)上的位線BLLT上的電位被構(gòu)造成具有比較低的柵電位，且被連接到高電平側(cè)上的位線BLT的開關(guān)MOSFET Q1升高，從而放大了讀出節(jié)點SAT和SAB之間的電位差。
當(dāng)這些P溝道MOSFET被用作共用的選擇MOSFET以提高其高電平側(cè)上的信號量時，希望將數(shù)據(jù)輸入/輸出線的預(yù)充電電位設(shè)定為地電位側(cè)，并使構(gòu)成主放大器的CMOS鎖存電路由P溝道MOSFET執(zhí)行放大操作。更具體地說，當(dāng)采用圖5的主放大器時，諸如VDL的工作電壓被P溝道MOSFET饋至P溝道MOSFET Q24和Q25的源側(cè)，且電路的地電位被饋至N溝道MOSFET Q21和Q22的源。結(jié)果，主放大器能夠響應(yīng)讀出放大器的輸出信號而工作于極為敏感的區(qū)域。
圖15是電路圖，示出了根據(jù)本發(fā)明的動態(tài)RAM的另一個實施例的讀出放大器部分。借助于以對應(yīng)于讀出放大器的方式提供一對互補(bǔ)位線的方法，來示范地說明此實施例。當(dāng)成對的互補(bǔ)位線BLT和BLB被這樣分配給讀出放大器時，穿過MOSFET Q1′和Q2′的位線也被插入在位線與讀出放大器的讀出節(jié)點SAT和SAB之間。而且，與前述日本專利公開No.4-167293中的三值電平控制不同，待要饋至這些MOSFET Q1′和Q2′的柵的控制信號BC，以諸如VPP的選擇電平與諸如VDL的中間電平之間的二值電壓方式改變。
即使提供了這些穿過MOSFET的位線，借助于不像上述專利公開中那樣以三值電平，而如上所述以二值來控制此控制信號BC，也能夠?qū)⒆x出輸出快速地讀出到數(shù)據(jù)輸入/輸出線IOT和IOB。如上所述，當(dāng)存儲器單元被分成子陣列時，這些數(shù)據(jù)輸入/輸出線IOT和IOB對應(yīng)于本地輸入/輸出線，并被選擇電路連接到配備有主放大器的主輸入/輸出線。
圖16是波形圖，用來解釋當(dāng)本發(fā)明應(yīng)用于同步RAM時的操作。圖16示范地說明了脈沖串長度BL＝2和CAS等數(shù)時間CL＝2的情況。這些BL＝2和CL＝2被設(shè)定在模式寄存器中。對于BL＝2，二個列開關(guān)被讀/寫二個相繼的周期，而對于CL＝2，在讀出命令之后，輸出數(shù)據(jù)被從輸出端子DQ輸出二個周期。
響應(yīng)于組激活命令，行系統(tǒng)的地址信號從地址輸入端子被提取并譯碼，以便將子字線SWL設(shè)定為諸如VPP的選擇電平。結(jié)果，在互補(bǔ)位線BLT和BLB上出現(xiàn)微弱的讀出信號。由于讀出放大器被操作時間信號激活，故互補(bǔ)位線BLT和BLB的微弱的讀出信號被放大到諸如VDL之類的高電平和諸如VSS之類的低電平，致使被選定的存儲器單元中的子字線SWL被重新裝載(即刷新)。然后，如上所述，在讀出放大器開始工作時，未示出的被選定的側(cè)上的共用開關(guān)MOSFET的柵電壓，被暫時設(shè)定到中間電壓，然后回到選擇電平，致使刷新被執(zhí)行。
在二個周期的組激活命令之后，讀出命令被輸入，致使未示出的列系統(tǒng)的地址信號被提取，以便提高列選擇信號YS1。結(jié)果，主輸入/輸出線MIOT和MIOB在剛剛列選擇之前被預(yù)充電到VDL電平，并被信號MAE激活的主放大器放大，從而產(chǎn)生輸出信號MO。如上所述，主放大器的這一輸出信號MO是對應(yīng)于降低了的電壓VPER1的低幅度信號，并且其電平在輸出緩沖器的輸入部分處被向VDD電平移位，致使與輸出時間信號DOC同步地被輸出。對于BL＝2，Y系統(tǒng)的地址與讀出命令的下一個時鐘CLK同步地被轉(zhuǎn)換，致使相應(yīng)地產(chǎn)生主放大器的輸出信號MO。
從組激活命令到?jīng)Q定第一輸出信號DQ的存取時間是tRACeq；從讀出命令到?jīng)Q定輸出信號DQ的存取時間是tAAeq；而從時鐘信號CLK到?jīng)Q定輸出信號DQ的存取時間是tAC。根據(jù)本發(fā)明，對主放大器的必須的讀出信號量在Y選擇操作時被迅速達(dá)到，致使可以縮短存取時間tAC。而且，借助于用大幅度信號進(jìn)行控制，可以增大流向待要驅(qū)動的MOSFET的電流，以減小信號延遲，從而有助于提高速度。結(jié)果，可以相應(yīng)地縮短時鐘信號CLK的周期，以提高同步RAM的速度。
從上述各個實施例可以得到下列效果。它們是(1)開關(guān)MOSFET被插入在位于動態(tài)RAM中的讀出放大器與互補(bǔ)位線之間在信號電壓根據(jù)其各自的存儲信息被所述字線的選擇操作從多個被選定的動態(tài)存儲器單元讀出到多對互補(bǔ)位線之后，所述開關(guān)MOSFET的開關(guān)控制信號從選擇電平被改變到中間電位，對于讀出到所述互補(bǔ)位線的信號電壓，具有關(guān)斷狀態(tài)或相當(dāng)高的導(dǎo)通電阻；對于讀出節(jié)點被讀出放大器的放大器操作設(shè)定到一個電平的電位，具有比較低的電阻的開通狀態(tài)；而在其它電平的電位下具有關(guān)斷狀態(tài)；所述讀出放大器被饋以工作電壓，以便響應(yīng)于所述開關(guān)控制信號的改變而開始放大操作；由所述放大操作產(chǎn)生的放大信號，響應(yīng)于列選擇信號，通過列選擇電路，被傳輸?shù)剿鲚斎?輸出線；且所述開關(guān)信號響應(yīng)于所述列選擇電路的選擇操作而返回到選擇電平。結(jié)果，提供了可以穩(wěn)定而迅速地執(zhí)行微弱信號的讀出放大操作，從而將放大了的信號高速地輸出到數(shù)據(jù)輸入/輸出線的效果。
(2)在所述讀出節(jié)點處，還提供了用來對所述互補(bǔ)位線進(jìn)行預(yù)充電的預(yù)充電電路；且當(dāng)所述字線處于未被選定的狀態(tài)時，所述開關(guān)控制信號被設(shè)定為選擇電平，致使互補(bǔ)位線通過所述開關(guān)MOSFET，被位于讀出節(jié)點處的預(yù)充電電路預(yù)充電。結(jié)果，能夠穩(wěn)定而快速地執(zhí)行微弱信號的讀出放大操作，且被放大了的信號能夠快速地輸出到數(shù)據(jù)輸入/輸出線。同時，可以在讀出節(jié)點與互補(bǔ)位線之間共用預(yù)充電電路，從而提供了能夠簡化電路的效果。
(3)互補(bǔ)位線被安置在所述讀出節(jié)點的左右；所述開關(guān)MOSFET與排列在左右的所述互補(bǔ)位線的選擇開關(guān)MOSFET一起使用；而對應(yīng)于未被選定的互補(bǔ)位線的開關(guān)MOSFET的開關(guān)控制信號，在所述字線被選定之前，被設(shè)定為不選擇電平。利用這種共用的讀出結(jié)構(gòu)，能夠穩(wěn)定而快速地執(zhí)行微弱信號的讀出放大操作，并能夠?qū)⒎糯罅说男盘柨焖俚剌敵龅綌?shù)據(jù)輸入/輸出線，從而提供了能夠簡化電路的效果。
(4)響應(yīng)于所述列選擇電路的選擇操作，所述開關(guān)控制信號從所述中間電位平穩(wěn)地改變到選擇電平。結(jié)果，能夠放大其它電平側(cè)上的信號電壓，從而提供了可以穩(wěn)定而迅速地執(zhí)行微弱信號的讀出放大操作，以便將放大了的信號更快速地輸出到數(shù)據(jù)輸入/輸出線的效果。
(5)包括具有被連接的輸入/輸出端子的CMOS鎖存電路的主放大器，被連接到所述數(shù)據(jù)輸入/輸出線；所述數(shù)據(jù)輸入/輸出線被預(yù)充電到極性與所述讀出節(jié)點的一個電平相反的其它電平；且所述主放大器當(dāng)進(jìn)入操作狀態(tài)時，對所述CMOS鎖存電路饋以對應(yīng)于此其它電位的工作電壓。結(jié)果，提供了由CMOS鎖存電路構(gòu)成的主放大器能夠以高靈敏度工作的效果。
(6)所述字線包括主字線和一般分配給所述主字線的多個子字線；所述動態(tài)存儲器單元的地址選擇MOSFET的柵，被連接到所述子字線；所述子字線中的一個被接收所述主字線的信號和所述子字選擇線的信號的子字驅(qū)動器選定；所述子字驅(qū)動器產(chǎn)生位于除存儲器單元陣列端部外的左右二側(cè)上的子字線的選擇信號；且所述讀出放大器從位于除存儲器單元陣列端部外的左右二側(cè)上的互補(bǔ)位線，讀出此放大了的信號。結(jié)果，提供了能夠?qū)崿F(xiàn)大存儲量的動態(tài)RAM，以便穩(wěn)定微弱信號的讀出放大操作并將放大了的信號高速輸出到數(shù)據(jù)輸入/輸出線的效果。
(7)待要饋至所述讀出放大器的工作電壓是從外部端子饋入的電源電壓降低了的電壓；所述字線的選擇電平和所述開關(guān)MOSFET的選擇電平是從所述電源電壓升高了的電壓；而所述中間電位使用對應(yīng)于所述讀出放大器的工作電壓的降低了的電壓。結(jié)果，提供了能夠穩(wěn)定和加快微弱信號的讀出放大操作而無需增加任何特別的內(nèi)部功率電路，從而將放大了的信號高速輸出到數(shù)據(jù)輸入/輸出線的效果。
雖然結(jié)合其實施例已經(jīng)具體地描述了本發(fā)明，但本發(fā)明應(yīng)該不局限于這些實施例，而是當(dāng)然能夠以各種各樣的方式加以修正而不超越其要旨。例如，如不采用子字驅(qū)動器的字分路結(jié)構(gòu)所示范的那樣，在圖1或2所示的動態(tài)RAM中，存儲器陣列、子陣列以及子字驅(qū)動器的構(gòu)造可以有各種各樣的修正。用來對讀出放大器施加工作電壓VDL的功率開關(guān)MOSFET Q15可以用P溝道MOSFET來示范說明。
其實，讀出放大器的工作電壓可以采用饋自外部端子的電源電壓。此時的中間電壓可以采用預(yù)充電電壓的一半，或可以采用其特別產(chǎn)生的電壓。除了使用CMOS鎖存電路外，主放大器還可以采用差分放大器。本發(fā)明能夠被廣泛地用于諸如待要封裝在微計算機(jī)之類的數(shù)字集成電路上的半導(dǎo)體存儲器件之類的采用動態(tài)存儲器單元的半導(dǎo)體存儲器件中。
下面簡要地描述一下用此處公開的本發(fā)明的典型代表得到的效果。具體地說，開關(guān)MOSFET被插入在位于動態(tài)RAM中的讀出放大器與互補(bǔ)位線之間在信號電壓根據(jù)其各自的存儲信息被所述字線的選擇操作從多個被選定的動態(tài)存儲器單元讀出到多對互補(bǔ)位線之后，所述開關(guān)MOSFET的開關(guān)控制信號從選擇電平被改變到中間電位，對于讀出到所述互補(bǔ)位線的信號電壓，具有關(guān)斷狀態(tài)或相當(dāng)高的導(dǎo)通電阻；對于讀出節(jié)點被讀出放大器的放大器操作設(shè)定到一個電平的電位，具有比較低的導(dǎo)通電阻的開通狀態(tài)；而在其它電平的電位下具有關(guān)斷狀態(tài)；所述讀出放大器被饋以工作電壓，以便響應(yīng)于所述開關(guān)控制信號的改變而開始放大操作；由所述放大操作產(chǎn)生的放大信號，響應(yīng)于列選擇信號，通過列選擇電路，被傳輸?shù)剿鲚斎?輸出線；且所述開關(guān)信號響應(yīng)于所述列選擇電路的選擇操作而返回到選擇電平。結(jié)果，可以穩(wěn)定而迅速地執(zhí)行微弱信號的讀出放大操作，并能夠?qū)⒎糯罅说男盘柛咚俚剌敵龅綌?shù)據(jù)輸入/輸出線。
權(quán)利要求
1.一種半導(dǎo)體存儲器件，它包含其上分別連接有多個動態(tài)存儲器單元的地址選擇端子的多個字線；其上分別連接有多個動態(tài)存儲器單元的多對互補(bǔ)位線；插入在所述多對互補(bǔ)位線和多對讀出節(jié)點之間，用來在其柵處接收控制信號的多對傳輸MOSFET；具有連接到所述多對讀出節(jié)點，且適合于響應(yīng)操作時間信號而被饋以工作電壓的分立的輸入/輸出端子的多個讀出放大器；以及其上通過被列選擇信號控制開關(guān)的列選擇電路，連接有所述讀出節(jié)點的數(shù)據(jù)輸出線，其中所述控制信號的電壓電平可以被選擇性地設(shè)定為選擇電平、不選擇電平、它們的中間電平三者中的一個電平，其中在信號電壓被所述字線的選擇操作根據(jù)其各自存儲的信息從動態(tài)存儲器單元讀出到多對互補(bǔ)位線之后，所述控制信號從選擇電平被改變到中間電平，其中所述讀出放大器被饋以工作電壓，以便響應(yīng)于所述控制信號到中間電平的改變而開始放大操作，其中所述放大操作產(chǎn)生的放大信號，響應(yīng)于列選擇信號，通過列選擇電路，被傳輸?shù)剿鲚斎?輸出線，其中所述控制信號，響應(yīng)于所述列選擇電路的選擇操作，從中間電平回到選擇電平，以及其中采用在其柵處接收所述中間電平的信號的成對的傳輸MOSFET，使之在信號從存儲器單元被讀出到所述互補(bǔ)位線的狀態(tài)下，具有關(guān)斷狀態(tài)即比較高的導(dǎo)通電阻，且使之在讀出節(jié)點的信號被讀出放大器的放大操作放大的狀態(tài)下，其一個具有開通狀態(tài)即比較低的電阻，而另一個具有關(guān)斷狀態(tài)即比較高的導(dǎo)通電阻。
2.根據(jù)權(quán)利要求1的半導(dǎo)體存儲器件，其中還提供了用來對所述互補(bǔ)位線進(jìn)行預(yù)充電且連接到所述讀出節(jié)點的預(yù)充電電路，其中當(dāng)所述字線處于未被選定的狀態(tài)時，所述控制信號被設(shè)定為選擇電平，致使互補(bǔ)位線通過所述傳輸MOSFET，被位于讀出節(jié)點處的預(yù)充電電路預(yù)充電。
3.根據(jù)權(quán)利要求1或2的半導(dǎo)體存儲器件，其中互補(bǔ)位線被安置在所述讀出節(jié)點周圍的左右二側(cè)上，其中所述傳輸MOSFET與排列在左右的所述互補(bǔ)位線的選擇開關(guān)MOSFET一起使用，且其中對應(yīng)于未被選定的互補(bǔ)位線的傳輸MOSFET的開關(guān)控制信號，在所述字線被選定之前，被設(shè)定為不選擇電平。
4.根據(jù)權(quán)利要求3的半導(dǎo)體存儲器件，其中響應(yīng)于所述列選擇電路的選擇操作，所述控制信號在平穩(wěn)的改變中，從所述中間電平回到選擇電平，而不是從選擇電平到中間電平。
5.根據(jù)權(quán)利要求3的半導(dǎo)體存儲器件，其中包括具有被連接的輸入/輸出端子的CMOS鎖存電路的主放大器，被連接到所述數(shù)據(jù)輸出線，其中所述數(shù)據(jù)輸出線被預(yù)充電到極性與所述讀出節(jié)點的一個電平極性相反的另一電平，且其中所述主放大器當(dāng)進(jìn)入操作狀態(tài)時，對所述CMOS鎖存電路饋以對應(yīng)于此另一電位的工作電壓。
6.根據(jù)權(quán)利要求3的半導(dǎo)體存儲器件，其中所述字線包括主字線和共用地分配給所述主字線的多個子字線，其中所述動態(tài)存儲器單元的地址選擇MOSFET的柵，被連接到所述子字線，其中所述子字線中的一個被接收所述主字線的信號和所述子字選擇線的信號的子字驅(qū)動器選定，其中所述子字驅(qū)動器產(chǎn)生位于除存儲器單元陣列端部外的左右二側(cè)上的子字線的選擇信號，且其中所述讀出放大器從位于除存儲器單元陣列端部外的左右二側(cè)上的互補(bǔ)位線，讀出被放大了的信號。
7.根據(jù)權(quán)利要求3的半導(dǎo)體存儲器件，其中待要饋至所述讀出放大器的工作電壓，是從外部端子饋入的電源電壓降低了的電壓，其中所述字線的選擇電平和所述傳輸MOSFET的選擇電平，是從所述電源電壓升高了的電壓；且其中所述中間電平使用對應(yīng)于所述讀出放大器的工作電壓的降低了的電壓。
8.一種半導(dǎo)體存儲器件，它包含多個字線；一對互補(bǔ)位線；多個各自連接到所述多個字線的存儲器單元；用來對存儲器單元被選定時出現(xiàn)在所述一對互補(bǔ)位線上的讀出信號進(jìn)行放大的讀出放大器；以及插入在所述讀出放大器的一對讀出節(jié)點與所述一對互補(bǔ)位線之間的，在其柵處接收控制信號的一對MOSFET，其中所述控制信號可以被選擇性地設(shè)定為選擇電平、不選擇電平、它們的中間電平三者中的一個電平，其中在所述讀出信號出現(xiàn)在所述一對互補(bǔ)位線上之后，所述控制信號從所述選擇電平改變到中間電平，且其中在所述讀出放大器開始工作之后，所述控制信號從所述中間電平回到所述選擇電平。
9.根據(jù)權(quán)利要求8的半導(dǎo)體存儲器件，其中在其柵處接收所述中間電平的控制信號的所述成對的MOSFET被采用，使之在所述讀出信號出現(xiàn)在所述成對的互補(bǔ)位線上的狀態(tài)下，具有關(guān)斷狀態(tài)即比較高的導(dǎo)通電阻，且在所述一對讀出節(jié)點的信號被讀出放大器的操作放大的狀態(tài)下，所述成對的MOSFET中的一個MOSFET具有開通狀態(tài)即比較低的導(dǎo)通電阻，而另一個MOSFET具有關(guān)斷狀態(tài)即比較高的導(dǎo)通電阻。
10.根據(jù)權(quán)利要求9的半導(dǎo)體存儲器件，其中在其柵處接收所述選擇電平的控制信號的所述成對的MOSFET被開通，而其中在其柵處接收所述不選擇電平的控制信號的所述成對的MOSFET被關(guān)斷。
11.一種半導(dǎo)體存儲器件，它包含包括多個第一字線、一對與所述多個第一字線相交的互補(bǔ)位線、和多個存儲器單元的第一存儲器陣列；包括多個第二字線、一對與所述多個第二字線相交的互補(bǔ)位線、和多個存儲器單元的第二存儲器陣列；在所述第一存儲器陣列與所述第二存儲器陣列之間共用的，用來對存儲器單元被選定時出現(xiàn)在一對相應(yīng)的互補(bǔ)位線上的讀出信號進(jìn)行放大的讀出放大器；以及各自插入在所述第一存儲器陣列側(cè)上的所述讀出放大器的一對讀出節(jié)點與成對的互補(bǔ)位線之間，以及所述第二存儲器陣列側(cè)上的所述成對的讀出節(jié)點與成對的互補(bǔ)位線之間的MOSFET對，其中各個MOSFET對的柵電壓可以被選擇性地設(shè)定為選擇電平、不選擇電平、它們的中間電平三者中的一個電平，其中當(dāng)所述第一存儲器陣列的存儲器單元被選定時，所述第二存儲器陣列側(cè)上的MOSFET對的柵電壓被設(shè)定為不選擇電平，其中當(dāng)所述第二存儲器陣列的存儲器單元被選定時，所述第一存儲器陣列側(cè)上的MOSFET對的柵電壓被設(shè)定為不選擇電平，在所述讀出信號出現(xiàn)在所述一對互補(bǔ)位線上之后，對應(yīng)的MOSFET對的柵電壓從所述選擇電平改變到所述中間電平，且其中在所述讀出放大器開始工作之后，對應(yīng)的MOSFET對的柵電壓從所述中間電平回到所述選擇電平。
12.根據(jù)權(quán)利要求11的半導(dǎo)體存儲器件，其中接收所述中間電平的柵電壓的所述MOSFET對被采用，使之在所述讀出信號出現(xiàn)在所述成對的互補(bǔ)位線上的狀態(tài)下，具有關(guān)斷狀態(tài)即比較高的導(dǎo)通電阻，且在所述一對讀出節(jié)點的信號被讀出放大器的操作放大的狀態(tài)下，所述MOSFET對中的一個MOSFET具有開通狀態(tài)即比較低的電阻，而另一個MOSFET具有關(guān)斷狀態(tài)即比較高的導(dǎo)通電阻。
13.根據(jù)權(quán)利要求12的半導(dǎo)體存儲器件，其中接收所述選擇電平的柵電壓的所述傳輸MOSFET對被開通，而其中接收所述不選擇電平的柵電壓的所述傳輸MOSFET對被關(guān)斷。
14.一種半導(dǎo)體存儲器件，它包含多個字線；一對互補(bǔ)位線；多個各自連接到所述多個字線的動態(tài)存儲器單元；用來對存儲器單元被選定時出現(xiàn)在所述一對互補(bǔ)位線上的讀出信號進(jìn)行放大的讀出放大器；以及插入在所述讀出放大器的一對讀出節(jié)點與所述一對互補(bǔ)位線之間的，在其柵處接收控制信號的一對MOSFET，其中所述控制信號可以被選擇性地設(shè)定為選擇電平、不選擇電平、它們的中間電平三者中的一個電平，其中在所述讀出信號出現(xiàn)在所述一對互補(bǔ)位線上之后，所述控制信號從所述選擇電平改變到中間電平，其中在所述讀出放大器開始工作之后，所述控制信號從所述中間電平回到所述選擇電平，且其中在所述選擇電平下，所述成對的MOSFET被開通；在所述不選擇電平下，所述成對的MOSFET被關(guān)斷；而在所述中間電平下，所述MOSFET對被采用，使之在所述讀出信號出現(xiàn)在所述成對的互補(bǔ)位線上的狀態(tài)下，具有關(guān)斷狀態(tài)即比較高的導(dǎo)通電阻，且在所述一對讀出節(jié)點的信號被讀出放大器的操作放大的狀態(tài)下，所述MOSFET對中的一個MOSFET具有開通狀態(tài)即比較低的導(dǎo)通電阻，而另一個MOSFET具有關(guān)斷狀態(tài)即比較高的導(dǎo)通電阻。
15.根據(jù)權(quán)利要求14的半導(dǎo)體存儲器件，其中所述讀出放大器包括用來將高電平和低電平的信號輸出到所述一對讀出節(jié)點的CMOS鎖存電路，其中所述一個適合具有所述開通狀態(tài)即所述比較低的導(dǎo)通電阻的MOSFET，接收所述低電平的信號，且其中所述另一個適合具有所述關(guān)斷狀態(tài)即所述比較高的導(dǎo)通電阻的MOSFET，接收所述高電平的信號。
16.根據(jù)權(quán)利要求15的半導(dǎo)體存儲器件，其中所述MOSFET對是N溝道型的，其中所述選擇電平是所述字線的選擇電平，其中所述不選擇電平是所述CMOS鎖存電路的輸出信號的低電平，且其中所述中間電平是所述CMOS鎖存電路的輸出信號的高電平。
全文摘要
開關(guān)MOSFET插入在讀出放大器與互補(bǔ)位線之間:在信號電壓被字線從多個被選定的動態(tài)存儲器單元讀出到多對互補(bǔ)位線之后,開關(guān)MOSFET的開關(guān)控制信號從選擇電平被改變到預(yù)定的中間電位,由于讀出節(jié)點根據(jù)讀出放大器的放大操作而被開通。由放大操作產(chǎn)生的放大信號,響應(yīng)于列選擇信號,通過列選擇電路,被傳輸至輸入/輸出線,且開關(guān)控制信號響應(yīng)于列選擇電路的選擇操作而從中間電位電平返回到選擇電平。
文檔編號G11C7/18GK1258079SQ99126508
公開日2000年6月28日 申請日期1999年12月22日 優(yōu)先權(quán)日1998年12月24日
發(fā)明者坂本達(dá)哉, 永島靖, 竹村理一郎 申請人:株式會社日立制作所