專利名稱：鐵電存儲(chǔ)器裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種由多個(gè)存儲(chǔ)器單元構(gòu)成的存儲(chǔ)器裝置，各存儲(chǔ)器單元包括至少一個(gè)鐵電電容器和一個(gè)選擇晶體管，它們通過字傳輸線和位傳輸線對(duì)實(shí)現(xiàn)控制，在一個(gè)讀取放大器中，通過位傳輸線對(duì)由一個(gè)基準(zhǔn)單元獲得的一個(gè)基準(zhǔn)信號(hào)與來自一個(gè)存儲(chǔ)器單元的一個(gè)讀取信號(hào)相互比較。
目前人們已經(jīng)采用例如由鉍鋇鈦(SBT)或鋯鈦酸(PZT)構(gòu)成的鐵電介質(zhì)制造非易失性存儲(chǔ)器裝置，這種存儲(chǔ)器裝置中的單個(gè)的存儲(chǔ)器單元能夠由一個(gè)帶有SBT或PZT介質(zhì)的選擇晶體管和一個(gè)存儲(chǔ)電容器構(gòu)成，于是涉及一種所謂的“1T/1C單元概念”。按照這種1T/1C單元概念能夠?qū)崿F(xiàn)基本上相同的存儲(chǔ)器密度，例如慣用的DRAM存儲(chǔ)器(動(dòng)態(tài)寫/讀存儲(chǔ)器)。
對(duì)帶有一個(gè)鐵電存儲(chǔ)電容器的存儲(chǔ)器單元(稱為FeRAM存儲(chǔ)器單元)進(jìn)行讀操作時(shí)，在從這個(gè)存儲(chǔ)器單元中讀取本身帶有的信息之前，必須首先產(chǎn)生一個(gè)基準(zhǔn)電壓，此基準(zhǔn)電壓可通過一個(gè)基準(zhǔn)存儲(chǔ)器單元對(duì)獲得。在通過一個(gè)基準(zhǔn)存儲(chǔ)器單元對(duì)獲得此基準(zhǔn)電壓之后，再讀取該存儲(chǔ)器單元本身的信息，并且將由這個(gè)存儲(chǔ)器單元所讀取的信號(hào)和此前所產(chǎn)生的基準(zhǔn)電壓放在讀取放大器中進(jìn)行比較和計(jì)算。
這樣一種必不可少的“串行”讀周期要求較多的時(shí)間，因?yàn)榛鶞?zhǔn)電壓和本身的讀取信號(hào)是按照時(shí)間先后順序產(chǎn)生的。迄今為止，還沒有找到能夠縮短上述耗時(shí)較長(zhǎng)的讀周期的辦法。
迄今，在讀取如FeRAM存儲(chǔ)器單元構(gòu)成的存儲(chǔ)器裝置的鐵電存儲(chǔ)器裝置時(shí)，其讀取方法與讀取一個(gè)DRAM存儲(chǔ)器的方法類似要讀取的存儲(chǔ)器單元帶有一個(gè)包括例如SBT或PZT的鐵電介質(zhì)的存儲(chǔ)電容器，它通過這個(gè)存儲(chǔ)器單元的選擇晶體管與一個(gè)位傳輸線相連接。根據(jù)電容量的比例，在這個(gè)位傳輸線上提供一個(gè)大約幾百mV數(shù)量級(jí)的有效信號(hào)，這個(gè)相對(duì)較小的有效信號(hào)在讀取放大器內(nèi)被放大到完全的邏輯電平。為此，讀取放大器需要一個(gè)基準(zhǔn)電壓，它最好是每次從一個(gè)存儲(chǔ)器單元讀取一個(gè)邏輯零(0)或一個(gè)邏輯一(1)時(shí)的電壓的中間值。所述的基準(zhǔn)電壓可以按以下方法產(chǎn)生，在一個(gè)位傳輸線對(duì)上讀取兩個(gè)基準(zhǔn)單元，它們必須包含相反的信息“零”和“一”。將所述位傳輸線對(duì)短接，求出兩個(gè)事先包含的讀取信號(hào)的算術(shù)中間值，將得到的帶有中間值的基準(zhǔn)信號(hào)暫時(shí)保留在兩個(gè)位傳輸線之一上，同時(shí)在另一個(gè)位傳輸線上的要選擇的存儲(chǔ)器單元被激活。將讀取的電壓在讀取放大器內(nèi)與所述基準(zhǔn)電壓進(jìn)行比較，接著被放大到完全的邏輯電平。
下面將結(jié)合附圖4至6所示的具有常規(guī)的串行存取周期的鐵電存儲(chǔ)器裝置，說明讀取放大器的工作原理。圖4是一個(gè)由鐵電存儲(chǔ)電容器Cferro和選擇晶體管TG構(gòu)成的存儲(chǔ)器單元，其中該選擇晶體管TG的源極或漏極連接在一個(gè)位傳輸線BL上，而該選擇晶體管TG的柵極連接在一個(gè)字傳輸線WL上。鐵電存儲(chǔ)電容器Cferro位于選擇晶體管TG的源極或漏極和一個(gè)公用的極板電壓PL之間。
在

圖1、3和5中所示的存儲(chǔ)器單元的部件采用與圖4相同的標(biāo)號(hào)。
圖5是一個(gè)根據(jù)普通的讀取放大器概念形成的具有串行存取周期的慣用的存儲(chǔ)器裝置的電路結(jié)構(gòu)。在這個(gè)慣用的存儲(chǔ)器裝置中，位傳輸線對(duì)BL<0>和bBL<0>或BL<1>和bBL<1>通過選擇晶體管S各與一個(gè)讀取放大器SA<0>或SA<1>相連接。重要的是，在這種存儲(chǔ)器裝置中，基準(zhǔn)單元R和欲讀取的單元L各與上述的位傳輸線對(duì)BL<0>和bBL<0>或BL<1>和bBL<1>電連接。僅此，利用基準(zhǔn)單元R和一個(gè)選通的存儲(chǔ)器單元L可以連續(xù)產(chǎn)生基準(zhǔn)電壓。
下面結(jié)合圖6進(jìn)一步說明這個(gè)連續(xù)產(chǎn)生的基準(zhǔn)電壓和所述存儲(chǔ)器單元的選擇。
一個(gè)讀取周期以一個(gè)掃描取樣或選通信號(hào)的負(fù)脈沖在例如t＝10ns時(shí)開始。接著在時(shí)間間隔A中產(chǎn)生一個(gè)基準(zhǔn)電壓ref。這里的兩個(gè)位傳輸線對(duì)BL<0>和bBL<0>首先是在0伏電位(圖6上標(biāo)有“pre”之處)，接著選擇讀取在基準(zhǔn)字傳輸線REFWL<03>和REFWL<12>與位傳輸線BL<0>和bBL<0>之間的連接點(diǎn)上的兩個(gè)基準(zhǔn)單元R中的相反的信息，即標(biāo)有“ref”的信號(hào)。然后通過短路晶體管SG將兩個(gè)位傳輸線BL<0>和bBL<0>短接，該短路晶體管SG由一個(gè)短路傳輸線SHT<0>(或SHT<1>)控制，獲得所述基準(zhǔn)單元R的基準(zhǔn)電壓的算術(shù)中間值(參見圖6中的時(shí)間間隔“short”)。
在接著的時(shí)間間隔B中，欲讀取的位傳輸線例如位傳輸線BL<0>下降為0伏(參見圖6中的時(shí)間間隔“prerd”)，然后選擇讀取該存儲(chǔ)器單元(參見圖6中的時(shí)間間隔“read”)。
現(xiàn)在，在欲讀取的位傳輸線BL<0>上加有一個(gè)電位，該電壓根據(jù)欲讀取的存儲(chǔ)器單元L的存儲(chǔ)內(nèi)容而比基準(zhǔn)電壓小或者大，在下面開始的放大過程中，在時(shí)間間隔C中，這個(gè)小電壓將被放大到一個(gè)完全的邏輯電平(參見圖6中的時(shí)間間隔“sense”)。
約在t＝70ns，即約在讀取周期開始之后的60ns時(shí)，已讀取的信息在數(shù)據(jù)傳輸線LDQ<0>和bLDQ<0>上被進(jìn)一步處理。接著將基準(zhǔn)單元R中的信息回寫(參見圖6中的時(shí)間間隔“write back”)，并且在時(shí)間間隔D內(nèi)，返回到靜止?fàn)顟B(tài)。
圖5中的開關(guān)晶體管S由控制傳輸線MUX<0>和MUX<1>控制，各單個(gè)位傳輸線BL<0>、bBL<0>、BL<1>和bBL<1>與讀取放大器SA<0>或SA<1>相連接。存儲(chǔ)器單元L安置在各個(gè)位傳輸線BL<0>、bBL<0>、BL<1>和bBL<1>與字傳輸線WL<0>、WL<1>、WL<2>、WL<3>、…WL<0+n*4>、WL<1+n*4>、WL<2+n*4>和WL<3+n*4>之間的連接點(diǎn)上，存儲(chǔ)器單元L構(gòu)成了一個(gè)如圖5所示的單元陣。
本發(fā)明的目的是提供一種能夠顯著縮短讀取周期的時(shí)間間隔的存儲(chǔ)器裝置。
這個(gè)發(fā)明的目的可以通過根據(jù)本發(fā)明開頭所述的存儲(chǔ)器裝置實(shí)現(xiàn)，其中兩個(gè)位傳輸線對(duì)與讀取放大器相接，它們是這樣變換的，經(jīng)第一位傳輸線對(duì)傳輸?shù)幕鶞?zhǔn)信號(hào)和同時(shí)經(jīng)第二位傳輸線對(duì)傳輸?shù)淖x取信號(hào)被施加在讀取放大器上。
在根據(jù)本發(fā)明的存儲(chǔ)器裝置中，利用已有技術(shù)的較少的開關(guān)變換知識(shí)，能夠?qū)⒃谝粋€(gè)存儲(chǔ)器單元上存取訪問的時(shí)間縮短約30％。所進(jìn)行的變動(dòng)在原理上是利用短路元件，如上述的開關(guān)晶體管SG，不是相互鄰接地而是各相隔一個(gè)地將位傳輸線相互連接，這些短路元件也是各相隔一個(gè)地與再下一個(gè)位傳輸線相互連接。這些短路元件最好是安置在單元陣的讀取放大器的相對(duì)的端上，因?yàn)槭瓜嗷ム徑拥奈粋鬏斁€交叉在電路布線上較易實(shí)現(xiàn)。通過將各位傳輸線對(duì)平行布置，能夠使每個(gè)有效的存儲(chǔ)器單元和基準(zhǔn)單元比較密集地相互布置在同一存儲(chǔ)器單元陣的塊上，這樣布置有利于提高其抗干擾性。讀取信號(hào)和基準(zhǔn)信號(hào)通過所述的選擇晶體管S與各讀取放大器的輸入端接通。同時(shí)，通過采用這種選擇晶體管，可以使所需要的讀取放大器的數(shù)量和讀取放大器所需要的半導(dǎo)體電路塊表面積減半。
在本發(fā)明的一個(gè)推薦的實(shí)施例中，各位傳輸線對(duì)的位傳輸線通過預(yù)置初始化晶體管而相互連接。在此實(shí)施例中，不再需要兩個(gè)控制傳輸線，而是采用將兩個(gè)位傳輸線短接的方法。
根據(jù)本發(fā)明的又一個(gè)推薦的實(shí)施例，各位傳輸線帶有一個(gè)分開控制的位傳輸線—選擇晶體管。以此方式，所述的位傳輸線—選擇晶體管可對(duì)所有的位傳輸線對(duì)實(shí)現(xiàn)單獨(dú)的控制，其中所述短路元件不是相互鄰接，而是使一個(gè)位傳輸線與再下一個(gè)位傳輸線相互連接。
下面將結(jié)合附圖進(jìn)一步說明本發(fā)明。附圖為圖1是本發(fā)明的第一個(gè)實(shí)施例的電路圖；圖2是圖1的實(shí)施例中表示讀取過程的時(shí)間曲線；圖3是本發(fā)明的第二個(gè)實(shí)施例的電路圖；圖4是一個(gè)存儲(chǔ)器單元的等效電路圖；圖5是一個(gè)慣用的存儲(chǔ)器裝置的電路圖；圖6是圖5的存儲(chǔ)器裝置中表示讀取過程的時(shí)間曲線。
圖4至6已經(jīng)在前面予以描述。在圖1至3中所示的相應(yīng)的存儲(chǔ)器單元的部件采用與圖4-6相同的標(biāo)號(hào)，而且這些部件將不再特別予以說明。
圖1是本發(fā)明的第一個(gè)實(shí)施例的電路圖，它與圖5所示的慣用的存儲(chǔ)器裝置的區(qū)別是，采用的場(chǎng)效應(yīng)晶體管短路器件SG′與位傳輸線不相互鄰接連接，而是與再下一個(gè)位傳輸線相互連接，如位傳輸線BL<0>和BL<1>或bBL<0>和bBL<1>所示。此外，這里的兩個(gè)控制傳輸線INIT<0>和INIT<1>不再用于預(yù)充電，而是用于將兩個(gè)位傳輸線BL<0>和bBL<0>或BL<1>和bBL<1>短接。在推薦的方式中，所述的短路器件SG′各相隔一個(gè)地與再下一個(gè)位傳輸線相互連接。這些短路器件最好是安置在單元陣的讀取放大器的相對(duì)的端上，因?yàn)槭瓜嗷ム徑拥奈粋鬏斁€交叉在電路布線上較易實(shí)現(xiàn)。通過將各位傳輸線對(duì)平行布置，能夠使每個(gè)有效的存儲(chǔ)器單元和基準(zhǔn)單元比較密集地相互布置在同一存儲(chǔ)器單元陣的塊上，這樣布置有利于提高其抗干擾性。讀取信號(hào)和基準(zhǔn)信號(hào)通過所述的選擇晶體管S輸至各讀取放大器SA<01>的輸入端。同時(shí)，通過使用這種選擇晶體管S，可以使所需要的讀取放大器SA的數(shù)量和讀取放大器所需要的半導(dǎo)體電路塊表面積減半。
通過圖1所示的存儲(chǔ)器裝置，能夠顯著地縮短讀存時(shí)間。共同的讀取放大器SA<01>由四個(gè)選擇晶體管S構(gòu)成，它們?cè)谒B接的控制傳輸線MUXA或MUXB上與兩個(gè)位傳輸線對(duì)BL<0>或bBL<0>和BL<1>或bBL<1>相連接。選擇在字傳輸線<0>與位傳輸線對(duì)BL<0>的交叉之處設(shè)置所述的存儲(chǔ)器單元L，為了獲取基準(zhǔn)信號(hào)，在字傳輸線bREFWL與位傳輸線bBL<0>的交叉之處和在字傳輸線bREFWL與位傳輸線bBL<1>的交叉之處設(shè)置所述的基準(zhǔn)單元R.。根據(jù)在傳輸線PRE<0>上的一個(gè)信號(hào)執(zhí)行欲讀取的位傳輸線的放電(“預(yù)充電”)，以及根據(jù)在傳輸線PRE<0>、PRE<1>和INIT<0>上的信號(hào)執(zhí)行基準(zhǔn)位傳輸線的放電。然后，在傳輸線INIT<1>上的信號(hào)保持在靜止待用狀態(tài)。
與此相反的是，選擇在字傳輸線WL<0>與位傳輸線BL<1>的交叉之處設(shè)置所述的存儲(chǔ)器單元L，于是根據(jù)在傳輸線PRE<1>和傳輸線INIT<1>上的一個(gè)信號(hào)執(zhí)行欲讀取的位傳輸線的放電，以及根據(jù)在傳輸線PRE<1>和bSHT上的信號(hào)執(zhí)行基準(zhǔn)位傳輸線的放電。換言之，在這種情況下，在短路傳輸線bSHT上的短路元件SG′也用于執(zhí)行基準(zhǔn)位傳輸線的放電，從而可以節(jié)約額外的控制傳輸線。
圖2表示類似于圖6的信號(hào)曲線，具有相應(yīng)于圖1所示實(shí)施例的讀周期。這個(gè)讀取過程以一個(gè)負(fù)的STB信號(hào)脈沖從時(shí)刻t＝10ns開始。基準(zhǔn)電壓的產(chǎn)生(圖6中的時(shí)間間隔A)以及存儲(chǔ)器單元的選擇(圖6中的時(shí)間間隔B)是同時(shí)并且是在無電連接的位傳輸線對(duì)上開始的。位傳輸線對(duì)bBL<0>和bBL<1>首先放電至0伏(時(shí)間間隔“pre”)，接著選擇讀取兩個(gè)基準(zhǔn)—存儲(chǔ)器單元R中的相反的信息(時(shí)間間隔“ref”)，然后通過短路元件SG′將兩個(gè)位傳輸線短接，由短路傳輸線bSHT獲得所需的算術(shù)中間值(時(shí)間間隔“short”)。
同時(shí)，在欲讀取的位傳輸線BL<0>放電至0伏(時(shí)間間隔“prered”)后，讀取該存儲(chǔ)器單元L(時(shí)間間隔“read”)。讀取信號(hào)通過兩個(gè)開關(guān)晶體管S經(jīng)傳輸線MUXA傳輸至位傳輸線BL<0>，而基準(zhǔn)信號(hào)經(jīng)位傳輸線bBL<1>傳輸?shù)阶x取放大器SA<01>。讀取放大器SA<01>在時(shí)間間隔C內(nèi)放大所述差分信號(hào)(圖2中的“sense”)。在約t＝50ns即約在讀周期開始之后的40ns時(shí)，已讀取的信息在數(shù)據(jù)傳輸線LDQ<01>和bLDQ<01>上被進(jìn)一步處理。接著，將基準(zhǔn)-存儲(chǔ)器單元R中的信息寫回(參見時(shí)間間隔“writeback”)，并且在靜止?fàn)顟B(tài)下完成所述寫回操作(參見圖2的時(shí)間間隔D)。
通過采用并行的讀取方法，可使有效數(shù)據(jù)的準(zhǔn)備時(shí)間從約60ns縮短到約40ns，所述存取時(shí)間的減少精確地與訪問欲讀取的位傳輸線(時(shí)間間隔“prered”)和選擇存儲(chǔ)器單元的時(shí)間(時(shí)間間隔“read”)相符合。
所述存取時(shí)間的減少可以通過圖2與圖6的比較而清楚地看出，與圖6比較，根據(jù)本發(fā)明的存儲(chǔ)器裝置可以節(jié)省時(shí)間間隔“B”，它表明存儲(chǔ)器單元的所需選擇時(shí)間大大減少。然而為了縮短讀取時(shí)間所需要的電路上的額外開銷實(shí)際上是可忽略不計(jì)的，這一點(diǎn)可以通過圖1的實(shí)施例與圖5的現(xiàn)有存儲(chǔ)器裝置的比較而清楚地看出。特別應(yīng)當(dāng)注意的是，在根據(jù)本發(fā)明的存儲(chǔ)器裝置中，讀取放大器的數(shù)量可以減少一半，這樣完全可以彌補(bǔ)增加開關(guān)晶體管的額外開銷。
圖3是根據(jù)本發(fā)明的存儲(chǔ)器裝置的又一個(gè)實(shí)施例，其中開關(guān)晶體管S可以單個(gè)地控制各位傳輸線對(duì)BL<0>和bBL<0>或BL<1>和bBL<1>，短路元件SG′不與短路傳輸線SHT或bSHT相鄰連接(參見圖5)，而是與再下一個(gè)位傳輸線相互連接，如圖1所示實(shí)施例的情況。圖3的實(shí)施例與圖1的實(shí)施例相類似，共同的讀取放大器SA<01>由四個(gè)選擇晶體管S構(gòu)成，它們由控制傳輸線MUX<0>、bMUX<0>、MUX<1>、bMUX<1>控制，并與兩個(gè)位傳輸線對(duì)BL<0>、bBL<0>或BL<1>、bBL<1>相連接。
舉例而言，如果要讀取連接在字傳輸線WL<0>和位傳輸線BL<0>交叉點(diǎn)上的存儲(chǔ)器單元L，則其情況與圖1的實(shí)施例及圖2所示的曲線相類似。
采用圖3所示的實(shí)施例也能夠有效地將讀周期縮短到40ns，與現(xiàn)有技術(shù)(參見圖5)相比，可以減少約三分之一的時(shí)間。
權(quán)利要求
1.一種由多個(gè)存儲(chǔ)器單元(L)構(gòu)成的存儲(chǔ)器裝置，各存儲(chǔ)器單元包括至少一個(gè)鐵電存儲(chǔ)電容器(Cferro)和一個(gè)選擇晶體管(TG)，它們通過字傳輸線(WL<0>，WL<1>，…)和成對(duì)位傳輸線(BL<0>，bBL<0>，BL<1>，bBL<1>)實(shí)現(xiàn)控制，其中在一個(gè)讀取放大器(SA<1>)中，通過一個(gè)位傳輸線對(duì)由一個(gè)基準(zhǔn)單元對(duì)(R)獲得的一個(gè)基準(zhǔn)信號(hào)與來自一個(gè)存儲(chǔ)單元的一個(gè)讀取信號(hào)相互比較，其特征在于，所述讀取放大器(SA<1>)具有兩個(gè)位傳輸線對(duì)(BL<0>，bBL<0>；BL<1>，bBL<1>)，各短路元件(SG′)將一個(gè)位傳輸線對(duì)中的一個(gè)位傳輸線與另一個(gè)位傳輸線對(duì)的一個(gè)位傳輸線相連接，通過所述位傳輸線對(duì)(BL<0>，bBL<0>)的所述基準(zhǔn)信號(hào)與同時(shí)通過另一個(gè)所述位傳輸線對(duì)(BL<1>，bBL<1>)的讀取信號(hào)輸送給所述讀取放大器(SA<1>)。
2.根據(jù)權(quán)利要求1所述的存儲(chǔ)器裝置，其特征在于，連接在讀取放大器(SA<01>)的對(duì)端上的短路元件(SG′)設(shè)置在位傳輸線(BL<0>，bBL<0>，BL<1>，bBL<1>)上。
3.根據(jù)權(quán)利要求1或2所述的存儲(chǔ)器裝置，其特征在于，兩個(gè)相鄰的位傳輸線對(duì)(BL<0>，bBL<0>；BL<1>，bBL<1>)中，一個(gè)位傳輸線對(duì)中的一個(gè)位傳輸線與另一個(gè)位傳輸線對(duì)中的一個(gè)位傳輸線共同將信號(hào)輸至所述讀取放大器。
4.根據(jù)權(quán)利要求3所述的存儲(chǔ)器裝置，其特征在于，各位傳輸線對(duì)的所述位傳輸線通過初始化晶體管(SG)相互連接。
5.根據(jù)權(quán)利要求1至4的其中之一所述的存儲(chǔ)器裝置，其特征在于，在每個(gè)位傳輸線中連接有一個(gè)單獨(dú)的可控制的位傳輸線一開關(guān)晶體管。
全文摘要
本發(fā)明涉及一種由多個(gè)存儲(chǔ)器單元(L)構(gòu)成的存儲(chǔ)器裝置,各存儲(chǔ)器單元包括至少一個(gè)鐵電存儲(chǔ)電容器(Cferro)和一個(gè)選擇晶體管(TG),它們通過字傳輸線(WL)和位傳輸線對(duì)(BL<0>,bBL<0>;BL<1>,bBL<1>)實(shí)現(xiàn)控制,其中在一個(gè)讀取放大器(SA<1>)中,通過一個(gè)位傳輸線對(duì)由一個(gè)基準(zhǔn)單元對(duì)(R)獲得的一個(gè)基準(zhǔn)信號(hào)與來自一個(gè)存儲(chǔ)器單元的一個(gè)讀取信號(hào)相互比較。
文檔編號(hào)G11C11/22GK1256495SQ99126019
公開日2000年6月14日 申請(qǐng)日期1999年11月13日 優(yōu)先權(quán)日1998年11月13日
發(fā)明者T·勒爾, H·赫尼施米德, G·布勞恩 申請(qǐng)人:因芬尼昂技術(shù)股份公司