專利名稱：同步猝發(fā)半導(dǎo)體存儲(chǔ)器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲(chǔ)器件，特別涉及帶有流水線多位預(yù)取結(jié)構(gòu)的同步猝發(fā)存儲(chǔ)器件。
圖1是表示與外部施加時(shí)鐘信號(hào)同步操作的常規(guī)同步猝發(fā)流水線SRAM(靜態(tài)隨機(jī)存取存儲(chǔ)器)器件的方框圖。該SRAM器件100把SRAM核心與同步外圍電路集成在一起。SRAM器件100具有寫(xiě)操作模式，其中在已經(jīng)存在地址和控制輸入之后至少一個(gè)時(shí)鐘周期寫(xiě)數(shù)據(jù)被寫(xiě)入存儲(chǔ)單元中。
現(xiàn)有技術(shù)存儲(chǔ)器件100可以響應(yīng)外部時(shí)鐘信號(hào)CK(或CK#)的上升和下降緣存取數(shù)據(jù)，以及存取時(shí)鐘信號(hào)的上升(或下降)緣。換言之，器件100可以在操作的單數(shù)據(jù)率(SDR)和雙數(shù)據(jù)率(DDR)模式操作。操作的SDR模式容許用戶在時(shí)鐘信號(hào)CK的每個(gè)上升緣上讀取或?qū)懭雴蝹€(gè)字，而DDR模式容許與時(shí)鐘信號(hào)CK的每個(gè)時(shí)鐘邊緣同步進(jìn)行讀或?qū)懖僮鳌?br> SRAM器件100包括時(shí)鐘緩沖器102，地址寄存器104，猝發(fā)地址序列計(jì)數(shù)器106，寫(xiě)地址寄存器108，2×1多路復(fù)用器110、124a、124b、124c、136和138，地址解碼器112，SDR/DDR輸出控制邏輯114，地址比較器116，邏輯門(mén)118和150，數(shù)據(jù)輸入寄存器120和122，寫(xiě)寄存器126，寫(xiě)驅(qū)動(dòng)器128，存儲(chǔ)單元陣列130，讀出放大器電路132，輸出寄存器134，輸出緩沖器140，數(shù)據(jù)率寄存器142，讀/寫(xiě)使能寄存器144，輸出使能寄存器148，和回波時(shí)鐘緩沖器152和154。
對(duì)于SRAM器件100，外部施加有表示SDR或DDR模式的數(shù)據(jù)率信號(hào)SD/DD#和表示線性或交錯(cuò)猝發(fā)類型的猝發(fā)類型信號(hào)LOB#。在SDR模式中，在時(shí)鐘信號(hào)CK的上升緣寄存寫(xiě)數(shù)據(jù)。在DDR模式中，在時(shí)鐘信號(hào)CK的上升和下降緣上寄存寫(xiě)數(shù)據(jù)。讀數(shù)據(jù)在SDR模式中的時(shí)鐘信號(hào)CK的上升緣上和在DDR模式中的時(shí)鐘信號(hào)CK的上升緣和下降緣被驅(qū)動(dòng)。地址信號(hào)SA0’和SA1’按照由信號(hào)LBO#指示的順序推進(jìn)。
圖2是表示圖1中所示的現(xiàn)有技術(shù)SRAM器件100的時(shí)序圖。為了解釋的目的，假設(shè)現(xiàn)有技術(shù)SRAM器件100支持1，2和4的猝發(fā)長(zhǎng)度，并且存儲(chǔ)器件具有兩級(jí)延遲特征。如圖2中所示，當(dāng)在外部時(shí)鐘信號(hào)CK的周期C1外部發(fā)布表示猝發(fā)長(zhǎng)度為4的DDR猝發(fā)寫(xiě)操作的命令DW4(以下縮寫(xiě)為“DW4操作”)時(shí)，在外部時(shí)鐘信號(hào)CK的上升緣存在作為初始猝發(fā)地址的外部地址A0_b。由于SRAM器件是后寫(xiě)型，在時(shí)鐘信號(hào)CK的下一個(gè)周期C2(即，沒(méi)有任何外部地址輸入的猝發(fā)寫(xiě)連續(xù)周期)，分別在時(shí)鐘信號(hào)CK的上升緣和下降緣依次輸入一對(duì)寫(xiě)數(shù)據(jù)W0b和W0a。
在時(shí)鐘信號(hào)CK的周期C3過(guò)程中，其中發(fā)布表示猝發(fā)長(zhǎng)度為2的DDR猝發(fā)寫(xiě)操作的命令DW2(以下縮寫(xiě)為“DW2操作”)，還分別與時(shí)鐘信號(hào)CK的上升和下降緣同步輸入對(duì)應(yīng)于命令DW4的兩個(gè)隨后的寫(xiě)數(shù)據(jù)W0d和W0c。寫(xiě)數(shù)據(jù)W0d、W0c、W0a和W0b的輸入序列由外部地址A0_b和選擇的猝發(fā)模式(即交錯(cuò)或線性猝發(fā)模式)確定。
由于SRAM器件的2級(jí)延遲寫(xiě)特征，在周期C3中產(chǎn)生用于寫(xiě)數(shù)據(jù)W0b和W0a的內(nèi)部地址WA0_ba，并因此數(shù)據(jù)W0b和W0a被寫(xiě)入通過(guò)對(duì)地址WA0_ba解碼選擇的存儲(chǔ)單元中。用于寫(xiě)數(shù)據(jù)W0b和W0a的猝發(fā)寫(xiě)地址的參考標(biāo)號(hào)WA0_ba表示已經(jīng)依次輸入的數(shù)據(jù)W0b和W0a被并列寫(xiě)入到所選擇的存儲(chǔ)單元中。
在周期C4中，響應(yīng)在周期C3中發(fā)布的命令DW2在時(shí)鐘信號(hào)CK的上升和下降緣輸入一對(duì)寫(xiě)數(shù)據(jù)W1a和W1b。但是，當(dāng)在周期C4中給出表示猝發(fā)長(zhǎng)度4的DDR猝發(fā)讀操作的命令DR4(以下縮寫(xiě)為“DR4操作”)時(shí)，使用用于DR4操作的外部地址A2_c，代替使用用于DW2操作的地址A1_a作為初始猝發(fā)地址，內(nèi)部產(chǎn)生用于DR4操作的猝發(fā)地址RA2_cd。在周期C4中，可以寄存寫(xiě)數(shù)據(jù)W0d、W0c、W1a和W1b，并且它們不能寫(xiě)入存儲(chǔ)單元，直到已經(jīng)完成DR4操作為止。
象具有猝發(fā)寫(xiě)連續(xù)命令的周期C2一樣，在具有猝發(fā)讀連續(xù)命令的周期C5中也沒(méi)有外部地址輸入。在周期C5中，根據(jù)外部地址A2_c產(chǎn)生隨后的內(nèi)部猝發(fā)地址RA2_ab，對(duì)應(yīng)用于DR4操作的猝發(fā)地址RA2_cd的第一讀數(shù)據(jù)R2c被驅(qū)動(dòng)到數(shù)據(jù)總線。用于讀數(shù)據(jù)R2c和R2d(或R2a和R2b)的猝發(fā)地址的參考符號(hào)RA2_cd(或RA2_ab)表示數(shù)據(jù)R2c和R2d(或R2a和R2b)從所選擇的存儲(chǔ)單元并列讀出。
在周期C6中，和外部地址A3_d一起，給出表示猝發(fā)長(zhǎng)度1的SDR猝發(fā)讀操作(以下縮寫(xiě)為“SR1操作”)的命令SR1。在該單個(gè)讀周期C6中，外部地址A3_d成為內(nèi)部地址RA3_d，沒(méi)有產(chǎn)生附加內(nèi)部地址，并且對(duì)應(yīng)于DR4操作的讀數(shù)據(jù)R2_d和R2a出現(xiàn)在數(shù)據(jù)總線上。如圖2中所示，在從讀周期向?qū)懼芷谵D(zhuǎn)換時(shí)，現(xiàn)有技術(shù)SRAM器件100要求一個(gè)沒(méi)有外部地址輸入的“不操作(NOP)”周期，即使在從寫(xiě)周期向讀周期轉(zhuǎn)換時(shí)不要求NOP周期。這樣，在時(shí)鐘信號(hào)CK的周期C7中，為將在隨后的周期C8中執(zhí)行的下一寫(xiě)操作加入了NOP周期。在NOP周期C7中，對(duì)應(yīng)于DR4操作的最后讀數(shù)據(jù)R2b被驅(qū)動(dòng)到數(shù)據(jù)總線而沒(méi)產(chǎn)生內(nèi)部地址，并完成DR4操作。象上述猝發(fā)寫(xiě)操作一樣，數(shù)據(jù)R2c、R2d、R2a和R2b的讀數(shù)據(jù)輸出序列也由外部地址A2_c和所選擇的猝發(fā)模式確定。
在時(shí)鐘信號(hào)CK的周期C8中，其中和外部地址A4_a一起，給出表示猝發(fā)長(zhǎng)度1的DDR猝發(fā)寫(xiě)操作的命令DW1，在周期C4中寄存的寫(xiě)數(shù)據(jù)W0d和W0c被寫(xiě)入到通過(guò)解碼內(nèi)部地址WA0_dc而選擇的存儲(chǔ)單元中。
如上所述，由于已經(jīng)完成DR4和SR1操作，所以在寫(xiě)周期C8中用于DW4操作的寄存數(shù)據(jù)W0d和W0c被寫(xiě)入存儲(chǔ)單元中。但是，為了在SR1操作之后的第一寫(xiě)周期C8中把寄存數(shù)據(jù)W0d和W0c寫(xiě)入由內(nèi)部地址WA0_cd指定的存儲(chǔ)單元中，由于只使用一個(gè)猝發(fā)地址序列計(jì)數(shù)器106(如圖1中所示)用于讀和寫(xiě)操作，所以存儲(chǔ)器件很難設(shè)置與內(nèi)部地址WA0_cd一樣快的猝發(fā)地址序列計(jì)數(shù)器，結(jié)果地址解碼速度降低。
因而，本發(fā)明的一般目的是提供具有改進(jìn)性能的同步猝發(fā)半導(dǎo)體存儲(chǔ)器件。
本發(fā)明的另一目的是提供能夠克服由于使用一個(gè)猝發(fā)地址發(fā)生器而引起的地址解碼速度下降的同步猝發(fā)半導(dǎo)體存儲(chǔ)器件。
根據(jù)本發(fā)明的一個(gè)方案，提供半導(dǎo)體存儲(chǔ)器件，諸如SRAM，DRAM，閃爍EEPROM，鐵電RAM等，其與外部時(shí)鐘(或系統(tǒng)時(shí)鐘)信號(hào)同步操作。同步存儲(chǔ)器的主要優(yōu)點(diǎn)是，系統(tǒng)時(shí)鐘緣是必須由系統(tǒng)提供給存儲(chǔ)器的唯一時(shí)序選通。這減少了在印刷電路板或模件周?chē)膫魉投嘀貢r(shí)序選通的需要。另外，本發(fā)明的同步存儲(chǔ)器件響應(yīng)外部時(shí)鐘信號(hào)的上升和下降緣存取數(shù)據(jù)，使存儲(chǔ)器件的數(shù)據(jù)率加倍。另外，存儲(chǔ)器件在猝發(fā)讀和寫(xiě)模式操作。這些猝發(fā)模式存取利用了存儲(chǔ)器件的內(nèi)部總線比外部總線寬的事實(shí)。這在初始地址進(jìn)入時(shí)容許來(lái)自一系列猝發(fā)模式地址的所有數(shù)據(jù)從存儲(chǔ)器件取出到它的輸出。為本發(fā)明的同步存儲(chǔ)器件提供兩個(gè)內(nèi)部地址發(fā)生器一個(gè)特別用于猝發(fā)讀操作，另一個(gè)用于猝發(fā)寫(xiě)操作。猝發(fā)讀地址發(fā)生器響應(yīng)外部地址內(nèi)部地產(chǎn)生一系列猝發(fā)讀地址。猝發(fā)寫(xiě)地址發(fā)生器響應(yīng)外部地址也內(nèi)部地產(chǎn)生一系列猝發(fā)寫(xiě)地址。另外，給存儲(chǔ)器件提供控制器，其響應(yīng)外部施加的讀和寫(xiě)命令信息控制內(nèi)部地址發(fā)生器的操作。
根據(jù)本發(fā)明的另一方案，響應(yīng)外部時(shí)鐘信號(hào)的上升和下降緣能夠存取數(shù)據(jù)的同步流水線猝發(fā)半導(dǎo)體存儲(chǔ)器件包括具有儲(chǔ)存數(shù)據(jù)位的多個(gè)存儲(chǔ)單元的存儲(chǔ)單元陣列，用于暫時(shí)保存外部讀地址的第一地址寄存器，用于接收第一地址寄存器的輸出以產(chǎn)生用于猝發(fā)讀操作的一系列第一內(nèi)部地址的第一內(nèi)部地址發(fā)生器，用于暫時(shí)保存外部寫(xiě)地址的第二地址寄存器，和用于接收第二地址寄存器的輸出以產(chǎn)生用于猝發(fā)寫(xiě)操作的一系列第二內(nèi)部地址的第二內(nèi)部地址發(fā)生器。該存儲(chǔ)器件還包括用于選擇第一和第二內(nèi)部地址發(fā)生器的輸出地址之一的地址選擇器，用于響應(yīng)外部寫(xiě)使能信號(hào)和外部地址使能信號(hào)進(jìn)行控制的控制器，和用于響應(yīng)外部寫(xiě)使能信號(hào)解碼地址選擇器的輸出以選擇存儲(chǔ)單元的地址解碼器。該存儲(chǔ)器件還包括用于暫時(shí)保存第一寫(xiě)數(shù)據(jù)的第一數(shù)據(jù)輸入寄存器，用于暫時(shí)保存第二寫(xiě)數(shù)據(jù)的第二數(shù)據(jù)輸入寄存器，被依次輸入的第一和第二寫(xiě)數(shù)據(jù)，用于響應(yīng)第二內(nèi)部地址發(fā)生器的輸出對(duì)第一和第二寫(xiě)數(shù)據(jù)分類的寫(xiě)數(shù)據(jù)分類器，和用于把分類數(shù)據(jù)寫(xiě)入存儲(chǔ)單元中的寫(xiě)驅(qū)動(dòng)器。該存儲(chǔ)器件還包括用于并列讀出和放大儲(chǔ)存在存儲(chǔ)單元中的第一讀數(shù)據(jù)和第二讀數(shù)據(jù)的讀出放大器電路，和用于響應(yīng)第一內(nèi)部地址發(fā)生器的輸出對(duì)第一和第二讀數(shù)據(jù)分類并依次輸出第一和第二讀數(shù)據(jù)的讀數(shù)據(jù)分類器。
根據(jù)本發(fā)明，由于同步半導(dǎo)體存儲(chǔ)器配有單獨(dú)的內(nèi)部讀和寫(xiě)專用地址發(fā)生器，雖然猝發(fā)寫(xiě)操作被讀操作中斷，但是不要求內(nèi)部地址發(fā)生器為中斷的寫(xiě)操作復(fù)位。因此，存儲(chǔ)器件可以具有較短的內(nèi)部地址解碼時(shí)間，結(jié)果可以提高該器件性能。
通過(guò)參照下面結(jié)合附圖的詳細(xì)說(shuō)明，能更完全地理解本發(fā)明，并使本發(fā)明的優(yōu)點(diǎn)和特點(diǎn)更明顯，附圖中相同的參考標(biāo)記表示相同或相似的部分，其中圖1是表示根據(jù)現(xiàn)有技術(shù)的同步半導(dǎo)體存儲(chǔ)器件的方框圖；圖2是圖1中所示的現(xiàn)有技術(shù)存儲(chǔ)器件的時(shí)序圖3是表示根據(jù)本發(fā)明的同步半導(dǎo)體存儲(chǔ)器件的優(yōu)選實(shí)施例的方框圖；圖4是在圖3的存儲(chǔ)器件的讀和寫(xiě)地址路徑上的電路的詳細(xì)電路圖；圖5是圖3的存儲(chǔ)器件的時(shí)序圖。
為了徹底理解本發(fā)明，下面給出具體細(xì)節(jié)說(shuō)明。但是很顯然，本領(lǐng)域技術(shù)人員可以在沒(méi)有這些具體細(xì)節(jié)的情況下實(shí)施本發(fā)明。
關(guān)鍵特征在于，根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)器件使用分離的內(nèi)部地址發(fā)生器用于猝發(fā)讀和寫(xiě)操作。這些分離的猝發(fā)讀和寫(xiě)地址發(fā)生器縮短了內(nèi)部地址解碼時(shí)間，以便提高器件性能。
這里，為簡(jiǎn)單起見(jiàn)，參照SRAM情況討論本發(fā)明的實(shí)施例。但是應(yīng)該注意，其它任何半導(dǎo)體存儲(chǔ)器件，諸如DRAM、閃爍EEPROM、和鐵電RAM也可以用于實(shí)施目前公開(kāi)的實(shí)施例的發(fā)明的概念。另外，本發(fā)明的半導(dǎo)體存儲(chǔ)器件可以用如下部分實(shí)現(xiàn)用以減少核心周期時(shí)間的自動(dòng)跟蹤位線設(shè)計(jì)，用于減少電流的縮短主數(shù)據(jù)線，通過(guò)雙軌復(fù)位動(dòng)態(tài)電路而具有高速傳送特性的噪聲免除電路，兩位預(yù)取操作，和與輸出數(shù)據(jù)同步化以保證處理器(或CPU)數(shù)據(jù)有效性校驗(yàn)時(shí)間的選通時(shí)鐘。因而，說(shuō)明和附圖只是用于表示性的，而不限制。
下面參照


本發(fā)明的優(yōu)選實(shí)施例。
圖3是表示根據(jù)本發(fā)明的同步流水線猝發(fā)SRAM器件的優(yōu)選實(shí)施例，圖4是表示圖3的存儲(chǔ)器件的讀和寫(xiě)地址路徑上的電路的詳細(xì)電路圖。在這些附圖中，為了不使本發(fā)明不清楚，以方框圖的形式表示了公知電路，并且僅為簡(jiǎn)單起見(jiàn)，假設(shè)本發(fā)明的SRAM器件支持最大猝發(fā)長(zhǎng)度4，并具有兩級(jí)延遲特征(即2個(gè)周期的寫(xiě)等待時(shí)間)。
首先參見(jiàn)圖3，同步流水線猝發(fā)SRAM器件300與外部施加的差分時(shí)鐘信號(hào)K和K同步操作。時(shí)鐘緩沖器302與外部時(shí)鐘信號(hào)K和K同步產(chǎn)生內(nèi)部時(shí)鐘信號(hào)CLK。SRAM器件300包括由4個(gè)網(wǎng)格(mats)構(gòu)成的存儲(chǔ)單元陣列326，但是未示出。每個(gè)網(wǎng)格由3個(gè)塊構(gòu)成并具有9個(gè)I/O。帶有3個(gè)I/O的每個(gè)塊被分成8個(gè)子塊，每個(gè)具有64Kb的容量。存儲(chǔ)器件300被施加以17位外部地址A0-A16。地址信號(hào)A0-A16通過(guò)地址緩沖器306被輸送給第一和第二地址寄存器308和312。寄存器308和312分別暫時(shí)保存地址信號(hào)A0-A16。另外，還提供有每個(gè)都具有36位寬總線的第一和第二數(shù)據(jù)輸入寄存器320a和320b以增強(qiáng)流水線寫(xiě)周期并減少讀寫(xiě)轉(zhuǎn)變時(shí)間。
SRAM器件300具有操作的“后寫(xiě)”模式，其中在已經(jīng)存在地址和控制輸入起的一個(gè)或多個(gè)時(shí)鐘周期之后寫(xiě)數(shù)據(jù)被寫(xiě)入它的存儲(chǔ)單元中。該模式可以減少空閑周期的數(shù)量，而這種空閑周期通常在讀操作之后接著進(jìn)行寫(xiě)操作時(shí)發(fā)生。另外，該存儲(chǔ)器件300在猝發(fā)讀和寫(xiě)模式操作。
而且，該存儲(chǔ)器件300具有操作的正常SDR(單數(shù)據(jù)率)和DDR(雙數(shù)據(jù)率)模式。即，存儲(chǔ)器件300能夠響應(yīng)外部時(shí)鐘信號(hào)K(或K)(DDR模式)的上升和下降緣存取數(shù)據(jù)，以及存取時(shí)鐘信號(hào)K(或K)(SDR模式)的上升或下降緣。
此外，如果在SRAM器件300執(zhí)行寫(xiě)操作時(shí)發(fā)布讀取命令，存儲(chǔ)器件300暫時(shí)把用于寫(xiě)操作的地址和數(shù)據(jù)儲(chǔ)存在它的寄存器中，這是因?yàn)榇鎯?chǔ)器件300不能與讀操作相抵觸而把最后的數(shù)據(jù)字寫(xiě)入它的存儲(chǔ)單元中。剩余寫(xiě)數(shù)據(jù)留在寄存器中，直到下一寫(xiě)周期發(fā)生為止。在讀周期(一個(gè)或多個(gè))之后的第一寫(xiě)周期，來(lái)自早期的寫(xiě)周期的寄存數(shù)據(jù)被寫(xiě)入存儲(chǔ)單元中。這被稱為“延遲寫(xiě)”功能。
在SRAM器件300中，所有的同步輸入穿過(guò)由時(shí)鐘信號(hào)K(或CLK)控制的寄存器。同步輸入在時(shí)鐘信號(hào)的上升緣被鎖存。同步輸入包括所有地址A0-A16，所有數(shù)據(jù)輸入DQ0-DQ35，同步負(fù)載信號(hào)B1，讀/寫(xiě)(R/W)使能信號(hào)B2，和用于選擇SDR和DDR操作模式之一的數(shù)據(jù)率信號(hào)B3。
從圖3中可以看出，控制邏輯304與內(nèi)部時(shí)鐘信號(hào)CLK同步接收同步負(fù)載信號(hào)B1，R/W選擇信號(hào)B2，和數(shù)據(jù)率信號(hào)B3。當(dāng)要確定總線周期序列時(shí)，同步負(fù)載信號(hào)B1變低。這項(xiàng)確定包括地址，數(shù)據(jù)傳送方向和數(shù)據(jù)長(zhǎng)度。R/W選擇信號(hào)B2表示存取類型(讀或?qū)?。在信號(hào)B2為高時(shí)，讀操作可用，而信號(hào)B2為低時(shí)，寫(xiě)操作可用。而且，在信號(hào)B1為高時(shí)，信號(hào)B2表示猝發(fā)周期是否在執(zhí)行。
SRAM器件300還包括幾個(gè)異步控制輸入，諸如輸出使能信號(hào)(未示出)，和猝發(fā)類型信號(hào)LBO。信號(hào)LBO容許選擇交錯(cuò)猝發(fā)或線性猝發(fā)在SDR寫(xiě)操作中，在時(shí)鐘信號(hào)K的上升緣寄存數(shù)據(jù)；在DDR寫(xiě)操作中，在時(shí)鐘信號(hào)K的上升和下降緣寄存數(shù)據(jù)。讀數(shù)據(jù)在SDR模式中在時(shí)鐘信號(hào)K的上升緣上被驅(qū)動(dòng)，在DDR模式中在時(shí)鐘信號(hào)K的上升和下降緣上被驅(qū)動(dòng)。
當(dāng)信號(hào)B2為高時(shí)，內(nèi)部地址推進(jìn)，但是在信號(hào)B2為低時(shí)沒(méi)有操作(NOP)執(zhí)行。在同步負(fù)載信號(hào)B1為低時(shí)，數(shù)據(jù)率信號(hào)B3在時(shí)鐘信號(hào)CLK(或K)的上升緣上被控制邏輯304取樣。此時(shí)，SRAM器件300可以進(jìn)行SDR讀或?qū)懖僮?。如果信?hào)B3被取樣為低，可以在時(shí)鐘信號(hào)CLK(或K)的每個(gè)時(shí)鐘緣進(jìn)行DDR讀或?qū)懖僮鳌?br> 控制邏輯304產(chǎn)生多個(gè)內(nèi)部控制信號(hào)，諸如寄存器使能信號(hào)E1到E4，表示寫(xiě)操作(DDR寫(xiě)或SDR寫(xiě))的數(shù)據(jù)率的寫(xiě)速率(rate)信號(hào)WD，用于表示讀操作(DDR讀或SDR讀)的數(shù)據(jù)率的讀速率信號(hào)RD，寫(xiě)使能信號(hào)WEN，和用于使能要內(nèi)部產(chǎn)生的隨后的猝發(fā)地址的猝發(fā)連續(xù)信號(hào)BCN。
同時(shí)，在第一地址寄存器308的輸出RA0-RA16當(dāng)中，兩個(gè)LSB(最低有效位)地址信號(hào)RA1和RA0被加載到用作猝發(fā)讀地址發(fā)生器的第一內(nèi)部地址發(fā)生器310中。地址寄存器308的其它輸出信號(hào)RA2-RA16直接提供給地址選擇器316，諸如2×1多路復(fù)用器。同樣，第二地址寄存器312的兩位輸出信號(hào)WA1和WA0被加載到用作猝發(fā)寫(xiě)地址發(fā)生器的第二內(nèi)部地址發(fā)生器314中。寄存器312的其它輸出信號(hào)WA2-WA16提供給地址選擇器316。內(nèi)部地址發(fā)生器310和314與內(nèi)部時(shí)鐘信號(hào)CLK同步操作，并且被提供以猝發(fā)連續(xù)信號(hào)BCN、寫(xiě)使能信號(hào)WEN、和猝發(fā)類型信號(hào)LBO。第一內(nèi)部地址發(fā)生器310產(chǎn)生猝發(fā)讀地址信號(hào)RA0’和RA1’。第二內(nèi)部地址發(fā)生器314產(chǎn)生猝發(fā)寫(xiě)地址信號(hào)WA0’和WA1’。地址信號(hào)RA0’、RA1’、WA0’和WA1’在DDR操作中在每個(gè)時(shí)鐘緣按照由信號(hào)LBO指示的順序前進(jìn)，而在SDR操作中僅在每個(gè)上升緣前進(jìn)。猝發(fā)讀地址信號(hào)RA1’與來(lái)自第一地址寄存器318的地址信號(hào)RA2-RA16一起提供給地址選擇器316的輸入A。猝發(fā)寫(xiě)地址信號(hào)WA1’與來(lái)自第二地址寄存器312的地址信號(hào)WA2-WA16一起提供給地址選擇器316的另一輸入B。
參見(jiàn)圖4，第一地址寄存器308包括與地址緩沖器306連接的開(kāi)關(guān)電路402和與開(kāi)關(guān)電路402連接的鎖存電路404。開(kāi)關(guān)電路402響應(yīng)來(lái)自控制邏輯304(見(jiàn)圖3)的控制信號(hào)E1閉合/斷開(kāi)。第一內(nèi)部地址發(fā)生器310包括與鎖存電路404連接的計(jì)數(shù)器406和2×1多路復(fù)用器408。計(jì)數(shù)器406與內(nèi)部時(shí)鐘信號(hào)CLK同步操作，并也由來(lái)自控制邏輯304的猝發(fā)類型信號(hào)LBO控制。計(jì)數(shù)器406與內(nèi)部時(shí)鐘信號(hào)CLK同步產(chǎn)生猝發(fā)讀地址信號(hào)RA0’和RA1’。地址信號(hào)RA0’和RA1’的序列由來(lái)自控制邏輯304的猝發(fā)類型信號(hào)LBO確定。多路復(fù)用器408具有兩個(gè)輸入A和B，它們一個(gè)接收計(jì)數(shù)器406的輸出，另一個(gè)接收鎖存電路404的輸出。多路復(fù)用器408響應(yīng)來(lái)自控制邏輯304的猝發(fā)連續(xù)信號(hào)BCN選擇輸出它的兩個(gè)輸入中的一個(gè)。多路復(fù)用器408的輸出提供給地址選擇器316的輸入A。
第二地址發(fā)生器312包括兩個(gè)開(kāi)關(guān)電路410和414，和兩個(gè)鎖存電路412和416。開(kāi)關(guān)電路410連接在地址緩沖器306和鎖存電路412之間。開(kāi)關(guān)電路414連接在鎖存電路412和416之間。開(kāi)關(guān)電路410受來(lái)自控制邏輯304的控制信號(hào)E2的控制。開(kāi)關(guān)電路402受控制信號(hào)E2的反向信號(hào)E2的控制。開(kāi)關(guān)電路402、410和414可以用MOS晶體管或CMOS傳輸門(mén)電路實(shí)現(xiàn)。鎖存電路的數(shù)量由寫(xiě)等待時(shí)間確定。
第二內(nèi)部地址發(fā)生器314包括與鎖存電路416連接的計(jì)數(shù)器418和2×1多路復(fù)用器420。計(jì)數(shù)器418與內(nèi)部時(shí)鐘信號(hào)CLK同步產(chǎn)生猝發(fā)寫(xiě)地址信號(hào)WA0’和WA1’。地址信號(hào)WA0’和WA1’的序列由來(lái)自控制邏輯304的猝發(fā)類型信號(hào)LBO確定。多路復(fù)用器420具有兩個(gè)輸入A和B，它們一個(gè)接收計(jì)數(shù)器418的輸出，另一個(gè)接收鎖存電路416的輸出。多路復(fù)用器420響應(yīng)來(lái)自控制邏輯304的猝發(fā)連續(xù)信號(hào)BCN選擇它的兩個(gè)輸入之一。多路復(fù)用器420的輸出提供給地址選擇器316的輸入B。地址選擇器316的輸出提供給解碼器318。這里，應(yīng)該注意在本發(fā)明的其它改型中，第一和第二內(nèi)部地址發(fā)生器310和314可以分別作為讀和寫(xiě)地址發(fā)生器操作。
如上所述，同步流水線猝發(fā)SRAM器件300具有分離的內(nèi)部讀和寫(xiě)專用地址發(fā)生器310和314，因此在讀周期(一個(gè)或多個(gè))之后的延遲寫(xiě)周期過(guò)程中無(wú)需以寄存的地址設(shè)置內(nèi)部地址發(fā)生器。因此，與現(xiàn)有技術(shù)存儲(chǔ)器件相比，可以減少SRAM器件300的內(nèi)部地址發(fā)生器解碼時(shí)間。
回來(lái)再參見(jiàn)圖3，地址選擇器316響應(yīng)寫(xiě)使能信號(hào)WEN選擇猝發(fā)讀地址信號(hào)RA1’-RA16和猝發(fā)寫(xiě)地址信號(hào)WA1’-WA16中的一個(gè)。當(dāng)寫(xiě)使能信號(hào)WEN為高時(shí)選擇猝發(fā)讀地址信號(hào)RA1’-RA16，當(dāng)信號(hào)WEN為低時(shí)選擇猝發(fā)寫(xiě)地址信號(hào)WA1’-WA16。地址選擇器316的輸出提供給解碼器318。解碼器318通過(guò)解碼來(lái)自地址選擇器316的16位地址A1’-A16選擇存儲(chǔ)單元陣列326的行和列。
數(shù)據(jù)輸入寄存器320a和320b分別保存連續(xù)輸入的兩連續(xù)36位數(shù)據(jù)。寄存器320a和320b的輸出同時(shí)提供給寫(xiě)數(shù)據(jù)分類器322。
寫(xiě)數(shù)據(jù)分類器322根據(jù)來(lái)自第二內(nèi)部地址發(fā)生器314的地址信號(hào)WA0’轉(zhuǎn)接數(shù)據(jù)輸入寄存器320a和320b的兩36位輸出的傳輸路徑。例如，當(dāng)?shù)刂沸盘?hào)WA0’為高時(shí)，寄存器320a和320b的輸出被分別分類為高36位數(shù)據(jù)和低36位數(shù)據(jù)，反之亦然。當(dāng)信號(hào)WA0’為低時(shí)，寄存器320a和320b的輸出被反向轉(zhuǎn)接。72位的分類寫(xiě)數(shù)據(jù)被提供給寫(xiě)驅(qū)動(dòng)器324。
寫(xiě)驅(qū)動(dòng)器324響應(yīng)來(lái)自控制邏輯304的寫(xiě)速率信號(hào)WD把72或36位數(shù)據(jù)寫(xiě)入存儲(chǔ)單元陣列326中。當(dāng)信號(hào)WD為低(即DDR寫(xiě)模式)時(shí)，72位數(shù)據(jù)被寫(xiě)入存儲(chǔ)單元陣列326中。當(dāng)信號(hào)WD為高(即SDR寫(xiě)模式)時(shí)，36位數(shù)據(jù)被寫(xiě)入存儲(chǔ)單元陣列326中。
讀出放大器電路328響應(yīng)來(lái)自控制邏輯304的讀速率信號(hào)RD讀出和放大來(lái)自存儲(chǔ)單元陣列326的72或36位數(shù)據(jù)。當(dāng)信號(hào)RD為低(即DDR讀取模式)時(shí)，讀出放大器電路328從由解碼器318選擇的存儲(chǔ)單元讀出72位數(shù)據(jù)，當(dāng)信號(hào)RD為高(即SDR讀取模式)時(shí)，讀出放大器電路328讀出36位數(shù)據(jù)。讀出放大器電路328的輸出數(shù)據(jù)提供給讀數(shù)據(jù)分類器330。
在DDR模式過(guò)程中，讀數(shù)據(jù)分類器330把72位輸出數(shù)據(jù)分隔為兩個(gè)36位數(shù)據(jù)，并把它們分類為高位數(shù)據(jù)和低位數(shù)據(jù)，這取決于來(lái)自第一內(nèi)部地址發(fā)生器310的地址信號(hào)RA0’，反之亦然。分類的數(shù)據(jù)通過(guò)數(shù)據(jù)輸出緩沖器332被順序地輸出到輸出衰減器334。
只有在寫(xiě)操作在進(jìn)行當(dāng)中而要求讀操作時(shí)，地址比較器336才會(huì)使能。比較器336把第一地址寄存器308的輸出地址和第二地址寄存器312的輸出地址相比較。如果地址彼此相同，則比較器336產(chǎn)生有效高電平的比較信號(hào)EQA，如果不同，則產(chǎn)生無(wú)效低電平的比較信號(hào)。當(dāng)信號(hào)EQA變高時(shí)，保存在數(shù)據(jù)輸入寄存器320a和320b中的數(shù)據(jù)跳過(guò)存儲(chǔ)單元陣列326直接輸送到讀數(shù)據(jù)分類器330。這樣，即使在前面周期中寫(xiě)入地址，也可以立即對(duì)該地址執(zhí)行讀操作。在該讀周期過(guò)程中，存儲(chǔ)單元陣列326被比較器336旁路，數(shù)據(jù)是從儲(chǔ)存最近寫(xiě)入的數(shù)據(jù)的數(shù)據(jù)輸入寄存器320a或320b讀出的。
回波時(shí)鐘緩沖器338與時(shí)鐘信號(hào)CLK(或K)同步產(chǎn)生差分回波時(shí)鐘信號(hào)KQ和KQ作為輸出數(shù)據(jù)選通信號(hào)。輸出數(shù)據(jù)DQ0-DQ35與回波時(shí)鐘信號(hào)KQ和KQ緊密匹配。回波時(shí)鐘信號(hào)KQ和KQ不被任何控制信號(hào)禁用，并總是與時(shí)鐘信號(hào)CLK(或K)的頻率相匹配。
圖5是圖3中所示的SRAM器件100的時(shí)序圖。為了說(shuō)明的目的，假設(shè)DDR SRAM器件300支持1，2和4的猝發(fā)長(zhǎng)度，并且存儲(chǔ)器件具有兩級(jí)延遲特征。
參見(jiàn)圖5，在外部時(shí)鐘K的周期C1中，如果在存在外部地址A0_a作為初始猝發(fā)地址時(shí)發(fā)布表示猝發(fā)長(zhǎng)度為2的DDR猝發(fā)寫(xiě)操作(所有外部控制信號(hào)B1、B2和B3都是低)的命令DW2，因?yàn)镾RAM器件300是后寫(xiě)型，在時(shí)鐘信號(hào)K的周期C2中順序輸入對(duì)應(yīng)于DW2命令的寫(xiě)數(shù)據(jù)W0a和W0b。
然后，如果在存在外部地址A1_b時(shí)發(fā)布表示猝發(fā)長(zhǎng)度為4的DDR猝發(fā)寫(xiě)操作的命令DW4，則在時(shí)鐘信號(hào)K的周期C3和C4中順序輸入對(duì)應(yīng)于DW4命令的寫(xiě)數(shù)據(jù)。
在時(shí)鐘信號(hào)K的周期C3過(guò)程中，其中發(fā)布了DW4命令的連續(xù)命令，根據(jù)2級(jí)延遲特征，產(chǎn)生用于把數(shù)據(jù)W0a和W0b寫(xiě)入存儲(chǔ)單元中的內(nèi)部地址WA0_ab。用于寫(xiě)數(shù)據(jù)W0a和W0b的猝發(fā)寫(xiě)地址的參考標(biāo)號(hào)WA0_ab表示已經(jīng)連續(xù)輸入的數(shù)據(jù)W0a和W0b被同時(shí)并列寫(xiě)入選擇的存儲(chǔ)單元中。
在周期C4中，如果在存在外部地址A2_c作為初始猝發(fā)地址時(shí)發(fā)布表示猝發(fā)長(zhǎng)度為4的DDR猝發(fā)讀操作(外部控制信號(hào)B1和B3為低，B2為高)的命令DR4，由于SRAM器件300的延遲寫(xiě)特征，使用外部地址A2_c內(nèi)部產(chǎn)生用于DR4操作的猝發(fā)地址RA2_cd。根據(jù)延遲寫(xiě)特征，寄存寫(xiě)數(shù)據(jù)W1b、W1a、W1d和W1c，直到已經(jīng)完成DR4操作為止。
在帶有猝發(fā)讀連續(xù)命令的周期C5中，產(chǎn)生連續(xù)內(nèi)部猝發(fā)地址RA2_ab，并且在時(shí)鐘信號(hào)K的下降緣上，對(duì)應(yīng)用于DR4操作的猝發(fā)地址RA2_cd的第一讀數(shù)據(jù)R2c被驅(qū)動(dòng)到數(shù)據(jù)總線。
在周期C6中，如果沿著外部地址A3_d發(fā)布表示猝發(fā)長(zhǎng)度為1的SDR猝發(fā)讀操作(外部控制信號(hào)B1為低，B2和B3為高)的命令SR1，外部地址A3_d變?yōu)閮?nèi)部地址RA3_d而沒(méi)有產(chǎn)生附加內(nèi)部地址，并且對(duì)應(yīng)于DR4操作的讀數(shù)據(jù)R2d和R2a出現(xiàn)在數(shù)據(jù)總線上。用于讀數(shù)據(jù)R2c和R2d(或R2a和R2b)的猝發(fā)地址的參考標(biāo)號(hào)RA2_cd(或RA2_ab)表示數(shù)據(jù)R2c和R2d(或R2a和R2b)被并列從選擇的存儲(chǔ)單元讀出。
如圖5所示，雖然在從寫(xiě)周期轉(zhuǎn)變?yōu)樽x周期時(shí)不要求NOP周期，在從讀周期轉(zhuǎn)變?yōu)閷?xiě)周期時(shí)，SRAM器件300要求一個(gè)“NOP(沒(méi)有操作)”周期(外部控制信號(hào)B1和B3為高，B2為低)而沒(méi)有外部地址輸入。這樣，在時(shí)鐘信號(hào)K的周期C7中，為將要在后一周期C8中執(zhí)行的下一寫(xiě)操作加上NOP周期。在NOP周期C7過(guò)程中，對(duì)應(yīng)于DR4操作的最后讀數(shù)據(jù)R2b被驅(qū)動(dòng)到數(shù)據(jù)總線而沒(méi)有產(chǎn)生內(nèi)部地址，由此完成DR4操作。數(shù)據(jù)R2c、R2d、R2a和R2b的讀數(shù)據(jù)輸出序列由外部地址A2_c和選擇的猝發(fā)模式確定。
在時(shí)鐘信號(hào)K的周期C8中，當(dāng)和外部地址A4_a一起發(fā)布表示猝發(fā)長(zhǎng)度為1的DDR猝發(fā)寫(xiě)操作(外部控制信號(hào)B1和B2為低，B3為高)的命令DW1時(shí)，在周期C4中寄存的寫(xiě)數(shù)據(jù)W1b和W1a寫(xiě)入到通過(guò)解碼內(nèi)部地址WA1_ab選擇的存儲(chǔ)單元中。
根據(jù)本發(fā)明，由于為同步猝發(fā)半導(dǎo)體存儲(chǔ)器件提供分離的內(nèi)部猝發(fā)讀和寫(xiě)地址發(fā)生器，所以該存儲(chǔ)器件可以縮短在延遲寫(xiě)模式中的內(nèi)部地址解碼時(shí)間，結(jié)果提高了器件性能。
本發(fā)明的優(yōu)選實(shí)施例的上述說(shuō)明只是用于表示本發(fā)明的概念。本發(fā)明的范圍不限于該實(shí)施例。本發(fā)明的范圍由所附權(quán)利要求書(shū)確定。
權(quán)利要求
1.一種與外部時(shí)鐘信號(hào)同步操作的半導(dǎo)體存儲(chǔ)器件，包括包括儲(chǔ)存數(shù)據(jù)位的多個(gè)存儲(chǔ)單元的存儲(chǔ)單元陣列；響應(yīng)外部地址的第一內(nèi)部地址發(fā)生器，產(chǎn)生用于讀/寫(xiě)操作的一系列第一內(nèi)部地址；響應(yīng)外部地址的第二內(nèi)部地址發(fā)生器，產(chǎn)生用于寫(xiě)/讀操作的一系列第二內(nèi)部地址；用于選擇第一和第二內(nèi)部地址發(fā)生器的輸出之一的地址選擇器；響應(yīng)外部施加讀和寫(xiě)命令信息控制第一和第二內(nèi)部地址發(fā)生器和地址選擇器的操作的控制器；和響應(yīng)外部施加讀和寫(xiě)命令信息解碼地址選擇器的輸出以選擇存儲(chǔ)單元的地址解碼器。
2.根據(jù)權(quán)利要求1所述的存儲(chǔ)器件，其中所述存儲(chǔ)器件在外部時(shí)鐘信號(hào)的上升和下降緣上存取數(shù)據(jù)位。
3.根據(jù)權(quán)利要求1所述的存儲(chǔ)器件，其中所述存儲(chǔ)器件是靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)器件。
4.根據(jù)權(quán)利要求1所述的存儲(chǔ)器件，其中所述存儲(chǔ)器件是動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)器件。
5.在猝發(fā)讀和寫(xiě)模式操作的同步半導(dǎo)體存儲(chǔ)器件，包括包括儲(chǔ)存數(shù)據(jù)位的多個(gè)存儲(chǔ)單元的存儲(chǔ)單元陣列；用于暫時(shí)保存外部地址的第一地址寄存器；用于接收第一地址寄存器的輸出以產(chǎn)生用于猝發(fā)讀操作的一系列第一內(nèi)部地址的第一內(nèi)部地址發(fā)生器；用于暫時(shí)保存外部地址的第二地址寄存器；用于接收第二地址寄存器的輸出以產(chǎn)生用于猝發(fā)寫(xiě)操作的一系列第二內(nèi)部地址的第二內(nèi)部地址發(fā)生器；用于選擇第一和第二內(nèi)部地址發(fā)生器的輸出地址之一的地址選擇器；響應(yīng)外部寫(xiě)使能信號(hào)和外部地址使能信號(hào)控制第一和第二地址寄存器、第一和第二內(nèi)部地址發(fā)生器、和地址選擇器的操作的控制器；響應(yīng)外部寫(xiě)使能信號(hào)解碼地址選擇器的輸出以選擇存儲(chǔ)單元的地址解碼器。
6.根據(jù)權(quán)利要求5所述的存儲(chǔ)器件，還包括用于暫時(shí)保存第一寫(xiě)數(shù)據(jù)的第一數(shù)據(jù)輸入寄存器；用于暫時(shí)保存第二寫(xiě)數(shù)據(jù)的第二數(shù)據(jù)輸入寄存器；被順序輸入的第一和第二寫(xiě)數(shù)據(jù)；響應(yīng)第二內(nèi)部地址發(fā)生器的輸出對(duì)第一和第二寫(xiě)數(shù)據(jù)分類的寫(xiě)數(shù)據(jù)分類器；和用于把分類的數(shù)據(jù)寫(xiě)入存儲(chǔ)單元中的寫(xiě)驅(qū)動(dòng)器。
7.根據(jù)權(quán)利要求5所述的存儲(chǔ)器件，還包括用于并列讀出和放大儲(chǔ)存在存儲(chǔ)單元中的第一讀數(shù)據(jù)和第二讀數(shù)據(jù)的讀出放大器；和響應(yīng)第一內(nèi)部地址發(fā)生器的輸出對(duì)第一和第二讀數(shù)據(jù)分類和順序輸出第一和第二讀數(shù)據(jù)的讀數(shù)據(jù)分類器。
8.根據(jù)權(quán)利要求5所述的存儲(chǔ)器件，其中所述存儲(chǔ)器件是靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)器件。
9.根據(jù)權(quán)利要求5所述的存儲(chǔ)器件，其中所述存儲(chǔ)器件是動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)器件。
全文摘要
帶有流水線多位預(yù)取結(jié)構(gòu)的同步猝發(fā)半導(dǎo)體存儲(chǔ)器件包括分別用于讀和寫(xiě)猝發(fā)模式的分離的內(nèi)部地址發(fā)生器。同步存儲(chǔ)器件還采用:用以減少核心周期時(shí)間的自動(dòng)跟蹤位線設(shè)計(jì),用于減少電流的縮短主數(shù)據(jù)線,通過(guò)雙軌復(fù)位動(dòng)態(tài)電路而具有高速傳送特性的噪聲免除電路,和與輸出數(shù)據(jù)同步以保證處理器數(shù)據(jù)有效性校驗(yàn)時(shí)間的選通時(shí)鐘。
文檔編號(hào)G11C7/22GK1244018SQ9910543
公開(kāi)日2000年2月9日 申請(qǐng)日期1999年4月6日 優(yōu)先權(quán)日1998年8月4日
發(fā)明者金修徹, 樸熙哲 申請(qǐng)人:三星電子株式會(huì)社