亚洲成年人黄色一级片,日本香港三级亚洲三级,黄色成人小视频,国产青草视频,国产一区二区久久精品,91在线免费公开视频,成年轻人网站色直接看

包含具有適合于與邏輯電路混裝的結(jié)構(gòu)的存儲(chǔ)器的存儲(chǔ)器集成電路裝置的制作方法

文檔序號(hào):6745308閱讀:238來源:國(guó)知局
專利名稱:包含具有適合于與邏輯電路混裝的結(jié)構(gòu)的存儲(chǔ)器的存儲(chǔ)器集成電路裝置的制作方法
技術(shù)領(lǐng)域
本發(fā)明涉及存儲(chǔ)器集成電路裝置,尤其是將DRAM(動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器)與多個(gè)數(shù)據(jù)傳送用寄存器安裝在同一芯片上的存儲(chǔ)器集成電路裝置。更為特定地說,本發(fā)明涉及將DRAM、處理機(jī)等邏輯電路、DRAM-邏輯電路間及DRAM-外部間數(shù)據(jù)傳送用寄存器安裝在同一芯片上的邏輯電路內(nèi)裝式DRAM。
背景技術(shù)
處理機(jī)等邏輯電路,其性能不斷地得到改善,而其動(dòng)作速度也日益加快。在存儲(chǔ)系統(tǒng)中用作主存的DRAM(動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器),其存儲(chǔ)容量也在增大,而其動(dòng)作速度也在提高。在DRAM中,存儲(chǔ)單元包含用于以電荷形態(tài)存儲(chǔ)信息的電容器及由用于選擇該電容器的絕緣柵型場(chǎng)效應(yīng)晶體管(MOS晶體管)構(gòu)成的存取晶體管。為了避免在對(duì)電容器寫入信息和讀出時(shí)因該存取晶體管引起的存儲(chǔ)信息的閾值電壓損失,需將存取晶體管的柵極電位(字線電位)升壓到高于正常動(dòng)作電源電壓的電壓電平。因此,DRAM的構(gòu)成元件的微細(xì)化要落后于處理機(jī)等邏輯電路LSI(大規(guī)模集成電路)的構(gòu)成元件的微細(xì)化,因而DRAM的動(dòng)作速度跟不上處理機(jī)等邏輯電路LSI的動(dòng)作速度。因此,將DRAM用作主存的存儲(chǔ)系統(tǒng)的性能,受到該DRAM的動(dòng)作速度的限制。此外,在DRAM與邏輯電路LSI之間的數(shù)據(jù)傳送中,一次傳送的數(shù)據(jù)位數(shù)由DRAM的數(shù)據(jù)輸入輸出針狀端子數(shù)決定,不能以高速進(jìn)行大量的數(shù)據(jù)傳送,在該傳送期間,由于處理機(jī)等邏輯電路LSI在所需數(shù)據(jù)到達(dá)之前處于等待狀態(tài),所以使系統(tǒng)的性能降低。
為解決如上所述的因DRAM引起的問題,考慮將DRAM與處理機(jī)等邏輯電路在同一芯片上形成。DRAM與邏輯電路之間的數(shù)據(jù)總線是芯片內(nèi)部配線,并能增大總線寬度(總線的位數(shù)),此外,與線路板上配線相比,該芯片內(nèi)部配線是低負(fù)荷的,因而能以高速傳送大量的數(shù)據(jù)。在這種將DRAM與邏輯電路安裝在同一芯片上的邏輯電路內(nèi)裝式DRAM或DRAM混裝式邏輯電路LSI中,為能有效地進(jìn)行數(shù)據(jù)傳送,必須充分考慮以怎樣的方式構(gòu)成DRAM、及以何種方式進(jìn)行DRAM與外部電路或內(nèi)部電路(邏輯電路)之間的數(shù)據(jù)傳送。
發(fā)明的公開本發(fā)明的目的是提供一種具有適合于與處理機(jī)等邏輯電路集成化的結(jié)構(gòu)的存儲(chǔ)器集成電路裝置。
本發(fā)明的另一目的是提供一種能有效地進(jìn)行數(shù)據(jù)傳送并具有適合于與邏輯電路集成化的結(jié)構(gòu)的存儲(chǔ)器集成電路裝置。
本發(fā)明的存儲(chǔ)器集成電路裝置,在與存儲(chǔ)陣列的選擇存儲(chǔ)單元進(jìn)行數(shù)據(jù)的相互傳送的多個(gè)內(nèi)部數(shù)據(jù)總線上連接分別具有其個(gè)數(shù)與該數(shù)據(jù)總線的總線寬度相同的寄存電路的多個(gè)寄存器。
多個(gè)寄存器,最好分別沿著存儲(chǔ)陣列的4邊的至少2邊配置。另外,最好將寄存器在內(nèi)部數(shù)據(jù)總線延伸方向上相對(duì)配置。
另外,除了該相對(duì)配置的寄存器以外,將用與內(nèi)部數(shù)據(jù)總線不同的配線層的連接配線連接于內(nèi)部數(shù)據(jù)總線的寄存器沿著存儲(chǔ)陣列的其余的邊配置。
另外,使多個(gè)寄存器的每一個(gè)都具有在控制電路的控制下進(jìn)行數(shù)據(jù)讀/寫的功能。
通過用存儲(chǔ)陣列的內(nèi)部數(shù)據(jù)總線將寄存器相互連接,就不需要再配置用于寄存器間數(shù)據(jù)傳送的其他配線,因而能減小配線的占有面積。
另外,存儲(chǔ)陣列的內(nèi)部數(shù)據(jù)總線,按直線排列,因而能以最短距離使寄存器間相互連接,并能進(jìn)行高速數(shù)據(jù)傳送。
另外,由于將多個(gè)寄存器通過內(nèi)部數(shù)據(jù)總線相互連接,所以在由一個(gè)寄存器對(duì)存儲(chǔ)陣列的選擇存儲(chǔ)單元進(jìn)行數(shù)據(jù)寫入的同時(shí),可以對(duì)另一個(gè)寄存器進(jìn)行數(shù)據(jù)傳送。此外,還可以將從存儲(chǔ)陣列讀出的數(shù)據(jù)同時(shí)存儲(chǔ)于多個(gè)寄存器。
另外,通過用另外的配線層進(jìn)一步將寄存器連接于內(nèi)部數(shù)據(jù)總線,能以高速對(duì)各種內(nèi)部電路或外部電路進(jìn)行數(shù)據(jù)傳送。
從以下參照附圖進(jìn)行的最佳實(shí)施例的詳細(xì)說明,可以更清楚地看出本發(fā)明的上述目的、特征以及其他特征和優(yōu)點(diǎn)。
附圖的簡(jiǎn)單說明

圖1是簡(jiǎn)略地表示在本發(fā)明的存儲(chǔ)器集成電路裝置中使用的DRAM存儲(chǔ)單元陣列的結(jié)構(gòu)的圖。
圖2是簡(jiǎn)略地表示與圖1所示存儲(chǔ)單元陣列的1個(gè)列存儲(chǔ)塊對(duì)應(yīng)的總線配置的圖。
圖3是表示與圖1所示存儲(chǔ)單元陣列的1個(gè)行存儲(chǔ)塊對(duì)應(yīng)的總線配置的圖。
圖4是簡(jiǎn)略地表示圖1所示存儲(chǔ)單元陣列的1個(gè)子存儲(chǔ)塊的結(jié)構(gòu)的圖。
圖5是簡(jiǎn)略地圖解說明存儲(chǔ)單元陣列的各配線層的關(guān)系的圖。
圖6是簡(jiǎn)略地表示本發(fā)明實(shí)施形態(tài)1的存儲(chǔ)器集成電路裝置的主要部件結(jié)構(gòu)的圖。
圖7是簡(jiǎn)略地表示圖6所示寄存器中所含寄存電路的結(jié)構(gòu)的圖。
圖8是簡(jiǎn)略地表示寄存電路與選擇存儲(chǔ)單元的連接路徑的圖。
圖9是表示本發(fā)明實(shí)施形態(tài)1的動(dòng)作的波形圖。
圖10是簡(jiǎn)略地表示圖6所示寄存器中所含寄存電路的第1變更例的結(jié)構(gòu)的圖。
圖11表示寄存器與DRAM存儲(chǔ)單元陣列的選擇存儲(chǔ)單元之間的數(shù)據(jù)傳送動(dòng)作的波形圖。
圖12是表示圖6所示寄存器中所含寄存電路的第2變更例的結(jié)構(gòu)的圖。
圖13是簡(jiǎn)略地表示本發(fā)明實(shí)施形態(tài)2的存儲(chǔ)器集成電路裝置的主要部件結(jié)構(gòu)的圖。
圖14是簡(jiǎn)略地表示圖13所示的寄存器配置中的寄存器間的連接的圖。
圖15是表示該圖13所示寄存器配置中的數(shù)據(jù)傳送動(dòng)作的一例的波形圖。
圖16是表示用于將圖13所示寄存器之間連接的總線配置的圖。
圖17是簡(jiǎn)略地表示寄存器間連接配線的配線層的配置的圖。
圖18是表示實(shí)施形態(tài)3的寄存器間連接總線的另一種配置的圖。
圖19是簡(jiǎn)略地表示圖18所示總線配置中的總線配線層間的關(guān)系的圖。
圖20是簡(jiǎn)略地表示本發(fā)明實(shí)施形態(tài)4的存儲(chǔ)器集成電路裝置的主要部件結(jié)構(gòu)的圖。
圖21是表示圖20所示存儲(chǔ)器集成電路裝置的動(dòng)作的波形圖。
圖22是簡(jiǎn)略地表示圖20所示的外部控制器的結(jié)構(gòu)的圖。
圖23是簡(jiǎn)略地表示圖22所示寄存器控制電路的數(shù)據(jù)寫入控制信號(hào)發(fā)生部的結(jié)構(gòu)的圖。
圖24是簡(jiǎn)略地表示圖22所示寄存器控制電路的數(shù)據(jù)讀出用的信號(hào)發(fā)生部的結(jié)構(gòu)的圖。
圖25是簡(jiǎn)略地表示圖20所示DRAM控制器及DRAM驅(qū)動(dòng)器的結(jié)構(gòu)的圖。
圖26是簡(jiǎn)略地表示本發(fā)明實(shí)施形態(tài)3的變更例的結(jié)構(gòu)的圖。
圖27是表示本發(fā)明實(shí)施形態(tài)3的數(shù)據(jù)傳送動(dòng)作的波形圖。
圖28是簡(jiǎn)略地表示本發(fā)明實(shí)施形態(tài)4的DRAM控制器的結(jié)構(gòu)的圖。
圖29是簡(jiǎn)略地表示本發(fā)明實(shí)施形態(tài)5的存儲(chǔ)器集成電路裝置的總體結(jié)構(gòu)的圖。
圖30是簡(jiǎn)略地表示本發(fā)明實(shí)施形態(tài)5的存儲(chǔ)器集成電路裝置的變更例結(jié)構(gòu)的圖。
圖31是簡(jiǎn)略地表示本發(fā)明實(shí)施形態(tài)5的存儲(chǔ)器集成電路裝置的變更例結(jié)構(gòu)的圖。
圖32是簡(jiǎn)略地表示本發(fā)明的存儲(chǔ)器集成電路裝置的芯片配置的圖。
用于實(shí)施發(fā)明的最佳實(shí)施形態(tài)[實(shí)施形態(tài)1]圖1是簡(jiǎn)略地表示在本發(fā)明中使用的DRAM的陣列部的結(jié)構(gòu)一例的圖。在圖1中,如后文所述,DRAM陣列1備有按行列狀配置的多個(gè)動(dòng)態(tài)型存儲(chǔ)單元。該存儲(chǔ)單元陣列1,被分割為各自備有按多個(gè)行和多個(gè)列排列的多個(gè)動(dòng)態(tài)型存儲(chǔ)單元的多個(gè)子陣列存儲(chǔ)塊SBA00~SBA77。這些子陣列存儲(chǔ)塊SBA00~SBA77,按行列狀配置,并劃分為各自包含沿行方向排列配置的8個(gè)子陣列存儲(chǔ)塊的8個(gè)行存儲(chǔ)塊RB#0~RB#7及各自包含沿列方向排列配置的8個(gè)子陣列的8個(gè)列存儲(chǔ)塊CB#0~CB#7。在進(jìn)行存儲(chǔ)單元陣列1中的存儲(chǔ)單元選擇動(dòng)作時(shí),8個(gè)行存儲(chǔ)塊RB#O~RB#7中的1個(gè)行存儲(chǔ)塊被驅(qū)動(dòng)到選擇狀態(tài)。
圖2是表示圖1所示1個(gè)列存儲(chǔ)塊CB#i的內(nèi)部數(shù)據(jù)總線的配置的圖。在圖2中,列存儲(chǔ)塊CB#i,包含8個(gè)子陣列存儲(chǔ)塊SBA0i~SBA7i。對(duì)這8個(gè)子陣列存儲(chǔ)塊SBA0i~SBA7i,配置4條公用的全局IO線(對(duì))GIOa~GIOd。全局I/O線GIOa~GIOd,沿列方向延伸配置。對(duì)各子陣列存儲(chǔ)塊SBA0i-SBA7i,分別設(shè)置4條局部IO線(對(duì))LIOa、LIOb、LIOc和LIOd。這4條局部IO線LIOa、LIOb、LIOc和LIOd,僅與對(duì)應(yīng)的子陣列存儲(chǔ)塊進(jìn)行數(shù)據(jù)的相互傳送。在1個(gè)列存儲(chǔ)塊CB#i中,使8個(gè)子陣列存儲(chǔ)塊SBA0i~SBA7i中的1個(gè)子陣列存儲(chǔ)塊為選擇狀態(tài),被選定的子陣列存儲(chǔ)塊通過局部IO線LIOa~LIOd與全局IO線GIOa~GIOd進(jìn)行數(shù)據(jù)的相互傳送。
圖3是表示圖1所示的8個(gè)行存儲(chǔ)塊中的1個(gè)行存儲(chǔ)塊RB#j的簡(jiǎn)略結(jié)構(gòu)的圖。在圖3中,行存儲(chǔ)塊RB#j,包含沿行方向排列配置的8個(gè)子陣列存儲(chǔ)塊SBAj0~SBAj7。對(duì)這8個(gè)子陣列存儲(chǔ)塊SBAj0~SBAj7,分別配置4條局部IO線LIOa~LIOd。對(duì)子陣列存儲(chǔ)塊SBAj0~SBAj7,配置公用的字線WL0~WL255。這些字線WL0~WL255分別與排列配置在子陣列存儲(chǔ)塊SBAj0~SBAj7的1行中的存儲(chǔ)單元連接。
對(duì)各子陣列存儲(chǔ)塊SBAj0~SBAj7,分別設(shè)置沿列方向延伸配置的4條全局IO線GIO。在圖3中,對(duì)子陣列存儲(chǔ)塊SBAj0,配置4條全局IO線GIO0~GIO3,對(duì)子陣列存儲(chǔ)塊SBAj1,配置全局IO線GIO4~GIO7。對(duì)子陣列存儲(chǔ)塊SBAj7,配置全局IO線GIO28~GIO31。因此,總計(jì)配置32條全局IO線,因而可以同時(shí)進(jìn)行32位的存儲(chǔ)單元的數(shù)據(jù)傳送。全局IO線,配置在子陣列存儲(chǔ)塊之間的區(qū)域。在該區(qū)域中,不配置存儲(chǔ)單元。該區(qū)域被稱為字線分路區(qū)WS。在該字線分路區(qū)WS中,各條字線WL0~WL255與低電阻的金屬配線(第1層鋁配線)連接。子陣列存儲(chǔ)塊內(nèi)的字線,由第1層多晶硅配線構(gòu)成。通過將電阻較高的多晶硅字線在字線分路區(qū)WS中與低電阻的金屬配線層連接,可以等效地減低字線的電阻,并以高速傳送字線選擇信號(hào)。
圖4是簡(jiǎn)略地表示圖1所示存儲(chǔ)單元陣列的1個(gè)子陣列存儲(chǔ)塊的結(jié)構(gòu)的圖。在圖4中,對(duì)子陣列存儲(chǔ)塊SBAij,配置4條全局IO線GIOa~GIOd。子陣列存儲(chǔ)塊SBAij,包含配置成256行128列的存儲(chǔ)單元MC。1行的存儲(chǔ)單元MC與各字線WL0~WL255連接。位線BL0~BL127,相對(duì)于存儲(chǔ)單元MC的各列配置。對(duì)各位線BL0~BL127,分別配置讀出放大器SA,在激活時(shí)用于檢測(cè)、放大并鎖存對(duì)應(yīng)位線上的電位。眾所周知,在DRAM中,各位線BL0~BL127,由彼此互補(bǔ)的信號(hào)線構(gòu)成,讀出放大器SA以差動(dòng)方式將對(duì)應(yīng)位線的互補(bǔ)信號(hào)線的電位放大。在圖4中,為使圖面簡(jiǎn)化,將位線對(duì)表示為位線。因此,局部IO線LIOa~LIOd及全局IO線GIOa~GIOd,也都是互補(bǔ)信號(hào)線對(duì)。
讀出放大器SA,交替地配置在位線BL0~BL127的兩側(cè)。即,對(duì)偶數(shù)序號(hào)的位線BL0、BL2、…BL126,讀出放大器SA設(shè)置在靠近局部IO線LIOa和LIOb的位置,對(duì)奇數(shù)序號(hào)的位線BL1、BL3、...BL127,讀出放大器SA設(shè)置在靠近局部IO線LIOc和LIOd的位置。該讀出放大器的配置,通稱為「交替配置型」。
沿存儲(chǔ)單元陣列的列方向延伸并傳送來自圖中未示出的列譯碼器的列選擇信號(hào)的列選擇線CSL0~CSL31,公用地配置于列存儲(chǔ)塊內(nèi)的子陣列存儲(chǔ)塊。這些列選擇線CSL0~CSL31,在選擇時(shí)分別同時(shí)選擇4條位線。在圖4中,由列選擇線CSL0同時(shí)選擇位線BL0~BL3,列選擇線CSL31,選擇位線BL124和125(圖中未示出)及位線BL126和BL127。在與各讀出放大器鄰近的局部IO線之間,配置響應(yīng)列選擇線上的信號(hào)而導(dǎo)通并用于將對(duì)應(yīng)的讀出放大器連接于鄰近配置的局部IO線的列選擇門TG。在圖4中,對(duì)各位線BL0~BL127,分別配置列選擇門TG0~TG127。
另外,還設(shè)有響應(yīng)來自圖中未示出的存儲(chǔ)塊譯碼器的行存儲(chǔ)塊選擇信號(hào)φBS而導(dǎo)通并用于將局部IO線LIOa和LIOb分別與全局IO線GIOa和GIOb連接的存儲(chǔ)塊選擇門BSGa及響應(yīng)存儲(chǔ)塊選擇信號(hào)φBS而導(dǎo)通用于將局部IO線LIOc和LIOd分別與全局IO線GIOc和GIOd連接的存儲(chǔ)塊選擇門BSGb。該行存儲(chǔ)塊選擇信號(hào)φBS,以公用的方式施加于行存儲(chǔ)塊所包含的子陣列存儲(chǔ)塊。由1條列選擇線同時(shí)選擇4條位線并通過局部IO線LIOa~LIOd與全局IO線GIOa~GIOd連接。
存儲(chǔ)單元MC,包含用于存儲(chǔ)信息的電容器MS及響應(yīng)對(duì)應(yīng)字線上的信號(hào)電位而導(dǎo)通并用于將電容器MS與對(duì)應(yīng)位線連接的存取晶體管MT。存取晶體管MT,由n溝道MOS晶體管構(gòu)成。
另外,在圖4中,為了表示出與1個(gè)子陣列對(duì)應(yīng)的局部IO線及GIO線的配置,在1個(gè)子陣列存儲(chǔ)塊中,將讀出放大器SA交替地配置。但是,對(duì)于該讀出放大器SA的配置,也可以采用由在列方向鄰接配置的子陣列存儲(chǔ)塊共用的「共享讀出放大器結(jié)構(gòu)」。在這種情況下,局部IO線由2個(gè)子陣列存儲(chǔ)塊(在列方向鄰接配置的子陣列存儲(chǔ)塊)共用。在這種「交替配置型共享讀出放大器結(jié)構(gòu)」中,在選擇子陣列內(nèi)也同時(shí)選擇4條位線并與全局I/O線連接。
圖5是簡(jiǎn)略地表示1個(gè)子陣列存儲(chǔ)塊的各信號(hào)線配線層的圖。在圖5中,在形成存儲(chǔ)單元的半導(dǎo)體襯底區(qū)域10的表面上,配置由第1層多晶硅構(gòu)成的字線(WL)11。在圖5中,為使圖面簡(jiǎn)化,沒有表示出在該半導(dǎo)體襯底區(qū)域10的表面上形成的存儲(chǔ)單元的結(jié)構(gòu)。在由該第1層多晶硅配線層形成的字線11上,配置沿列方向延伸的由第2層多晶硅配線層形成的位線(BL)12。
在該位線12上,與字線11平行地配置由第1層金屬(例如鋁)配線層形成的金屬配線(AL)13。該金屬配線13,在字線分路區(qū)中,通過接觸件14與字線11連接。在由該第1層金屬(例如鋁)配線層形成的金屬配線13上的與字線分路區(qū)對(duì)應(yīng)的區(qū)域內(nèi),配置沿列方向延伸的由第2層金屬(例如鋁)配線層形成的全局IO線15a、15b、15c及15d。此外,還沿列方向延伸配置由第2層金屬(例如鋁)配線層形成的列選擇線(CSL)16a~16b。
通過使位線12及列選擇線16a~16b為多層結(jié)構(gòu),可以配置列選擇線16a~16b而不會(huì)對(duì)位線12的間距產(chǎn)生不利影響。此外,列選擇線16a~16b,對(duì)4條位線12僅設(shè)置1條,所以能以足夠的裕量配置列選擇線。
同樣,配置在字線分路區(qū)內(nèi)的全局IO線(GIO)15a~15d,由于配置在字線分路區(qū)內(nèi),所以,可以配置全局IO線15a~15d而不會(huì)對(duì)子陣列存儲(chǔ)塊內(nèi)的存儲(chǔ)單元的配置產(chǎn)生任何不利的影響。在圖5中雖未示出局部IO線(LIOa~LIOd),但這些IO線由與金屬配線13為同一配線層的第1層金屬(例如鋁)配線層形成。此外,在列選擇線13與列選擇門TG(TG0~TG127)之間的配線,也由第1層金屬(例如鋁)配線形成。
另外,當(dāng)存儲(chǔ)單元的電容器為疊層型電容器時(shí),并當(dāng)該電容器為平面型疊層電容器或T字型疊層電容器時(shí),電容器的電極(單元板電極)位于位線的下層且在字線的上層形成。當(dāng)存儲(chǔ)單元電容器為圓筒型疊層電容器時(shí),該單元板電極在位線的上層形成。
另外,在以上的說明中,所說明的存儲(chǔ)單元陣列,具有2M位的存儲(chǔ)容量。但是,該存儲(chǔ)單元陣列的存儲(chǔ)容量,也可以更大一些,可根據(jù)所應(yīng)用的用途適當(dāng)決定。
圖6是簡(jiǎn)略地表示本發(fā)明實(shí)施形態(tài)1的存儲(chǔ)器集成電路裝置的結(jié)構(gòu)的圖。在圖6中,沿著在存儲(chǔ)單元陣列1的列方向上相對(duì)的邊配置第1寄存器20及第2寄存器22。存儲(chǔ)單元陣列1,具有與圖1~圖5所示結(jié)構(gòu)相同的結(jié)構(gòu)。該寄存器20和22,與配置在存儲(chǔ)單元陣列1內(nèi)的全局IO線GIO0~GIOn連接。當(dāng)對(duì)存儲(chǔ)單元陣列進(jìn)行選擇時(shí),全局IO線GIO0~GIOn與該存儲(chǔ)單元陣列1的被選定存儲(chǔ)單元進(jìn)行數(shù)據(jù)的相互傳送。因此,通過將寄存器20和22與該全局IO線GIO0-GIOn連接,在對(duì)存儲(chǔ)單元陣列1進(jìn)行選擇時(shí),可以在其中一個(gè)寄存器與存儲(chǔ)單元陣列的選擇存儲(chǔ)單元之間進(jìn)行數(shù)據(jù)的相互傳送,而且也可以將該數(shù)據(jù)傳送到另一個(gè)寄存器。
當(dāng)存儲(chǔ)單元陣列1為非選擇時(shí),圖4所示的存儲(chǔ)塊選擇信號(hào)φBS為非激活狀態(tài),全局IO線GIO0~GIOn與存儲(chǔ)單元陣列1的局部IO線LIO(LIOa~LIOd)分離。因此,當(dāng)該存儲(chǔ)單元陣列1為非激活狀態(tài)時(shí),可以利用全局IO線GIO0~GIOn在寄存器20和22之間傳送數(shù)據(jù)。即使在存儲(chǔ)單元陣列1變?yōu)檫x擇狀態(tài)、且字線被驅(qū)動(dòng)到選擇狀態(tài)的情況下,如果列選擇信號(hào)被置位于非激活狀態(tài),則全局IO線GIO0~GIOn也不能與存儲(chǔ)單元陣列1的選擇存儲(chǔ)單元進(jìn)行數(shù)據(jù)的相互傳送,所以,同樣可以利用該全局IO線GIO0~GIOn在寄存器20和22之間傳送數(shù)據(jù)(在DRAM中,行選擇/驅(qū)動(dòng)電路及列選擇/驅(qū)動(dòng)電路是各自不同的控制電路)。
如該圖6所示,通過將寄存器20和22分別沿著存儲(chǔ)單元陣列1的相對(duì)的邊配置,從而不需要配置另外的用于在寄存器20和22之間進(jìn)行數(shù)據(jù)傳送的數(shù)據(jù)總線,因而可減小配線的占有面積。此外,全局IO線GIO0~GIOn,沿著存儲(chǔ)單元陣列1的列方向按直線配置,所以能使寄存器20和22之間的距離為最短,因而能以高速進(jìn)行數(shù)據(jù)傳送。另外,由于寄存器20和22連接著全局IO線GIO0~GIOn,所以能同時(shí)向這些全局IO線GIO0~GIOn傳送數(shù)據(jù),通過增加該全局IO線GIO0~GIOn的數(shù)目,就可以一次性地傳送大量的數(shù)據(jù),從而能改善數(shù)據(jù)傳送效率(對(duì)于8M位存儲(chǔ)容量的陣列,全局IO線的數(shù)目為32·4=128)。
通過將該寄存器20和22與全局IO線GIO0~GIOn連接,還可以使這2個(gè)寄存器20和22起到DRAM的輸入輸出緩沖器的作用,因此能進(jìn)行高速的數(shù)據(jù)傳送而無(wú)需通過DRAM的輸入輸出緩沖器進(jìn)行數(shù)據(jù)的輸入輸出。也可以另外單獨(dú)設(shè)置該輸入輸出緩沖器。輸入輸出緩沖器與全局IO總線,通過IO選擇器連接。
圖7是簡(jiǎn)略地表示圖6所示寄存器20和22中所含寄存電路的結(jié)構(gòu)的圖。在圖7中,代表性地示出相對(duì)于1條全局IO線GIOi設(shè)置的寄存電路25。在圖7中,寄存電路25包含對(duì)所供給的信息進(jìn)行鎖存的鎖存器25a、響應(yīng)傳送指示信號(hào)φa而導(dǎo)通并將鎖存器25a與其他電路連接的連接門25b、及響應(yīng)傳送指示信號(hào)φb并將鎖存器25a與全局IO線GIOi電氣連接的連接門25c。其他電路,只要是存儲(chǔ)單元陣列1以外的電路即可,可以是外部電路或設(shè)在同一芯片內(nèi)的內(nèi)部電路(邏輯電路或處理機(jī))。
鎖存器25a,具有雙向傳送數(shù)據(jù)并進(jìn)行存儲(chǔ)的功能。即,鎖存器25a,具有存儲(chǔ)由其他電路供給的數(shù)據(jù)并將該存儲(chǔ)數(shù)據(jù)向其他電路傳送的功能。該鎖存器25a還具有將數(shù)據(jù)傳送到全局IO線GIOi上并存儲(chǔ)供給到該全局IO線GIOi上的數(shù)據(jù)的功能。
圖8是表示圖7所示寄存電路25與存儲(chǔ)單元陣列的存儲(chǔ)單元MC之間的連接的圖。在圖8中,鎖存器25a,具有由一對(duì)反相器構(gòu)成的反相鎖存結(jié)構(gòu)。該寄存電路25,通過內(nèi)部IO線(全局IO線GIO及局部IO線LIO)與存儲(chǔ)單元陣列的列選擇門TG連接。來自列選擇線CSL的列選擇信號(hào),施加于該列選擇門TG的控制柵。該列選擇門TG,進(jìn)一步通過讀出放大器SA與位線BL連接。存儲(chǔ)單元MC配置在位線BL與字線WL的交叉部。讀出放大器SA的驅(qū)動(dòng)能力(鎖存能力),應(yīng)大于鎖存器25a的反相鎖存的鎖存能力。下面,參照在圖9中示出的時(shí)間圖,說明該圖8所示連接中的數(shù)據(jù)傳送動(dòng)作。
首先,說明從寄存電路25到存儲(chǔ)單元MC的數(shù)據(jù)傳送動(dòng)作。在鎖存器25a內(nèi)存儲(chǔ)著數(shù)據(jù)A。當(dāng)施加DRAM寫入指示時(shí),傳送指示信號(hào)φb變?yōu)榧せ顮顟B(tài)(在圖8中為H電平),使連接門25c導(dǎo)通,并將存儲(chǔ)在鎖存器25a內(nèi)的數(shù)據(jù)傳送到內(nèi)部IO線IO上。接著,根據(jù)寫入指示信號(hào)及地址信號(hào),列選擇線CSL上的列選擇信號(hào)變?yōu)榧せ顮顟B(tài)(在圖8中為H電平),使列選擇門TG導(dǎo)通,將內(nèi)部IO線與位線BL連接。由于讀出放大器SA尚未變成激活狀態(tài),所以由該列選擇信號(hào)選定的位線BL與內(nèi)部IO線連接,因而位線BL的信號(hào)電位改變?yōu)閮?nèi)部IO線上的電位。非選擇位線,其列選擇門TG為非導(dǎo)通狀態(tài),因而保持預(yù)充電狀態(tài)。
當(dāng)該選擇位線上的電位變?yōu)榇_定狀態(tài)時(shí),字線WL的電位上升,將存儲(chǔ)單元MC的存儲(chǔ)信息傳送到對(duì)應(yīng)的位線BL。選擇位線的電位被設(shè)定為與從寄存電路25(鎖存器25a)傳送到的數(shù)據(jù)對(duì)應(yīng)的信號(hào)電位,所以即使將存儲(chǔ)單元MC的存儲(chǔ)信息讀出,選擇位線的電位也幾乎沒有變化(因讀出電壓極小)。另一方面,對(duì)于非選擇位線,其電位根據(jù)該存儲(chǔ)單元MC的存儲(chǔ)信息從預(yù)充電電位發(fā)生變化。在圖9中,作為一例示出將H電平的數(shù)據(jù)讀到非選擇位線的狀態(tài)。之所以使選擇位線電位為H電平及L電平,是因?yàn)槲痪€BL備有互補(bǔ)信號(hào)線對(duì)。當(dāng)該非選擇位線的電位差增加到足夠大時(shí),讀出放大器SA被激活,從而對(duì)在各位線BL上產(chǎn)生的電位差進(jìn)行差動(dòng)放大。在選擇位線上,與從寄存電路25傳送到的數(shù)據(jù)相對(duì)應(yīng)的電位,由讀出放大器SA鎖存。在非選擇位線上,根據(jù)在位線BL上讀出的電位產(chǎn)生改變?yōu)镠電平及L電平的電位變化。
在該讀出放大器SA被激活并經(jīng)過規(guī)定時(shí)間后,字線WL的電位下降到L電平,存儲(chǔ)單元MC的電容器與位線BL分離。接著,讀出放大器SA變?yōu)榉羌せ顮顟B(tài),完成位線BL上的數(shù)據(jù)(信號(hào)電壓)對(duì)存儲(chǔ)單元MC的寫入(對(duì)非選擇位線,完成再存入動(dòng)作)。同時(shí),在列選擇線CSL上的信號(hào)變?yōu)榉羌せ顮顟B(tài),列選擇門TG變?yōu)榉菍?dǎo)通狀態(tài),而傳送指示信號(hào)φb變?yōu)長(zhǎng)電平的非激活狀態(tài),并使寄存器25的鎖存器25a與內(nèi)部IO線斷開。
另外,在將數(shù)據(jù)從寄存器向存儲(chǔ)單元陣列(DRAM)傳送的動(dòng)作中,當(dāng)讀出放大器SA被激活時(shí),傳送指示信號(hào)φb也可以變?yōu)榉羌せ顮顟B(tài)(在圖9中,用虛線表示該時(shí)刻)。在使鎖存器25a與選擇位線BL連接并將傳送數(shù)據(jù)傳送到選擇位線BL后,通過讀出放大器SA的激活,即使在讀出放大器SA的驅(qū)動(dòng)力大于鎖存器25a的鎖存能力的情況下,也能可靠地將數(shù)據(jù)從寄存電路25傳送到DRAM存儲(chǔ)單元陣列1的存儲(chǔ)單元MC。
在進(jìn)行圖9所示的從寄存器到DRAM的數(shù)據(jù)傳送時(shí),字線WL也可以在比列選擇信號(hào)CSL早的時(shí)刻被驅(qū)動(dòng)到選擇狀態(tài)。由于非選擇位線與內(nèi)部IO線不連接而只是選擇位線與內(nèi)部IO線連接,所以不會(huì)發(fā)生任何問題。
其次,說明從DRAM存儲(chǔ)單元陣列到寄存器的數(shù)據(jù)傳送動(dòng)作。當(dāng)從該DRAM向寄存器傳送數(shù)據(jù)時(shí),首先將字線WL驅(qū)動(dòng)到選擇狀態(tài),選擇位線及非選擇位線二者都根據(jù)對(duì)應(yīng)的存儲(chǔ)單元MC的存儲(chǔ)信息使其電位從預(yù)充電電位變化。在圖9中,作為一例示出選擇位線的存儲(chǔ)單元MC存儲(chǔ)著著H電平的數(shù)據(jù)、非選擇位線所連接的存儲(chǔ)單元MC存儲(chǔ)著L電平的數(shù)據(jù)時(shí)的電位變化。
接著,讀出放大器SA被激活,對(duì)位線BL上的電位差進(jìn)行檢測(cè)、放大和鎖存。在讀出放大器SA對(duì)位線的放大和鎖存動(dòng)作完成后,列選擇線CSL上的列選擇信號(hào)變?yōu)榧せ顮顟B(tài),并使列選擇門TG變成導(dǎo)通狀態(tài)。因此,將選擇位線BL與內(nèi)部IO線連接,使內(nèi)部IO線的電位改變?yōu)榕c選擇位線BL的電位對(duì)應(yīng)的電位電平。然后,當(dāng)內(nèi)部IO線IO上的電位趨于穩(wěn)定時(shí),傳送指示信號(hào)φb變?yōu)榧せ顮顟B(tài),將該內(nèi)部IO線IO上的數(shù)據(jù)傳送到鎖存器25a,從而將選擇存儲(chǔ)單元MC的存儲(chǔ)數(shù)據(jù)B鎖存在鎖存器25a內(nèi)。
在進(jìn)行從DRAM存儲(chǔ)單元陣列到寄存器的數(shù)據(jù)傳送時(shí),使DRAM的讀出放大器SA在比與寄存電路25對(duì)應(yīng)的傳送指示信號(hào)φb早的時(shí)刻變?yōu)榧せ顮顟B(tài)。因此,由于讀出放大器SA的驅(qū)動(dòng)能力比鎖存器25a的鎖存能力大得多,所以能可靠地將存儲(chǔ)單元MC的存儲(chǔ)數(shù)據(jù)鎖存在鎖存器25a內(nèi)。
在進(jìn)行圖6所示的寄存器20與寄存器22之間的數(shù)據(jù)傳送時(shí),以列選擇線CSL上的列選擇信號(hào)全部為非激活狀態(tài)為條件,執(zhí)行在寄存器20與寄存器22之間的數(shù)據(jù)傳送。用于執(zhí)行該寄存器間傳送的控制的結(jié)構(gòu),借助于簡(jiǎn)單地判斷激活DRAM的列譯碼器的列譯碼器允許信號(hào)處于激活狀態(tài)或處于非激活狀態(tài)并根據(jù)該判定結(jié)果判斷寄存器間數(shù)據(jù)傳送的允許/不允許的結(jié)構(gòu),很容易實(shí)現(xiàn)。
圖10是表示圖6所示寄存器20和22中所含寄存電路25的變更例結(jié)構(gòu)的圖。在圖10中,寄存電路25,包含對(duì)所供給的數(shù)據(jù)進(jìn)行鎖存的鎖存器25a、響應(yīng)讀出傳送指示信號(hào)φar的激活而被激活并將從其他電路供給的數(shù)據(jù)放大后傳送到鎖存器25a的三態(tài)緩沖器25ar、響應(yīng)寫入傳送指示信號(hào)φaw的激活而被激活并將鎖存器25a的鎖存數(shù)據(jù)傳送到其他電路的三態(tài)緩沖器25aw、響應(yīng)寫入傳送指示信號(hào)φbw的激活而被激活并將鎖存器25a的鎖存數(shù)據(jù)傳送到全局IO線GIOi上的三態(tài)緩沖器25cw、響應(yīng)讀出傳送指示信號(hào)φbr的激活而被激活并將全局IO線GIOi上的數(shù)據(jù)放大后傳送到鎖存器25a的三態(tài)緩沖器25cr。
三態(tài)緩沖器25ar、25aw、25cw及25cr,在非激活時(shí)為輸出高阻抗?fàn)顟B(tài)。三態(tài)緩沖器25ar及25cr的驅(qū)動(dòng)力大于鎖存器25a的驅(qū)動(dòng)力。三態(tài)緩沖器25cw的驅(qū)動(dòng)力大于DRAM陣列所包含的讀出放大器SA的鎖存能力。以下,參照?qǐng)D11中示出的動(dòng)作波形圖說明該圖10所示寄存電路25與DRAM陣列的數(shù)據(jù)傳送動(dòng)作。寄存電路25與DRAM存儲(chǔ)單元的連接路徑,與圖8所示的連接路徑相同,可同時(shí)參照?qǐng)D8。
首先,說明從寄存器到DRAM存儲(chǔ)單元數(shù)據(jù)傳送動(dòng)作。在DRAM存儲(chǔ)單元陣列中,根據(jù)數(shù)據(jù)寫入指示,按照所供給的地址信號(hào)將字線WL驅(qū)動(dòng)到選擇狀態(tài)。然后,響應(yīng)選擇字線WL的電位上升,將與該字線WL連接的存儲(chǔ)單元的數(shù)據(jù)傳送到對(duì)應(yīng)的位線上。在圖11中,作為一例示出與選擇位線(接受數(shù)據(jù)傳送的位線)連接的存儲(chǔ)單元MC存儲(chǔ)著H電平的數(shù)據(jù)、與非選擇位線(不接受數(shù)據(jù)傳送的位線)連接的存儲(chǔ)單元存儲(chǔ)著L電平數(shù)據(jù)時(shí)的位線電位變化。
接著,讀出放大器SA被激活,對(duì)位線的電位差進(jìn)行檢測(cè)、放大和鎖存。在該讀出放大器SA的讀出動(dòng)作完成、并且各位線的電位確定后,列選擇線CSL上的列選擇信號(hào)變?yōu)榧せ顮顟B(tài)。因此,將選擇位線與內(nèi)部IO線連接,并將選擇位線的數(shù)據(jù)(由讀出放大器SA鎖存著的數(shù)據(jù))傳送到內(nèi)部IO線上。然后,寫入傳送指示信號(hào)φbw變?yōu)榧せ顮顟B(tài),將三態(tài)緩沖器25cw激活,并將存儲(chǔ)在鎖存器25a內(nèi)的數(shù)據(jù)通過內(nèi)部IO線傳送到選擇位線。
由于該三態(tài)緩沖器25cw的驅(qū)動(dòng)力大于讀出放大器SA的驅(qū)動(dòng)力,所以選擇位線的電位向與存儲(chǔ)在該鎖存器25a內(nèi)的數(shù)據(jù)對(duì)應(yīng)的電位變化。當(dāng)選擇位線電位隨所傳送到的數(shù)據(jù)而變化并趨于穩(wěn)定時(shí),對(duì)存儲(chǔ)單元的數(shù)據(jù)寫入完成,并將字線WL驅(qū)動(dòng)到非選擇狀態(tài),接著使讀出放大器SA變?yōu)榉羌せ顮顟B(tài)。同時(shí),列選擇線CSL上的列選擇信號(hào)變?yōu)榉羌せ顮顟B(tài),使各位線與內(nèi)部IO線分離,并預(yù)充電到規(guī)定的電位電平。寫入傳送指示信號(hào)φbw也變?yōu)榉羌せ顮顟B(tài),使三態(tài)緩沖器25cw變?yōu)榉羌せ顮顟B(tài),并變?yōu)檩敵龈咦杩範(fàn)顟B(tài)。該寫入傳送指示信號(hào)φbw的激活期間,只須為變?yōu)榕c傳送選擇位線電位的寫入數(shù)據(jù)對(duì)應(yīng)的電位并趨于穩(wěn)定的時(shí)間、即讀出放大器的鎖存數(shù)據(jù)隨寫入數(shù)據(jù)變化并趨于穩(wěn)定的時(shí)間即可。
其次,說明從DRAM陣列到寄存器的數(shù)據(jù)傳送動(dòng)作。當(dāng)從該DRAM存儲(chǔ)單元陣列向寄存器傳送數(shù)據(jù)時(shí),也是根據(jù)數(shù)據(jù)傳送指示在DRAM陣列中進(jìn)行存儲(chǔ)單元選擇動(dòng)作。即與從寄存器到DRAM的數(shù)據(jù)傳送動(dòng)作時(shí)一樣,首先將字線WL驅(qū)動(dòng)到選擇狀態(tài),然后將讀出放大器SA激活。因此,將各位線的電位保持在與存儲(chǔ)單元的存儲(chǔ)數(shù)據(jù)對(duì)應(yīng)的電位電平。當(dāng)該位線電位穩(wěn)定時(shí),在列選擇線CSL上供給激活狀態(tài)的列選擇信號(hào),使列選擇門TG導(dǎo)通,并將選擇位線的電位(由讀出放大器SA鎖存著)傳送到內(nèi)部IO線IO。當(dāng)內(nèi)部IO線IO上的電位改變?yōu)榕c選擇位線的電位對(duì)應(yīng)的電位電平并趨于穩(wěn)定時(shí),讀出傳送指示信號(hào)φbr被激活(在圖11中,為H電平),從而將三態(tài)緩沖器25cr激活,對(duì)內(nèi)部數(shù)據(jù)線IO上的信號(hào)電位進(jìn)行放大,并傳送到鎖存器25a。因此,將選擇存儲(chǔ)單元的數(shù)據(jù)鎖存在鎖存器25a內(nèi)。
在該圖10所示結(jié)構(gòu)的情況下,存儲(chǔ)單元的選擇順序(各信號(hào)的激活時(shí)序)相同,而與寄存器和DRAM存儲(chǔ)單元陣列之間的數(shù)據(jù)傳送方向無(wú)關(guān)。因此,對(duì)DRAM陣列施加訪問指示時(shí),只需開始存儲(chǔ)單元的選擇動(dòng)作,而不必根據(jù)動(dòng)作方式改變信號(hào)的激活時(shí)序。因而容易進(jìn)行控制。
另外,該字線WL上的信號(hào)、讀出放大器SA及列選擇線CSL上的列選擇信號(hào)的激活時(shí)序,與現(xiàn)有的DRAM的時(shí)序相同,并不要求任何復(fù)雜的設(shè)計(jì)變更。此外,DRAM讀出放大器SA,只要求有根據(jù)對(duì)應(yīng)位線上的電位驅(qū)動(dòng)內(nèi)部IO線IO的能力,而不需要很大的驅(qū)動(dòng)能力,所以能減小讀出放大器的占有面積。
另外,鎖存器25a,也只要求有簡(jiǎn)單地保持所供給的數(shù)據(jù)的能力,而不需要多么大的鎖存能力。在寄存器間的傳送中,可對(duì)寄存器20和22中的一個(gè)寄存器將寫入傳送指示信號(hào)φbw激活,而對(duì)其中的另一個(gè)寄存器將讀出傳送指示信號(hào)φbr激活。因此,能可靠地通過全局IO線GIOi進(jìn)行從一個(gè)寄存器到另一個(gè)寄存器的數(shù)據(jù)傳送。
圖12是表示圖6所示寄存器20和22中所含寄存電路的第2變更例的結(jié)構(gòu)的圖。在圖12中,寄存電路25,包含對(duì)從其他電路供給的數(shù)據(jù)進(jìn)行鎖存且將鎖存數(shù)據(jù)傳送到全局IO線GIOi上的寫入緩沖器26w、及對(duì)全局IO線GIOi上的數(shù)據(jù)進(jìn)行鎖存并將鎖存后的數(shù)據(jù)傳送到其他電路的讀出緩沖器26r。該寫入緩沖器26w及讀出緩沖器26r并聯(lián)設(shè)置在接至其他電路的數(shù)據(jù)總線與全局IO線GIOi之間。
寫入緩沖器26w,包含響應(yīng)讀出傳送指示信號(hào)φar的激活而被激活并將從其他電路供給的數(shù)據(jù)放大的放大器26wa、對(duì)由放大器26wa放大后的數(shù)據(jù)進(jìn)行鎖存的鎖存電路26wb、及響應(yīng)寫入傳送指示信號(hào)φbw的激活而被激活并將鎖存在鎖存電路26wb內(nèi)的數(shù)據(jù)傳送到全局IO線GIOi上的驅(qū)動(dòng)器26wc。驅(qū)動(dòng)器26wc具有比DRAM存儲(chǔ)單元陣列的讀出放大器大的驅(qū)動(dòng)力,并能以高速將全局IO線GIOi驅(qū)動(dòng)到與鎖存在鎖存電路26wb內(nèi)的數(shù)據(jù)對(duì)應(yīng)的電位電平。
讀出緩沖器26r,包含響應(yīng)讀出傳送指示信號(hào)φbr的激活而被激活并將全局IO線GIOi上的數(shù)據(jù)放大的放大器26ra、對(duì)由放大器26ra放大后的數(shù)據(jù)進(jìn)行鎖存的鎖存電路26rb、及響應(yīng)寫入傳送指示信號(hào)φbr的激活而被激活并將鎖存電路26rb的鎖存數(shù)據(jù)傳送到其他電路的驅(qū)動(dòng)器26rc。該驅(qū)動(dòng)器26rc也能以高速驅(qū)動(dòng)接至其他電路的數(shù)據(jù)總線。驅(qū)動(dòng)器26wc及驅(qū)動(dòng)器26rc,在非激活時(shí)為輸出高阻抗?fàn)顟B(tài)。鎖存電路26wb及26rb,只需具備將所供給的數(shù)據(jù)鎖存的功能即可,例如分別由如圖10所示的反相鎖存器構(gòu)成。傳送指示信號(hào)φar、φbw、φbr及φaw,與在前面的圖10中示出的傳送指示信號(hào)相同。因此,在該圖12中示出的寄存電路與DRAM之間的數(shù)據(jù)傳送動(dòng)作,與圖11中示出的動(dòng)作波形圖所示的動(dòng)作相同。
如圖12所示,通過設(shè)置讀出緩沖器26r及寫入緩沖器26w,可以將來自其他電路的數(shù)據(jù)的鎖存與全局IO線GIOi上的數(shù)據(jù)的鎖存并行進(jìn)行,因而能改善數(shù)據(jù)傳送效率。
如上所述,按照本發(fā)明的實(shí)施形態(tài)1,由于對(duì)作為DRAM存儲(chǔ)單元陣列的內(nèi)部數(shù)據(jù)線的各全局IO線GIOi設(shè)有用于數(shù)據(jù)傳送的寄存電路,所以可以用DRAM的內(nèi)部數(shù)據(jù)總線(全局IO線)進(jìn)行寄存器間的數(shù)據(jù)傳送,因而能減小配線的占有面積。此外,由于寄存器沿著在DRAM陣列的全局IO線的延伸方向上相對(duì)的兩邊配置,所以可以使寄存器間的距離為最短,因而能以高速進(jìn)行數(shù)據(jù)傳送。
圖13是簡(jiǎn)略地表示本發(fā)明實(shí)施形態(tài)2的存儲(chǔ)器集成電路裝置的主要部件結(jié)構(gòu)的圖。在該圖13所示的集成電路裝置中,除與全局IO線GIO0~GIOn連接的寄存器20和22外,還沿著在存儲(chǔ)單元陣列1的行方向上相對(duì)的邊分別配置寄存器30和32。寄存器30和32,具有與寄存器20和22同樣的結(jié)構(gòu)。寄存器20和22,也可以備有在前面實(shí)施形態(tài)1中說明過的寄存電路的任何結(jié)構(gòu)。寄存器30和32,通過沿著行方向在整個(gè)存儲(chǔ)單元陣列1上延伸配置的子全局IO線SGIO0~SGIOn相互連接。各寄存器30和32備有與各子全局IO線SGIO0~SGIOn對(duì)應(yīng)配置的寄存電路。子全局IO線SGIO0~SGIOn,分別與全局IO線GIO0~GIOn相互連接。
圖14是簡(jiǎn)略地表示該圖13所示寄存器配置中的寄存器間的相互連接的圖。在圖14中,寄存器20和22,通過全局IO數(shù)據(jù)總線GIO相互連接。全局IO數(shù)據(jù)總線,包含全局IO線GIO0~GIOn。寄存器30和32,通過子全局IO數(shù)據(jù)總線SGIO相互連接。子全局IO數(shù)據(jù)總線SGIO,包含子全局IO線SGIO0~SGIOn。
全局IO數(shù)據(jù)總線GIO與子全局IO數(shù)據(jù)總線SGIO,通過接觸件CTH相互連接。寄存器30和32,通過外部數(shù)據(jù)總線與存儲(chǔ)器集成電路裝置外部的裝置連接。寄存器22和32,通過內(nèi)部數(shù)據(jù)總線與內(nèi)部電路(處理機(jī)等邏輯電路)連接。
寄存器20、22、30和32,具有在前面的實(shí)施形態(tài)1中示出的任何一種結(jié)構(gòu)。在圖14中,將驅(qū)動(dòng)器或放大器或門電路例如作為開關(guān)元件示出。
寄存器20,包含鎖存器20a、響應(yīng)傳送指示信號(hào)φEK1而被激活并在外部數(shù)據(jù)總線與鎖存器20a之間進(jìn)行數(shù)據(jù)傳送的開關(guān)元件20b、及響應(yīng)傳送指示信號(hào)φGK1而被激活并在鎖存器20a與全局IO數(shù)據(jù)總線GIO之間進(jìn)行數(shù)據(jù)傳送的開關(guān)元件20c。寄存器22,包含鎖存器22a、響應(yīng)傳送指示信號(hào)φIK2而被激活并在內(nèi)部數(shù)據(jù)總線與鎖存器22a之間進(jìn)行數(shù)據(jù)傳送的開關(guān)元件22b、及響應(yīng)傳送指示信號(hào)φGK2的激活而被激活并在鎖存器22a與全局IO數(shù)據(jù)總線GIO之間進(jìn)行數(shù)據(jù)傳送的開關(guān)元件22c。
寄存器30,包含鎖存器30a、響應(yīng)傳送指示信號(hào)φEK3的激活而被激活并在鎖存器30a與外部數(shù)據(jù)總線之間進(jìn)行數(shù)據(jù)傳送的開關(guān)元件30b、及響應(yīng)傳送指示信號(hào)φGK3的激活而被激活并在鎖存器30a與子全局IO數(shù)據(jù)線SGIO之間進(jìn)行數(shù)據(jù)傳送的開關(guān)元件30c。
寄存器32,包含鎖存器32a、響應(yīng)傳送指示信號(hào)φIK4的激活而被激活并在內(nèi)部數(shù)據(jù)總線與鎖存器32a之間進(jìn)行數(shù)據(jù)傳送的開關(guān)元件32b、及響應(yīng)傳送指示信號(hào)φGK4的激活而被激活并在鎖存器32a與子全局IO數(shù)據(jù)總線SGIO之間進(jìn)行數(shù)據(jù)傳送的開關(guān)元件32c。以下,參照?qǐng)D1 5所示的時(shí)間圖說明從該寄存器20到寄存器22、30和32的數(shù)據(jù)傳送及對(duì)DRAM存儲(chǔ)單元的寫入動(dòng)作。
當(dāng)在外部數(shù)據(jù)總線上供給數(shù)據(jù)(A)并施加該數(shù)據(jù)(A)的取入指示信號(hào)時(shí),在時(shí)刻t1,傳送指示信號(hào)φEK1變?yōu)榧せ顮顟B(tài)的H電平,將外部數(shù)據(jù)總線上的數(shù)據(jù)(A)鎖存在鎖存器20a內(nèi)。接著,當(dāng)施加寄存器間傳送指示或DRAM寫入指示時(shí),在時(shí)刻t2,傳送指示信號(hào)φGK1變?yōu)榧せ顮顟B(tài)的H電平,由開關(guān)元件20c驅(qū)動(dòng)全局IO數(shù)據(jù)總線GIO及子全局SGIO,并將數(shù)據(jù)(A)傳送到這些數(shù)據(jù)總線GIO及SGIO上。
當(dāng)指令進(jìn)行寄存器間的數(shù)據(jù)傳送時(shí),以不對(duì)DRAM陣列進(jìn)行訪問為條件,在時(shí)刻t3使傳送指示信號(hào)φGK2和φGK4變?yōu)榧せ顮顟B(tài)的H電平,將數(shù)據(jù)傳送到鎖存器22a和32a并進(jìn)行鎖存。接著,當(dāng)指令對(duì)DRAM的數(shù)據(jù)寫入時(shí),在時(shí)刻t4將字線驅(qū)動(dòng)到選擇狀態(tài)且使列選擇線CSL上的列選擇信號(hào)變?yōu)檫x擇狀態(tài),并將數(shù)據(jù)(A)寫入由該地址指定的存儲(chǔ)單元。在對(duì)該DRAM存儲(chǔ)單元的數(shù)據(jù)寫入時(shí)刻t5,傳送指示信號(hào)φGK1變?yōu)榉羌せ顮顟B(tài)。在DRAM存儲(chǔ)單元陣列中,寫入數(shù)據(jù)由讀出放大器鎖存,從而即使傳送指示信號(hào)φGK1在字線及列選擇線CSL處于選擇狀態(tài)期間被驅(qū)動(dòng)到非激活狀態(tài)也能可靠地對(duì)DRAM進(jìn)行數(shù)據(jù)寫入。
在數(shù)據(jù)讀出及寄存器間的傳送中,按照與前面的實(shí)施形態(tài)1同樣的順序,在將選擇存儲(chǔ)單元的數(shù)據(jù)讀出到數(shù)據(jù)總線GIO及SGIO上之后,使數(shù)據(jù)傳送目的端的寄存器的開關(guān)元件變?yōu)榧せ顮顟B(tài)。
通過沿著DRAM陣列的周圍配置多個(gè)寄存器(在圖13中為4個(gè)寄存器),能與例如將數(shù)據(jù)從外部數(shù)據(jù)總線寫入寄存器20的動(dòng)作并行地將數(shù)據(jù)從寄存器30寫入DRAM。通過交替地使用寄存器20及30,能有效地進(jìn)行外部數(shù)據(jù)對(duì)DRAM的寫入。此外,對(duì)寄存器22及32也可以交替使用,從而能以高速在連接于內(nèi)部數(shù)據(jù)總線的處理機(jī)等邏輯電路與DRAM之間進(jìn)行數(shù)據(jù)的傳送。
另外,如圖14所示,如果代替將寄存器20和30共同連接于外部數(shù)據(jù)總線并將寄存器22和32共同連接于內(nèi)部數(shù)據(jù)總線的結(jié)構(gòu)而只將寄存器20與外部數(shù)據(jù)總線連接并將寄存器22、30和32分別與各內(nèi)部數(shù)據(jù)總線連接,則可將各內(nèi)部邏輯電路靠近各寄存器配置,從而能在邏輯電路(處理機(jī)等)與寄存器之間有效地進(jìn)行所需的數(shù)據(jù)傳送。
如上所述,按照本發(fā)明的實(shí)施形態(tài)2,通過將寄存器與DRAM陣列的四個(gè)邊對(duì)應(yīng)配置并與各寄存器對(duì)應(yīng)地配置內(nèi)部電路,可以在內(nèi)部電路與DRAM陣列之間進(jìn)行高速的數(shù)據(jù)傳送。此外,可以將從外部供給的數(shù)據(jù)寫入DRAM存儲(chǔ)單元陣列,同時(shí)可以通過內(nèi)部數(shù)據(jù)總線向內(nèi)部電路(處理機(jī)等邏輯電路)傳送,因此,一旦將從外部供給的數(shù)據(jù)寫入DRAM之后,無(wú)需再次訪問DRAM以將該寫入數(shù)據(jù)傳送到內(nèi)部電路,即可有效地進(jìn)行數(shù)據(jù)傳送。
另外,關(guān)于圖14和圖15所示的傳送指示信號(hào)的產(chǎn)生,將在后文中說明。
圖16是簡(jiǎn)略地表示子全局IO線、全局IO線及局部IO線的配置的圖。在圖16中,作為一例,將存儲(chǔ)單元陣列分割為8個(gè)行存儲(chǔ)塊RB#0~RB#7及8個(gè)列存儲(chǔ)塊CB#0~CB#7。對(duì)各子陣列存儲(chǔ)塊(圖中未示出)配置4條局部IO線LIOa~LIOd。與前面的實(shí)施形態(tài)1一樣,在字線分路區(qū)內(nèi)按每個(gè)列存儲(chǔ)塊4條的比例配置全局IO線GIO28~GIO31。
子全局IO線SGIO0~SGIO31,與局部IO線LIOa~LIOd在同一配線層上平行地形成。因此,可以將子全局IO線SGIO0~SGIO31分散地配置成對(duì)1個(gè)行存儲(chǔ)塊配置4條子全局IO線。子全局IO線SGIO0~SGIO31,分別通過接觸件CH0~CH31與全局IO線GIO0~GIO31電氣連接。
圖17是簡(jiǎn)略地表示圖16的總線配置中的各IO線的配線層的關(guān)系的圖。在圖17中,在半導(dǎo)體襯底40上,形成例如由第1層金屬(例如鋁)配線層構(gòu)成的局部IO配線4a、41b、41c和41d。在局部IO配線41b和41c之間,配置同樣由第1層金屬(例如鋁)配線層構(gòu)成的各全局IO總線配線42a和42b,與局部IO配線41d鄰接地配置由第1層金屬(例如鋁)配線層形成的子全局IO配線42c和42d。全局IO配線(GIO)43,由例如在這些配線41a~41d及42a~42d的上層的第2層金屬(例如鋁)配線形成,并通過鋁等金屬材料的接觸構(gòu)件CH與子全局IO配線42a連接。子全局IO配線42b、42c和42d,也通過同樣的接觸構(gòu)件CH在圖中未示出的區(qū)域分別與對(duì)應(yīng)的全局IO配線連接。也可以采用其他金屬配線代替鋁配線。
如該圖17所示,由于將子全局IO線SGIO0~SGIO31與局部IO線LIOa~LIOd配置在同一配線層,所以不需要追加新的用于該子全局IO線的配線層,因而能夠抑制因配線層增加而導(dǎo)致的工藝成本的增加。

圖18是表示子全局IO線的的配置的變更例的圖。在圖18中,在對(duì)存儲(chǔ)單元陣列1的字線分路區(qū)內(nèi)配置全局IO線GIO0~GIOn。另一方面,在整個(gè)存儲(chǔ)單元陣列1上,分散配置由在存儲(chǔ)單元陣列1中不使用的配線層形成的子全局IO線SGIO0~SGIOn。這些子全局IO線SGIO0~SGIOn,分別通過接觸構(gòu)件CHO~CHn與全局IO線GIO0~GIOn連接。子全局IO線SGIO0~SGIOn,在與存儲(chǔ)單元陣列1中使用的配線層不同的配線層上形成,所以能以適當(dāng)?shù)拈g隔分散地配置在存儲(chǔ)單元陣列1上。
圖19是簡(jiǎn)略地表示圖18所示子全局IO線配置中的配線層的關(guān)系的圖。在圖19中,在半導(dǎo)體襯底50上,配置用于字線WL的第1層多晶硅配線51。在該第1層多晶硅配線51上,配置位線BL用的第2層多晶硅配線52。在該第2層多晶硅配線52上,配置用于減小字線WL的電阻的第1層金屬(例如鋁)配線(AL)53。在該第1層金屬(例如鋁)配線層上,以規(guī)定的間隔配置用于局部IO線LIO的第1層金屬(例如鋁)配線54a~54d。在該第1層金屬(例如鋁)配線53及54a~54d上,配置用于全局IO線GIOi的第2層金屬(例如鋁)配線55。
在該第2層金屬(例如鋁)配線55上,以規(guī)定間隔配置用于子全局IO線SGIO的第3層金屬(例如鋁)配線56a、56b和56c。第3層金屬配線56a,通過接觸構(gòu)件CH與第2層金屬配線55連接。
如該圖19所示,由于用于子全局IO線SGIO0~SGIOn的配線在第3層金屬層上形成,所以可以配置子全局IO線SGIO0~SGIOn而不會(huì)對(duì)存儲(chǔ)單元陣列1的布線產(chǎn)生任何影響。此外,不需要將子全局IO線配置在用于局部IO線的配線54a~54d之間,因而能減小局部IO線的布線面積。
另外,該圖19中示出的配線層間的關(guān)系,沒有表示出精確的斷面結(jié)構(gòu)。其原因是,全局IO線GIOi配置在字線分路區(qū),位線BL不配置在該區(qū)域內(nèi),而第1層金屬配線53與第1層多晶硅配線51連接。
用于該子全局IO線的配線層,也可以不是第3層金屬配線層。只要不是在存儲(chǔ)單元陣列1中使用的配線層即可,也可以在用于全局IO線的第2層金屬(例如鋁)配線55的下層形成。
如上所述,按照本發(fā)明的實(shí)施形態(tài)3,由于通過與局部IO線平行的子全局IO線將在存儲(chǔ)單元陣列1的行方向上相對(duì)的寄存器相互連接,所以能以最短距離將這些寄存器相互連接,并能以高速進(jìn)行寄存器間的數(shù)據(jù)傳送。此外,如將這些子全局IO線和全局IO線在同一配線層上形成,則不需要追加配線層,因而能夠抑制因配線層增加而導(dǎo)致的工藝成本的增加。另外,由于在存儲(chǔ)單元陣列1中不使用的配線層上形成該子全局IO線,所以可以配置子全局IO線而不使存儲(chǔ)單元陣列1的布線受到任何影響使配線變得容易。此外,不需要將子全局IO線配置在局部IO線之間,因而能減小局部IO線的布線面積。
圖20是簡(jiǎn)略地表示本發(fā)明實(shí)施形態(tài)4的存儲(chǔ)器集成電路裝置的總體結(jié)構(gòu)的圖。在圖20中,在DRAM存儲(chǔ)單元陣列1的列方向的兩側(cè),相對(duì)地配置寄存器20和22。寄存器20和22,與作為DRAM存儲(chǔ)單元陣列1的內(nèi)部數(shù)據(jù)總線的全局IO線GIO0~GIOn連接。這2個(gè)寄存器20、22及存儲(chǔ)單元陣列1的結(jié)構(gòu),與在前面的實(shí)施形態(tài)1中說明過的結(jié)構(gòu)相同。
存儲(chǔ)器集成電路裝置,還包含用作寄存器20與外部之間的接口的外部接口60。該外部接口60,以與外部時(shí)鐘信號(hào)ExCLK同步的方式取入從外部施加的外部控制信號(hào)及外部地址信號(hào),并生成經(jīng)過緩沖處理的外部控制信號(hào)及地址信號(hào)。外部接口60,還以與外部時(shí)鐘信號(hào)ExCLK同步的方式進(jìn)行外部數(shù)據(jù)的寫入和讀出。該外部接口60,僅與寄存器20進(jìn)行數(shù)據(jù)的相互傳送,而不向寄存器20傳送外部控制信號(hào)及外部地址信號(hào)。
存儲(chǔ)器集成電路裝置,還包含外部控制器62,用于對(duì)從外部接口60供給的外部控制信號(hào)進(jìn)行譯碼,并生成控制寄存器20的數(shù)據(jù)傳送動(dòng)作的傳送控制信號(hào)φae和φbe。該外部控制器62,在對(duì)外部控制信號(hào)進(jìn)行譯碼、且該譯碼結(jié)果指示對(duì)DRAM陣列1的訪問時(shí),生成示對(duì)DRAM1指定的動(dòng)作的控制信號(hào),并將其施加于DRAM控制器64。關(guān)于該DRAM控制器64的結(jié)構(gòu),將在后文中詳細(xì)說明。
存儲(chǔ)器集成電路裝置,還包含內(nèi)部電路(邏輯電路)66,備有數(shù)據(jù)處理功能及生成對(duì)DRAM的訪問指示和地址信號(hào)的功能。該內(nèi)部電路(邏輯電路)66,例如包括處理機(jī)。該內(nèi)部電路66,與從對(duì)外部時(shí)鐘信號(hào)ExCLK進(jìn)行倍增的倍增電路68施加的內(nèi)部時(shí)鐘信號(hào)InCLK同步地動(dòng)作。外部控制器62,以與外部時(shí)鐘信號(hào)ExCLK同步的方式進(jìn)行動(dòng)作。時(shí)鐘信號(hào)ExCL與InCLK同步。
在寄存器22與內(nèi)部電路66之間,設(shè)有內(nèi)部接口70。該內(nèi)部接口70備有與外部接口60同樣的結(jié)構(gòu),以與內(nèi)部時(shí)鐘信號(hào)InCLK同步的方式取入從內(nèi)部電路66施加的地址信號(hào)及控制信號(hào),且以與該內(nèi)部時(shí)鐘信號(hào)InCLK同步的方式在與內(nèi)部電路66之間進(jìn)行數(shù)據(jù)的相互傳送。該內(nèi)部接口70,將取入的地址信號(hào)及控制信號(hào)施加于內(nèi)部控制器72。
內(nèi)部控制器72,以與來自倍增電路68的內(nèi)部時(shí)鐘信號(hào)InCLK同步的方式對(duì)內(nèi)部控制信號(hào)進(jìn)行譯碼,并根據(jù)該譯碼結(jié)果生成控制寄存器22的數(shù)據(jù)傳送動(dòng)作的傳送控制信號(hào)φai和φbi。內(nèi)部控制器72,在對(duì)內(nèi)部控制信號(hào)進(jìn)行譯碼、且該譯碼結(jié)果指示對(duì)DRAM陣列1的訪問時(shí),將用于指令所指定的動(dòng)作方式的控制信號(hào),施加于DRAM控制器64。
DRAM控制器64,根據(jù)由外部控制器62和內(nèi)部控制器72施加的訪問指示信號(hào),根據(jù)需要進(jìn)行訪問判優(yōu),以便根據(jù)該指定的動(dòng)作方式驅(qū)動(dòng)DRAM驅(qū)動(dòng)器74。該DRAM驅(qū)動(dòng)器74,總括地包含著用于選擇DRAM陣列1的字線的行譯碼器和驅(qū)動(dòng)列選擇線的列譯碼器、用于將讀出放大器激活的讀出放大器激活電路、用于將位線預(yù)充電到規(guī)定電位的位線預(yù)充電/均衡電路、及產(chǎn)生以上各部分的控制信號(hào)的陣列外圍電路。對(duì)外部控制器62和內(nèi)部控制器72,還施加來自DRAM控制器64的用于將DRAM驅(qū)動(dòng)器74內(nèi)包含的列譯碼器激活的列譯碼允許信號(hào)CDE。當(dāng)該列譯碼允許信號(hào)CDE為激活狀態(tài)時(shí),外部控制器62和內(nèi)部控制器72將寄存器間通過全局IO線GIO0~GIOn進(jìn)行的數(shù)據(jù)傳送禁止。
另外,在外部控制器62和內(nèi)部控制器72之間,還相互傳送表示數(shù)據(jù)傳送狀態(tài)的傳送狀態(tài)指示RT。根據(jù)該數(shù)據(jù)傳送狀態(tài)指示(標(biāo)志或位)RT判斷在寄存器間進(jìn)行數(shù)據(jù)傳送時(shí)作為數(shù)據(jù)傳送源的寄存器是否根據(jù)傳送數(shù)據(jù)驅(qū)動(dòng)著全局IO線GIO0~GIOn,并在全局IO線GIO0~GIOn已被驅(qū)動(dòng)后,將作為傳送目的端的寄存器設(shè)定為數(shù)據(jù)寫入狀態(tài)。通過在該外部控制器62和內(nèi)部控制器72之間相互傳送數(shù)據(jù)傳送狀態(tài)指示RT,能可靠地進(jìn)行寄存器間的數(shù)據(jù)傳送。
在圖20中,內(nèi)部控制器72還指示對(duì)外部提供裝入/存儲(chǔ)信號(hào)及裝入/存儲(chǔ)傳送信號(hào)。裝入/存儲(chǔ)信號(hào),用于指令在DRAM陣列與外部裝置之間的數(shù)據(jù)的裝入/存儲(chǔ)。裝入/存儲(chǔ)傳送信號(hào),用于指示在該內(nèi)部電路與外部裝置之間的數(shù)據(jù)的裝入/存儲(chǔ)。設(shè)置在外部的控制器,根據(jù)該裝入/存儲(chǔ)信號(hào)或裝入/存儲(chǔ)傳送信號(hào)分別將外部控制信號(hào)設(shè)定為規(guī)定狀態(tài)。裝入/存儲(chǔ)信號(hào)和裝入/存儲(chǔ)傳送信號(hào),在內(nèi)部電路66例如處理機(jī)等根據(jù)程序執(zhí)行處理時(shí)生成。在象圖象數(shù)據(jù)處理等那樣的按正常規(guī)定順序反復(fù)執(zhí)行數(shù)據(jù)處理的情況下,該裝入/存儲(chǔ)信號(hào)和裝入/存儲(chǔ)傳送信號(hào)就沒有特別的必要了。外部控制器可按規(guī)定的時(shí)序執(zhí)行對(duì)該DRAM陣列的數(shù)據(jù)裝入/存儲(chǔ)動(dòng)作。
由于對(duì)寄存器20和22分別設(shè)置根據(jù)外部控制信號(hào)動(dòng)作的外部控制器62及根據(jù)內(nèi)部控制信號(hào)動(dòng)作的內(nèi)部控制器72,所以能使根據(jù)外部控制信號(hào)和內(nèi)部控制信號(hào)分別對(duì)寄存器20和22進(jìn)行的控制不發(fā)生沖突,因而能進(jìn)行正確的數(shù)據(jù)傳送及對(duì)DRAM陣列的數(shù)據(jù)寫入/讀出。以下,參照?qǐng)D21中示出的時(shí)間圖說明圖20所示存儲(chǔ)器集成電路裝置的寄存器間數(shù)據(jù)傳送動(dòng)作及對(duì)DRAM陣列的數(shù)據(jù)寫入動(dòng)作。
首先,說明對(duì)DRAM存儲(chǔ)單元陣列的數(shù)據(jù)寫入動(dòng)作。
在寄存器20內(nèi),已存儲(chǔ)著寫入數(shù)據(jù)(WD)。來自外部的控制信號(hào)被設(shè)定為指示對(duì)DRAM存儲(chǔ)單元陣列進(jìn)行數(shù)據(jù)寫入的DRAM寫入指示狀態(tài)。在時(shí)鐘周期#1中,外部接口60,與外部時(shí)鐘信號(hào)ExCLK的上升同步地取入該外部控制信號(hào)并施加于外部控制器62。與此同時(shí),還提供用于指定對(duì)DRAM存儲(chǔ)單元陣列進(jìn)行數(shù)據(jù)寫入的地址的DRAM地址,同樣地由外部接口60以與時(shí)鐘周期#1的外部時(shí)鐘信號(hào)ExCLK的上升同步的方式取入,并供給DRAM驅(qū)動(dòng)器74。
外部控制器62,根據(jù)指示該DRAM寫入的外部控制信號(hào),將指示數(shù)據(jù)寫入的信號(hào)施加于DRAM控制器64。同時(shí),為將寫入數(shù)據(jù)從寄存器20傳送到全局IO線GIO0~GIOn上,外部控制器62使傳送指示信號(hào)φbe變?yōu)榧せ顮顟B(tài)。寄存器20,響應(yīng)該激活狀態(tài)的傳送指示信號(hào)φbe,將其所存儲(chǔ)的寫入數(shù)據(jù)(WD)傳送到全局IO線GIO上。
DRAM驅(qū)動(dòng)器74,在DRAM控制器64的控制下,將與地址指定列對(duì)應(yīng)的列選擇線CSL驅(qū)動(dòng)到選擇狀態(tài)。接著,根據(jù)該DRAM地址所包含的行地址,將與地址指定行對(duì)應(yīng)的字線驅(qū)動(dòng)到選擇狀態(tài)。由此,可將來自全局IO線GIO的寫入數(shù)據(jù)(WD)傳送并寫入選擇存儲(chǔ)單元。在經(jīng)過寫入所需要的時(shí)鐘周期期間(在圖21中為2個(gè)時(shí)鐘周期)后,使傳送控制信號(hào)φbe變?yōu)榉羌せ顮顟B(tài),并使全局IO線GIO恢復(fù)為高阻抗?fàn)顟B(tài)(或規(guī)定電位電平的預(yù)充電狀態(tài))。此外,將列選擇線CSL及字線也驅(qū)動(dòng)到非選擇狀態(tài)。
在該圖21所示的數(shù)據(jù)寫入動(dòng)作中,DRAM地址,同時(shí)提供行地址和列地址,并表示為非多重地址。因此,可以使列選擇線CSL在比字線早的時(shí)刻上升。該行列選擇順序,也可以象通常的DRAM一樣,將字線在比列選擇線CSL早的時(shí)刻驅(qū)動(dòng)到激活狀態(tài)。此外,DRAM地址,也可以將行地址和列地址以多重方式提供。在這種情況下,將外部控制信號(hào)作為使DRAM變?yōu)榧せ顮顟B(tài)的激活命令及指示數(shù)據(jù)的寫入/讀出的寫/讀命令分別施加。當(dāng)施加激活命令時(shí),取入行地址信號(hào),并進(jìn)行DRAM存儲(chǔ)單元陣列的行選擇動(dòng)作。當(dāng)施加寫/讀命令時(shí),取入列地址信號(hào),并進(jìn)行列選擇動(dòng)作及數(shù)據(jù)的寫入/讀出(與現(xiàn)有的時(shí)鐘同步型DRAM的動(dòng)作順序相同)。
由于將存儲(chǔ)在寄存器20內(nèi)的數(shù)據(jù)通過全局IO線GIO0~GIOn一次性地寫入選擇存儲(chǔ)單元,所以,即使外部數(shù)據(jù)總線的位寬度(外部數(shù)據(jù)的位數(shù))狹窄,也可以一次性地寫入大量的數(shù)據(jù),并能實(shí)現(xiàn)高速的寫入。外部數(shù)據(jù)依次寫入寄存器20的寄存電路。
以下,說明寄存器間的數(shù)據(jù)傳送動(dòng)作。在該寄存器間的數(shù)據(jù)傳送中,也是給出在寄存器20內(nèi)存儲(chǔ)著傳送用數(shù)據(jù)(TD)的狀態(tài)下指示進(jìn)行寄存器間的數(shù)據(jù)傳送時(shí)的動(dòng)作順序。外部控制信號(hào)被設(shè)定為指示寄存器間數(shù)據(jù)傳送的GIO傳送指示狀態(tài)。外部接口60,以與時(shí)鐘周期#4的外部時(shí)鐘信號(hào)ExCLK的上升同步的方式取入該外部控制信號(hào)并施加于外部控制器62。當(dāng)來自DRAM控制器64的列譯碼允許信號(hào)CDE為非激活狀態(tài)時(shí),外部控制器62,根據(jù)該外部控制信號(hào)的GIO傳送指示,使對(duì)寄存器20的傳送控制信號(hào)φbe變?yōu)榧せ顮顟B(tài)。由此可將來自寄存器20的傳送用數(shù)據(jù)(TD)傳送到全局IO線GIO0~GIOn上。外部控制器62,在將激活狀態(tài)的傳送控制信號(hào)φbe傳送到寄存器20后,在規(guī)定的時(shí)刻將指示寄存器間的數(shù)據(jù)傳送已準(zhǔn)備好的信號(hào)RT傳送到內(nèi)部控制器72。
內(nèi)部控制器72,被通知根據(jù)來自內(nèi)部電路66的內(nèi)部控制信號(hào)進(jìn)行寄存器間的數(shù)據(jù)傳送并將數(shù)據(jù)裝入內(nèi)部電路66(即,使其輸出裝入/存儲(chǔ)傳送指示信號(hào))。因此,內(nèi)部控制器72,根據(jù)該內(nèi)部控制信號(hào)的GIO數(shù)據(jù)取入指示及來自外部控制器62的數(shù)據(jù)傳送準(zhǔn)備完成指示RT,使對(duì)寄存器22的傳送指示信號(hào)φbi變?yōu)橐?guī)定期間的激活狀態(tài),寄存器22,根據(jù)該激活狀態(tài)的傳送指示信號(hào)φbi,取入并鎖存在全局IO線GIO0~GIOn上傳送著的傳送用數(shù)據(jù)(TD)。然后,根據(jù)來自內(nèi)部電路66的裝入請(qǐng)求,使傳送指示信號(hào)φai在內(nèi)部控制器72的控制下變?yōu)榧せ顮顟B(tài),并將存儲(chǔ)在寄存器22內(nèi)的傳送用數(shù)據(jù)(TD)通過內(nèi)部數(shù)據(jù)總線71及內(nèi)部接口70傳送到內(nèi)部電路66。
另外,從寄存器22到寄存器20的數(shù)據(jù)傳送,也按同樣方式進(jìn)行。在這種情況下,內(nèi)部控制器72使裝入/存儲(chǔ)傳送指示信號(hào)變?yōu)榧せ顮顟B(tài),并通知外部控制器進(jìn)行數(shù)據(jù)傳送。設(shè)在外部的控制器,響應(yīng)該通知而生成為將來自寄存器22的傳送數(shù)據(jù)存儲(chǔ)在寄存器20內(nèi)所需要的傳送指示信號(hào),并施加于外部接口60。外部控制器62,根據(jù)該外部控制信號(hào)的傳送指示,使連接控制信號(hào)φbe變?yōu)榧せ顮顟B(tài),借以控制寄存器22與全局IO線GIO0~GIOn的連接。在這種情況下,也根據(jù)來自內(nèi)部控制器72的傳送數(shù)據(jù)準(zhǔn)備完成指示RT的準(zhǔn)備完成指示,進(jìn)行外部控制器62對(duì)寄存器20的控制。
圖22是簡(jiǎn)略地表示圖20所示的外部控制器62的總體結(jié)構(gòu)的圖。在圖22中,外部控制器62,包含命令譯碼器62a,根據(jù)外部時(shí)鐘信號(hào)ExCLK對(duì)從外部接口60施加的外部控制信號(hào)進(jìn)行譯碼,并根據(jù)該譯碼結(jié)果生成用于指令所指定的動(dòng)作方式的信號(hào);及寄存器控制電路62b,根據(jù)來自命令譯碼器62a的動(dòng)作方式指定信號(hào),產(chǎn)生與寄存器20對(duì)應(yīng)的連接控制信號(hào)(傳送指示信號(hào))。在圖22中,僅示出用于控制寄存器20與全局IO線6IO0~GIOn的連接的控制信號(hào)及動(dòng)作方式指定信號(hào)。
命令譯碼器62a,響應(yīng)外部時(shí)鐘信號(hào)ExCLK,判定根據(jù)多個(gè)外部控制信號(hào)的狀態(tài)組合指定的動(dòng)作方式。由于根據(jù)多個(gè)外部控制信號(hào)的狀態(tài)組合指定動(dòng)作方式,所以不需要對(duì)各動(dòng)作方式準(zhǔn)備外部控制信號(hào),因而能減少外部控制信號(hào)數(shù)。當(dāng)指定了從寄存器20到寄存器22的數(shù)據(jù)傳送時(shí),使存儲(chǔ)傳送指示信號(hào)φRTS變?yōu)榧せ顮顟B(tài)。當(dāng)指定了從寄存器22到寄存器20的數(shù)據(jù)傳送時(shí),使裝入傳送指示信號(hào)φRTL變?yōu)榧せ顮顟B(tài)。當(dāng)指定了從DRAM陣列讀出存儲(chǔ)單元數(shù)據(jù)時(shí),使DRAM讀出指示信號(hào)φDR變?yōu)榧せ顮顟B(tài)。當(dāng)指定了對(duì)DRAM存儲(chǔ)單元陣列1的數(shù)據(jù)寫入時(shí),使DRAM寫入指示信號(hào)φDW變?yōu)榧せ顮顟B(tài)。
寄存器控制電路62b,根據(jù)這些控制信號(hào)φRTS、φRTL、φDR和φDW、及圖20所示的來自DRAM控制器64的列譯碼允許信號(hào)CDE和來自內(nèi)部控制器72的傳送準(zhǔn)備完成指示信號(hào)RTS,使傳送指示信號(hào)φber和φbew變?yōu)榧せ顮顟B(tài)。這里,作為寄存器20的結(jié)構(gòu),假定為圖10或圖12所示的結(jié)構(gòu),寄存器20通過不同的路徑進(jìn)行數(shù)據(jù)寫入及數(shù)據(jù)讀出。傳送指示信號(hào)φber,用于激活從全局IO線GIO0~GIOn到寄存器20的數(shù)據(jù)傳送。信號(hào)φbew用于激活從寄存器20到全局IO線GIO0~GIOn的數(shù)據(jù)傳送。寄存器控制電路62b,還響應(yīng)傳送指示信號(hào)φbew的激活而將傳送準(zhǔn)備完成指示信號(hào)RTL施加于內(nèi)部控制器72。
圖23是簡(jiǎn)略地表示寄存器控制電路62b的傳送指示信號(hào)φbew發(fā)生部的結(jié)構(gòu)一例的圖。在圖23中,寫入傳送指示信號(hào)φbew發(fā)生部,包含門電路62wa,接受存儲(chǔ)傳送方式指示信號(hào)φRTS和列譯碼允許信號(hào)CDE;計(jì)數(shù)器62wb,響應(yīng)門電路62wa的輸出信號(hào)的激活而起動(dòng)并對(duì)外部時(shí)鐘信號(hào)ExCLK進(jìn)行計(jì)數(shù),輸出規(guī)定的時(shí)鐘周期期間的激活狀態(tài)信號(hào);計(jì)數(shù)器62wc,響應(yīng)DRAM寫入方式指示信號(hào)φDW的激活而起動(dòng)并對(duì)外部時(shí)鐘信號(hào)ExCLK進(jìn)行計(jì)數(shù),并輸出在規(guī)定期間為激活狀態(tài)的信號(hào);門電路62wd,接受計(jì)數(shù)器62wb和62wc的輸出信號(hào);及延遲電路62we,將計(jì)數(shù)器62wb的輸出信號(hào)延遲規(guī)定時(shí)間。
計(jì)數(shù)器62wc,在進(jìn)行對(duì)DRAM陣列的數(shù)據(jù)寫入時(shí)起動(dòng),并輸出對(duì)該RRAM的數(shù)據(jù)寫入所需期間的激活狀態(tài)信號(hào)。計(jì)數(shù)器62wb,在進(jìn)行從寄存器20到寄存器22的數(shù)據(jù)傳送時(shí),輸出該傳送動(dòng)作所需期間的激活狀態(tài)信號(hào)。
門電路62wa,在存儲(chǔ)傳送指示信號(hào)φRTS處于激活狀態(tài)、且列譯碼允許信號(hào)CDE為非激活狀態(tài)時(shí),輸出激活狀態(tài)的信號(hào)。門電路62wd,在計(jì)數(shù)器62wb和62wc之一的輸出信號(hào)為激活狀態(tài)時(shí),使寫入傳送指示信號(hào)φbew變?yōu)榧せ顮顟B(tài)。從延遲電路62we輸出的數(shù)據(jù)傳送準(zhǔn)備完成指示信號(hào)RTS,在該寫入傳送指示信號(hào)φbew變?yōu)榧せ顮顟B(tài)后變?yōu)榧せ顮顟B(tài)。延遲電路62we,可以是僅將計(jì)數(shù)器62wb的輸出信號(hào)的激活延遲規(guī)定時(shí)間的電路,此外也可以是響應(yīng)計(jì)數(shù)器62wb輸出信號(hào)的激活而在經(jīng)過規(guī)定時(shí)間后產(chǎn)生具有規(guī)定時(shí)間寬度的單觸發(fā)脈沖信號(hào)的延遲單觸發(fā)脈沖發(fā)生電路。
在該圖23所示的結(jié)構(gòu)中,當(dāng)指定從寄存器20到寄存器22的數(shù)據(jù)傳送時(shí),以列譯碼允許信號(hào)CDE的非激活狀態(tài)為條件使計(jì)數(shù)器62wb激活,并使從門電路62d輸出的寫入傳送指示信號(hào)φbew變?yōu)橐?guī)定期間的激活狀態(tài)。由此,將存儲(chǔ)在寄存器20內(nèi)的寫入數(shù)據(jù)傳送到全局IO線GIO0~GIOn上。在進(jìn)行對(duì)DRAM存儲(chǔ)單元陣列的數(shù)據(jù)寫入時(shí),使DRAM寫入方式指示信號(hào)φdw變?yōu)榧せ顮顟B(tài),并使計(jì)數(shù)器62wc的輸出信號(hào)變?yōu)榧せ顮顟B(tài)。這時(shí),根據(jù)對(duì)該DRAM的數(shù)據(jù)寫入時(shí)刻使寫入傳送指示信號(hào)φbew為激活狀態(tài)。
另外,在施加存儲(chǔ)傳送指示并將傳送數(shù)據(jù)從寄存器20傳送到全局IO線GIO0~GIOn上之后,延遲電路62we使其輸出信號(hào)RTS變?yōu)榧せ顮顟B(tài)。寄存器22可以正確地取入全局IO線GIO0~GIOn的傳送數(shù)據(jù)。
圖24是簡(jiǎn)略地表示圖22所示寄存器控制電路62b的讀出傳送指示信號(hào)φber發(fā)生部的結(jié)構(gòu)一例的圖。在圖24中,讀出傳送指示信號(hào)發(fā)生部,包含門電路62ra,接受傳送準(zhǔn)備完成指示信號(hào)RTL和裝入傳送指示信號(hào)φRTL;計(jì)數(shù)器62rb,響應(yīng)門電路62ra輸出信號(hào)的激活而起動(dòng)并對(duì)外部時(shí)鐘信號(hào)ExCLK進(jìn)行計(jì)數(shù),輸出規(guī)定期間的激活狀態(tài)信號(hào);計(jì)數(shù)器62rc,響應(yīng)DRAM讀出方式指示信號(hào)φDR的激活而起動(dòng)并對(duì)外部時(shí)鐘信號(hào)ExCLK進(jìn)行計(jì)數(shù),輸出規(guī)定期間的激活狀態(tài)信號(hào);門電路62rd,接受計(jì)數(shù)器62rb和62rc的輸出信號(hào)。
從門電路62rd輸出讀出傳送指示信號(hào)φber。對(duì)讀出傳送指示信號(hào)發(fā)生部,不施加列譯碼允許信號(hào)CDE。這是因?yàn)閿?shù)據(jù)傳送準(zhǔn)備完成指示信號(hào)RTL以列譯碼允許信號(hào)CDE的非激活為條件變?yōu)榧せ顮顟B(tài)。
在該圖24所示的結(jié)構(gòu)中,當(dāng)在寄存器22內(nèi)準(zhǔn)備傳送數(shù)據(jù)且從外部施加裝入傳送指示信號(hào)(命令)時(shí),門電路62ra的輸出信號(hào)變?yōu)榧せ顮顟B(tài)。此外,計(jì)數(shù)器62rb,響應(yīng)該門電路62ra的輸出信號(hào)的激活而起動(dòng)并對(duì)外部時(shí)鐘信號(hào)ExCLK進(jìn)行計(jì)數(shù),從而在傳送數(shù)據(jù)的讀入所需要的期間使其輸出信號(hào)變?yōu)榧せ顮顟B(tài)。
在從DRAM存儲(chǔ)單元陣列讀入數(shù)據(jù)時(shí),使DRAM讀出方式指示信號(hào)φDR變?yōu)榧せ顮顟B(tài)。計(jì)數(shù)器62rc,在從該DRAM存儲(chǔ)單元陣列讀入數(shù)據(jù)所需要的期間使其輸出信號(hào)變?yōu)榧せ顮顟B(tài)。因此,門電路62rd,在寄存器間的數(shù)據(jù)傳送及DRAM存儲(chǔ)單元陣列數(shù)據(jù)讀出的各動(dòng)作方式所需要的期間使讀出傳送指示信號(hào)φber變?yōu)榧せ顮顟B(tài)。
在該圖23和圖24所示的寄存器控制電路的結(jié)構(gòu)中,利用對(duì)外部時(shí)鐘信號(hào)ExCLK進(jìn)行計(jì)數(shù)的計(jì)數(shù)器決定使傳送指示信號(hào)φbew和φber變?yōu)榧せ顮顟B(tài)的期間。但是,也可以根據(jù)來自外部的控制信號(hào)決定上述這些控制信號(hào)的激活時(shí)序。特別是,在結(jié)構(gòu)為DRAM寫入方式指示信號(hào)φdw和DRAM讀出方式指示信號(hào)φDR根據(jù)來自外部的使DRAM轉(zhuǎn)移到預(yù)充電狀態(tài)的預(yù)充電命令而變?yōu)榉羌せ顮顟B(tài)的情況下,不需要專門設(shè)置響應(yīng)該信號(hào)φDW和φDR的計(jì)數(shù)器,只需在結(jié)構(gòu)上能根據(jù)各動(dòng)作方式設(shè)定分別轉(zhuǎn)移到激活狀態(tài)的時(shí)序即可。
另外,內(nèi)部控制器72,也具有與該圖20~圖24所示外部控制器62相同的結(jié)構(gòu)。所接收的信號(hào),不是外部控制信號(hào)而是內(nèi)部控制信號(hào)。此外,內(nèi)部控制器72,輸入數(shù)據(jù)傳送準(zhǔn)備完成指示信號(hào)RTS并輸出準(zhǔn)備完成指示信號(hào)RTL。因此,其結(jié)構(gòu)與圖22~圖24所示的結(jié)構(gòu)相同,因而不再示出內(nèi)部控制器72的結(jié)構(gòu)。
圖25是簡(jiǎn)略地表示圖20所示DRAM控制器64及DRAM驅(qū)動(dòng)器74的結(jié)構(gòu)的圖。在圖25中,DRAM控制器64,包含門電路64a,接受從外部控制器施加的DRAM讀出方式指示信號(hào)φDRe和DRAM寫入方式指示信號(hào)φDWe、以及從內(nèi)部控制器72施加的DRAM讀出方式指示信號(hào)φDRi和DRAM寫入方式指示信號(hào)φDWi;及陣列激活控制電路64b,響應(yīng)門電路64a的信號(hào)的激活而依次將為使DRAM存儲(chǔ)單元陣列激活所需要的控制信號(hào)激活。
在圖25中,代表性地示出從陣列激活控制電路64b輸出的指示DRAM陣列的行選擇動(dòng)作開始的行譯碼允許信號(hào)RDE及指示列選擇動(dòng)作開始的列譯碼允許信號(hào)CDE。此外,對(duì)DRAM存儲(chǔ)單元陣列的數(shù)據(jù)的輸入輸出,通過寄存器20和22進(jìn)行,而不是象標(biāo)準(zhǔn)的DRAM那樣通過輸入輸出緩沖器進(jìn)行。在本實(shí)施形態(tài)中,在進(jìn)行對(duì)DRAM陣列的數(shù)據(jù)讀出或數(shù)據(jù)寫入時(shí),在內(nèi)部的行選擇動(dòng)作及列選擇動(dòng)作的順序相同,控制信號(hào)由陣列激活控制電路64b分別根據(jù)規(guī)定的順序產(chǎn)生。當(dāng)方式指示信號(hào)φDRe、φDWe、φDRi和φDWi中的任何一個(gè)變?yōu)榧せ顮顟B(tài)時(shí),門電路64a將其輸出信號(hào)驅(qū)動(dòng)到激活狀態(tài)。
在數(shù)據(jù)讀出時(shí)和數(shù)據(jù)寫入時(shí)的行和列選擇動(dòng)作的順序不同的情況下,只需在結(jié)構(gòu)上分別設(shè)置接受寫入方式指示信號(hào)φDWe和φDWi的門及接受讀出方式指示信號(hào)φDRe和φDRi的門并將該不同門的輸出信號(hào)施加于陣列激活控制電路64b即可。
另外,如在訪問DRAM時(shí)以時(shí)分多路方式供給行地址及列地址并當(dāng)供給行地址時(shí)施加激活命令而當(dāng)供給列地址時(shí)施加讀/寫命令,則行選擇動(dòng)作根據(jù)接受該激活命令的門的輸出信號(hào)執(zhí)行,而列選擇動(dòng)作則根據(jù)接受讀/寫命令的門電路的輸出信號(hào)執(zhí)行。只需根據(jù)對(duì)存儲(chǔ)器集成電路裝置的命令施加順序采用適當(dāng)?shù)慕Y(jié)構(gòu)即可。在圖25中,示出其中的代表性的結(jié)構(gòu)。
DRAM控制器64,還包含門電路64c,接受來自外部控制器的方式指示信號(hào)φDRe和φDWe;門電路64d,接受來自內(nèi)部控制器的方式指示信號(hào)φDRi和φDWi;判優(yōu)電路64e,根據(jù)門電路64c和門電路64d的輸出信號(hào)按照預(yù)定的優(yōu)先級(jí)防止訪問沖突。
從判優(yōu)電路64e輸出的判優(yōu)結(jié)果信號(hào)φABe施加于外部控制器,判優(yōu)結(jié)果信號(hào)φABi施加于內(nèi)部控制器。判優(yōu)結(jié)果信號(hào)φABe和φABi,在禁止訪問時(shí)變?yōu)榉羌せ顮顟B(tài)。判優(yōu)結(jié)果信號(hào)φABe和φABi,例如施加于圖23和圖24所示的計(jì)數(shù)器62wc和計(jì)數(shù)器62rc,以便將對(duì)DRAM的訪問禁止(將寄存器與全局IO線之間的數(shù)據(jù)傳送禁止)。當(dāng)動(dòng)作方式指示信號(hào)φDWe、φDRe中的一個(gè)變?yōu)榧せ顮顟B(tài)時(shí),門電路64c將其輸出信號(hào)驅(qū)動(dòng)到激活狀態(tài)。當(dāng)信號(hào)φDWi、φDRi中的一個(gè)變?yōu)榧せ顮顟B(tài)時(shí),門電路64d將其輸出信號(hào)驅(qū)動(dòng)到激活狀態(tài)。
判優(yōu)電路64e,當(dāng)僅該門電路64c和64d的輸出信號(hào)中的一個(gè)為激活狀態(tài)時(shí),允許訪問該變?yōu)榧せ顮顟B(tài)的端口(外部控制器或內(nèi)部控制器),所以使與被允許訪問的端口對(duì)應(yīng)的判優(yōu)結(jié)果信號(hào)φABe和φABi變?yōu)榧せ顮顟B(tài)。當(dāng)門電路64c和64d的輸出信號(hào)都變?yōu)榧せ顮顟B(tài)時(shí),按照預(yù)定的優(yōu)先級(jí)進(jìn)行判優(yōu)。該判優(yōu)在結(jié)構(gòu)上可以使先進(jìn)行了訪問的端口進(jìn)行對(duì)DRAM的訪問。還可以在結(jié)構(gòu)上總是使其中一個(gè)端口對(duì)DRAM進(jìn)行訪問。
DRAM驅(qū)動(dòng)器74,包含多路復(fù)用器74a,接受外部地址信號(hào)和內(nèi)部地址信號(hào)并根據(jù)來自判優(yōu)電路64e的判優(yōu)結(jié)果信號(hào)φABe和φABi有選擇地使其中一個(gè)地址信號(hào)通過;行譯碼器74b,響應(yīng)來自陣列激活控制電路64b的行譯碼允許信號(hào)RDE的激活而被激活,對(duì)通過多路復(fù)用器74a供給的行地址信號(hào)進(jìn)行譯碼,并將與地址指定行對(duì)應(yīng)的字線WL驅(qū)動(dòng)到選擇狀態(tài);及列譯碼器74c,響應(yīng)來自陣列激活控制電路64b的列譯碼允許信號(hào)CDE的激活而被激活,對(duì)由多路復(fù)用器74a供給的列地址信號(hào)進(jìn)行譯碼,并將與地址指定列對(duì)應(yīng)的列選擇線CSL驅(qū)動(dòng)到選擇狀態(tài)。
通過設(shè)置多路復(fù)用器74a,能夠可靠地根據(jù)來自被允許訪問DRAM的端口(外部控制器或內(nèi)部控制器)的地址信號(hào)進(jìn)行存儲(chǔ)單元的選擇。
代替圖20所示的結(jié)構(gòu),也可以采用從外部接口60及內(nèi)部接口70對(duì)外部控制器62及內(nèi)部控制器72分別施加外部地址信號(hào)及內(nèi)部地址信號(hào)的結(jié)構(gòu)。在這種結(jié)構(gòu)的情況下,根據(jù)來自判優(yōu)電路64e的判優(yōu)結(jié)果信號(hào)φABe和φABi決定外部和內(nèi)部控制器62及72的地址輸出的允許/禁止。處于禁止?fàn)顟B(tài)的地址輸出變?yōu)楦咦杩範(fàn)顟B(tài)。因此,即使是從外部控制器62及內(nèi)部控制器72通過同一地址總線對(duì)行譯碼器74b及列譯碼器74c施加地址信號(hào)的結(jié)構(gòu),也由于處于禁止訪問狀態(tài)的地址輸出為高阻抗?fàn)顟B(tài),所以能根據(jù)被允許訪問的地址正確地進(jìn)行存儲(chǔ)單元的選擇。
如圖26所示,當(dāng)沿著DRAM存儲(chǔ)單元陣列1的四邊配置寄存器20、22、30、和32時(shí),與各寄存器20、22、30、和32對(duì)應(yīng)地配置控制器80、82、84和86。對(duì)各控制器80、82、84和86供給指定動(dòng)作方式的命令及寄存器特定數(shù)據(jù)。該寄存器特定數(shù)據(jù),包含指示選擇對(duì)應(yīng)的控制器的數(shù)據(jù)及傳送目的寄存器特定數(shù)據(jù)。在寄存器間的數(shù)據(jù)傳送中,也分別由對(duì)應(yīng)的控制器80、82、84和86以相互獨(dú)立的方式對(duì)寄存器20、22、30、和32進(jìn)行控制??刂破?0、82、84和86可根據(jù)所施加的命令分別將對(duì)應(yīng)的寄存器20、22、30、和32與全局IO線或子全局IO線連接,從而可以從一個(gè)寄存器同時(shí)向多個(gè)寄存器進(jìn)行數(shù)據(jù)傳送。
另外,在圖26所示的結(jié)構(gòu)中,為了對(duì)傳送目的寄存器通知傳送準(zhǔn)備完成,采用了寄存器特定數(shù)據(jù)。在將各命令從備用狀態(tài)設(shè)定為特定狀態(tài)時(shí),控制器80、82、84和86變?yōu)榧せ顮顟B(tài)。如圖14所示,當(dāng)2個(gè)寄存器20和30與外部數(shù)據(jù)總線連接、寄存器22和32與內(nèi)部數(shù)據(jù)總線連接時(shí),寄存器間的數(shù)據(jù)傳送以外的動(dòng)作也需要該寄存器特定數(shù)據(jù)。
圖27是表示從DRAM的數(shù)據(jù)讀出順序的另一變更例的圖。在圖27中,將從DRAM存儲(chǔ)單元陣列讀出的數(shù)據(jù)同時(shí)傳送并存儲(chǔ)在鎖存器20和鎖存器22內(nèi)。
即,在時(shí)刻t1,將DRAM存儲(chǔ)單元陣列的字線WL驅(qū)動(dòng)到選擇狀態(tài),接著將讀出放大器激活,并將選擇位線及連接于該選擇字線WL但不進(jìn)行數(shù)據(jù)傳送的非選擇位線的電位根據(jù)各自對(duì)應(yīng)的存儲(chǔ)單元數(shù)據(jù)進(jìn)行改變和鎖存。在將列選擇線CSL驅(qū)動(dòng)到選擇狀態(tài)時(shí),將選擇位線的由讀出放大器鎖存的數(shù)據(jù)傳送到全局IO數(shù)據(jù)總線GIO上,全局IO數(shù)據(jù)總線GIO上的電位改變?yōu)榕c選擇存儲(chǔ)單元數(shù)據(jù)RD對(duì)應(yīng)的電位電平。
在時(shí)刻t2,由外部控制器62及內(nèi)部控制器72(參照?qǐng)D20)產(chǎn)生(激活)讀出傳送指示信號(hào)φber和φbir。鎖存器20和鎖存器22的數(shù)據(jù)讀出部,響應(yīng)該激活狀態(tài)的讀出傳送指示信號(hào)φber和φbir而被激活,并將全局IO數(shù)據(jù)總線GIO上的讀出數(shù)據(jù)RD分別存儲(chǔ)在鎖存器20和鎖存器22內(nèi)。
從外部控制器施加的讀出傳送指示信號(hào)φber,是與外部時(shí)鐘信號(hào)ExCLK同步的信號(hào),而從內(nèi)部控制器72施加的讀出傳送指示信號(hào)φbir,是與內(nèi)部時(shí)鐘信號(hào)InCLK同步的信號(hào)。因此,這2個(gè)信號(hào)φber和φbir不需要在同一時(shí)刻t2被激活。此外,這2個(gè)信號(hào)φber和φbir也不需要在相同時(shí)間期間變化激活狀態(tài)。內(nèi)部控制器和外部控制器可以分別根據(jù)內(nèi)部控制信號(hào)和外部控制信號(hào)獨(dú)立進(jìn)行控制。因此,可以利用該圖22~圖24所示的結(jié)構(gòu)實(shí)現(xiàn)將從該圖27所示的DRAM存儲(chǔ)單元陣列讀出的數(shù)據(jù)同時(shí)傳送到寄存器20和寄存器22的動(dòng)作。
這里,當(dāng)對(duì)外部控制器和內(nèi)部控制器同時(shí)施加DRAM讀出命令時(shí),可根據(jù)圖25所示的DRAM控制器64的判優(yōu)動(dòng)作僅使其中一個(gè)控制器變?yōu)榭蓜?dòng)作狀態(tài)。因此。為了如圖27所示將傳送指示信號(hào)φber和φbir同時(shí)激活,必需設(shè)有如后文所述的判優(yōu)電路。但是,在這種情況下,在結(jié)構(gòu)上只需另外準(zhǔn)備一個(gè)讀入全局IO線上的數(shù)據(jù)的命令,使其中一個(gè)寄存器只根據(jù)該命令進(jìn)行將全局IO數(shù)據(jù)總線GIO上的數(shù)據(jù)讀入的動(dòng)作,而另一個(gè)寄存器則進(jìn)行DRAM讀出動(dòng)作,即進(jìn)行將從DRAM存儲(chǔ)單元陣列讀出的數(shù)據(jù)讀入的動(dòng)作。在這種情況下,僅簡(jiǎn)單地增加所準(zhǔn)備的命令,而不需要對(duì)上述外部控制器和內(nèi)部控制器的結(jié)構(gòu)進(jìn)行特殊的變更。
圖28是簡(jiǎn)略地表示圖25所示DRAM控制器64的變更例結(jié)構(gòu)的圖。在圖28中,僅示出進(jìn)行判優(yōu)動(dòng)作部分的結(jié)構(gòu)。在DRAM控制器64內(nèi)還包含著進(jìn)行DRAM存儲(chǔ)單元陣列的激活的陣列激活控制電路。
在圖28中,DRAM控制器64,除圖25所示的結(jié)構(gòu)外,還包含門電路64f,接受DRAM讀出方式指示信號(hào)φDRe和φDRi;一致檢測(cè)電路64g,用于檢測(cè)外部地址信號(hào)與內(nèi)部地址信號(hào)的一致;門電路64h,接受門電路64f的輸出信號(hào)和一致檢測(cè)電路64g的輸出信號(hào);門電路64i,接受門電路64h的輸出信號(hào)和來自圖25所示判優(yōu)電路64e的判優(yōu)結(jié)果信號(hào)φABe;及門電路64j,接受門電路64h的輸出信號(hào)和判優(yōu)結(jié)果信號(hào)φABi。
從門電路64i輸出的判優(yōu)結(jié)果指示信號(hào)φABee,施加于外部控制器,從門電路64j輸出的判優(yōu)結(jié)果指示信號(hào)φABii,施加于內(nèi)部控制器。判優(yōu)結(jié)果指示信號(hào)φABee和φABii,在非激活時(shí)變?yōu)長(zhǎng)電平,并將對(duì)應(yīng)的控制器的動(dòng)作禁止。
門電路64f,在DRAM讀出方式指示信號(hào)φDRe和φDRi都為激活狀態(tài)時(shí),輸出激活狀態(tài)的信號(hào)(H電平的信號(hào))。一致檢測(cè)電路64g,在外部地址信號(hào)和內(nèi)部地址信號(hào)指定同一地址時(shí),輸出激活狀態(tài)的信號(hào)(H電平的信號(hào))。門電路64h,在門電路64f的輸出信號(hào)和一致檢測(cè)電路64g的輸出信號(hào)都為激活狀態(tài)時(shí),使其輸出信號(hào)變?yōu)榧せ顮顟B(tài)(H電平)。門電路64i,在門電路64h的輸出信號(hào)為激活狀態(tài)時(shí),無(wú)論該判優(yōu)結(jié)果信號(hào)φABe的狀態(tài)如何,都使判優(yōu)結(jié)果指示信號(hào)φABee變?yōu)榧せ顮顟B(tài)。同樣,門電路64g,也是在門電路64h的輸出信號(hào)為激活狀態(tài)時(shí),無(wú)論判優(yōu)結(jié)果信號(hào)φABi的狀態(tài)如何,都使該判優(yōu)結(jié)果指示信號(hào)φABii變?yōu)榧せ顮顟B(tài)。
在該圖28所示的DRAM控制器的判優(yōu)動(dòng)作中,在外部和內(nèi)部電路同時(shí)對(duì)DRAM存儲(chǔ)單元陣列的同一地址位置的存儲(chǔ)單元數(shù)據(jù)進(jìn)行讀出的情況下,門電路64h的輸出信號(hào)變?yōu)榧せ顮顟B(tài),使判優(yōu)結(jié)果指示信號(hào)φABee和φABii都為激活狀態(tài),從而使外部控制器和內(nèi)部控制器都變?yōu)榭蓜?dòng)作狀態(tài)。因此,在這種情況下,圖20所示的寄存器20和寄存器22都連接于全局IO線GIOO~GIOn,從而讀入并存儲(chǔ)該全局IO線GIOO~GIOn上的鄰接存儲(chǔ)單元的數(shù)據(jù)。
DRAM驅(qū)動(dòng)器(參照?qǐng)D20),如圖25所示,根據(jù)判優(yōu)電路64e的判優(yōu)結(jié)果,選擇外部地址信號(hào)和內(nèi)部地址信號(hào)中的一個(gè)以進(jìn)行存儲(chǔ)單元選擇動(dòng)作。外部地址信號(hào)和內(nèi)部地址信號(hào)如指定著同一地址,則利用哪一個(gè)地址都不會(huì)產(chǎn)生任何問題。
如圖28所示,當(dāng)外部裝置和內(nèi)部電路同時(shí)請(qǐng)求對(duì)DRAM存儲(chǔ)單元陣列的同一地址位置的數(shù)據(jù)讀出時(shí),通過允許對(duì)寄存器20和22的數(shù)據(jù)讀入,即可在1次動(dòng)作中將數(shù)據(jù)從DRAM存儲(chǔ)單元陣列傳送到寄存器20和寄存器22,因而能改善數(shù)據(jù)傳送效率(因?yàn)槟軐⑼獠垦b置或內(nèi)電路的等待時(shí)間消除)。
圖29是簡(jiǎn)略地表示本發(fā)明實(shí)施形態(tài)5的存儲(chǔ)器集成電路裝置的總體結(jié)構(gòu)的圖。在該圖29所示的存儲(chǔ)器集成電路裝置中,與DRAM存儲(chǔ)單元陣列1相對(duì)地配置與寄存器22相關(guān)聯(lián)的SRAM陣列90。寄存器22的各寄存電路,與作為SRAM陣列的內(nèi)部數(shù)據(jù)線的SRAM位線SBLO~SBLn連接。在圖29中,代表性地示出在SRAM陣列90內(nèi)配置在1條字線SWL與SRAM位線SBLO的交叉部的SRAM存儲(chǔ)單元SMC。內(nèi)部電路66對(duì)該SRAM陣列90進(jìn)行訪問。對(duì)寄存器20設(shè)置外部接口60,用于與裝置外部之間進(jìn)行數(shù)據(jù)的相互傳送。該外部接口60具有總線寬度交換功能,可根據(jù)外部數(shù)據(jù)總線的總線寬度進(jìn)行數(shù)據(jù)的輸入輸出。
SRAM是速度高于DRAM的存儲(chǔ)器。在DRAM存儲(chǔ)單元陣列1與SRAM陣列90之間通過寄存器22一次性地傳送數(shù)據(jù),并將必要的數(shù)據(jù)存儲(chǔ)在SRAM陣列90內(nèi)。通過由內(nèi)部電路66訪問SRAM陣列90,能以高速對(duì)所需要的數(shù)據(jù)進(jìn)行存取處理。由于可將SRAM陣列90作為所謂的「高速緩沖存儲(chǔ)器」使用,所以可以實(shí)現(xiàn)能以高速執(zhí)行處理的存儲(chǔ)器集成電路裝置。此外,通過將作為SRAM陣列90內(nèi)的內(nèi)部數(shù)據(jù)線的SRAM位線SBLO~SBLn與寄存器22連接,可一次性地將對(duì)應(yīng)的數(shù)據(jù)從SRAM陣列90傳送到寄存器22,因而能實(shí)現(xiàn)有效的數(shù)據(jù)傳送。另外,由于不需要在寄存器22與SRAM陣列90之間設(shè)置專用的內(nèi)部數(shù)據(jù)總線,所以可減小配線占有面積。
圖30是簡(jiǎn)略地表示本發(fā)明實(shí)施形態(tài)5的變更例1的結(jié)構(gòu)的圖。在圖30中,用于內(nèi)部電路的寄存器22,通過接口95與SRAM90a連接。在接口95與寄存器22之間配置內(nèi)部數(shù)據(jù)總線97a,在接口95與SRAM90之間配置內(nèi)部數(shù)據(jù)總線97b。該接口95,具有根據(jù)SRAM90a的數(shù)據(jù)總線寬度(數(shù)據(jù)位數(shù))變換總線寬度的功能。在這種情況下,如果SRAM90a的數(shù)據(jù)位寬度與寄存器22的存儲(chǔ)位數(shù)(DRAN陣列的全局IO線GIO0~GIOn數(shù))相等,則接口95僅在傳送數(shù)據(jù)時(shí)簡(jiǎn)單地控制對(duì)SRAM90a的讀入/讀出,因而沒有必要特別備有總線寬度變更功能。
SRAM90a,還通過接口96與內(nèi)部電路66連接。該接口96,根據(jù)來自內(nèi)部電路66的訪問請(qǐng)求,對(duì)SRAM90a進(jìn)行訪問。該接口96通過內(nèi)部數(shù)據(jù)總線99與SRAM90a連接。在這種情況下,接口96也可以備有數(shù)據(jù)總線寬度變換功能。該內(nèi)部數(shù)據(jù)總線97b和99,也可以是SRAM90a的SRAM陣列內(nèi)的SRAM位線。
在該圖30所示的結(jié)構(gòu)中,內(nèi)部電路66也可以對(duì)SRAM90a進(jìn)行訪問。因此,可以通過訪問而從作為高速存儲(chǔ)器的SRAM90a讀出所需要的數(shù)據(jù),因而可以進(jìn)行高速的數(shù)據(jù)處理,此外,通過將處理后的數(shù)據(jù)存儲(chǔ)在SRAM90a內(nèi),能以高速進(jìn)行數(shù)據(jù)處理結(jié)果的存儲(chǔ)。因此,能夠?qū)崿F(xiàn)具有高速處理功能的存儲(chǔ)器集成電路裝置。對(duì)DRAM陣列1設(shè)置的用于外部電路的寄存器20,通過外部接口60進(jìn)行連接。該結(jié)構(gòu)與在前面的圖29中示出的結(jié)構(gòu)相同。

圖31是簡(jiǎn)略地表示本發(fā)明實(shí)施形態(tài)5的變更例2的結(jié)構(gòu)的圖。在該圖31所示的存儲(chǔ)器集成電路裝置中,與圖29所示結(jié)構(gòu)一樣,配置SRAM陣列90。在該SRAM陣列90上配置存儲(chǔ)數(shù)據(jù)總線MDB0~MBDn。該存儲(chǔ)數(shù)據(jù)總線MDB0~MBDn,與相對(duì)于寄存器22配置的與SRAM陣列90相關(guān)聯(lián)的寄存器100連接。寄存器100,可以通過SRAM數(shù)據(jù)總線SDB與SRAM陣列90之間一次性地進(jìn)行數(shù)據(jù)傳送。對(duì)該寄存器100,內(nèi)部電路66以與該內(nèi)部電路的數(shù)據(jù)總線寬度對(duì)應(yīng)的位數(shù)為單位有選擇地對(duì)寄存器100進(jìn)行訪問。在這種情況下,內(nèi)部電路66,具有對(duì)寄存器100的與內(nèi)部電路66連接的端口依次進(jìn)行選擇的功能。
由于在整個(gè)SRAM陣列90上配置寄存器22與寄存器100之間的存儲(chǔ)數(shù)據(jù)總線MDB(MDB0~MBDn),所以在寄存器22與寄存器100之間沒有必要專門設(shè)置配線區(qū)域。但是,可以用呈直線狀的存儲(chǔ)數(shù)據(jù)總線MDB0~MBDn將寄存器22與寄存器100連接,因而能以最短距離進(jìn)行數(shù)據(jù)傳送。
另外,寄存器100通過SRAM數(shù)據(jù)總線SDB與SRAM陣列90進(jìn)行數(shù)據(jù)傳送,從而能以高速進(jìn)行數(shù)據(jù)傳送。該SRAM數(shù)據(jù)總線SDB,也可以分別與SRAM陣列的SRAM位線連接。存儲(chǔ)數(shù)據(jù)總線MDB0~MBDn,在SRAM位線的上層配線層形成,因而可以在SRAM陣列90與寄存器100之間進(jìn)行數(shù)據(jù)傳送而不會(huì)引起任何問題。
在該圖31結(jié)構(gòu)的情況下,內(nèi)部電路66依次對(duì)存儲(chǔ)在寄存器100內(nèi)的數(shù)據(jù)進(jìn)行訪問。在內(nèi)部電路66內(nèi)設(shè)有預(yù)取存儲(chǔ)器,如依次將數(shù)據(jù)存儲(chǔ)在預(yù)取存儲(chǔ)器內(nèi),則內(nèi)部電路66能以高速對(duì)所需數(shù)據(jù)進(jìn)行處理。此外,由于將SRAM陣列上層的存儲(chǔ)數(shù)據(jù)總線MDB0~MBDn配置在整個(gè)SRAM陣列90的上層,所以能以并行方式進(jìn)行SRAM陣列與寄存器100之間的數(shù)據(jù)傳送和寄存器22與寄存器100之間的數(shù)據(jù)傳送。
圖32是簡(jiǎn)略地表示本發(fā)明的存儲(chǔ)器集成電路裝置的芯片配置的圖。在圖32中,存儲(chǔ)器集成電路裝置200,分成4個(gè)區(qū)域#A、#B、#C、和#D進(jìn)行配置。在區(qū)域#A內(nèi),配置作為一例的具有2M位存儲(chǔ)容量的DRAM矩陣(陣列)202a及作為一例的具有8K位存儲(chǔ)容量的SRAM陣列204a。在DRAM陣列202a的兩側(cè),配置作為第1寄存器的總線接口單元206a、及作為第2寄存器的DRAM讀/寫緩沖寄存器(DRWB)208a。在DRAM存儲(chǔ)陣列202a與DRAM讀/寫緩沖器208a之間,配置用于對(duì)DRAM存儲(chǔ)單元陣列的列進(jìn)行選擇的列譯碼器214a,在DRAM存儲(chǔ)陣列202a芯片中央的一側(cè),配置用于對(duì)DRAM存儲(chǔ)陣列202a的行進(jìn)行選擇的行譯碼器212a。與DRAM讀/寫緩沖器(DRWB)208a相對(duì)地配置與SRAM陣列204a相關(guān)連的用于與SRAM陣列204a傳送數(shù)據(jù)的存儲(chǔ)器讀/寫緩沖器(MRWD)21Oa。該存儲(chǔ)器讀/寫緩沖器210a,對(duì)應(yīng)于在前面圖31中示出的寄存器100。
在區(qū)域#B內(nèi),配置DRAM存儲(chǔ)陣列(矩陣)202b、SRAM陣列204b、總線接口單元(BIU)206b、DRAM讀/寫緩沖器(DRWB)208b、存儲(chǔ)器讀/寫緩沖器(MRWD)210b、列譯碼器214b及行譯碼器212b。該區(qū)域#A及區(qū)域#B的各構(gòu)成要素,相對(duì)于該集成電路裝置的中央?yún)^(qū)域以鏡像對(duì)稱的方式進(jìn)行配置。總線接口單元(BIU)206a和206b,分別進(jìn)行與外部的數(shù)據(jù)傳送,并兼有根據(jù)外部數(shù)據(jù)總線變更總線寬度的功能。因此,該總線接口單元(BIU)206a和206b,分別包含上述第1寄存器和外部接口兩者。
在區(qū)域#C內(nèi),配置DRAM陣列202c、SRAM陣列204c、總線接口單元(BIU)206c、DRAM讀/寫緩沖器(DRWB)208c、存儲(chǔ)器讀/寫緩沖器(MRWB)210c、行譯碼器212c及列譯碼器214c。該區(qū)域#C的構(gòu)成要素的配置,與區(qū)域#A中的構(gòu)成要素的配置相對(duì)于圖的縱向中心線鏡像對(duì)稱。
在區(qū)域#D內(nèi),配置DRAM陣列202d、SRAM陣列204d、總線接口單元(BIU)206d、DRAM讀/寫緩沖器(DRWB)208d、存儲(chǔ)器讀/寫緩沖器(MRWB)21Od、列譯碼器214d及行譯碼器212d。該區(qū)域#C和#D的構(gòu)成要素,相對(duì)于沿該集成電路裝置200的橫向延伸的中心線以鏡像對(duì)稱的方式進(jìn)行配置。由于將各區(qū)域#A~#D的構(gòu)成要素的配置以沿中心線鏡像對(duì)稱的方式進(jìn)行配置,所以,通過在1個(gè)區(qū)域中將構(gòu)成要素按最佳方式配置,可以很容易地對(duì)該集成電路裝置200進(jìn)行最佳配置。
在以集成電路裝置200的中央?yún)^(qū)域的虛線包圍的方框區(qū)域內(nèi),設(shè)置內(nèi)部電路區(qū)域250,用于配置所需要的內(nèi)部電路。在該內(nèi)部電路區(qū)域250內(nèi),配置內(nèi)部電路及控制器等。
另外,在圖32中雖未明確示出,但對(duì)SRAM204a、204b、204c和204d也分別配置行譯碼器。列譯碼器,配置在存儲(chǔ)器讀/寫緩沖器(MRWB)與SRAM陣列之間。當(dāng)對(duì)所有位線同時(shí)進(jìn)行存儲(chǔ)器讀/寫緩沖器(MRWB)與SRAM陣列之間的數(shù)據(jù)傳送時(shí),不需要特意地進(jìn)行列選擇動(dòng)作。各SRAM陣列204a~204d,包含排列成256行32列的存儲(chǔ)單元。各DRAM陣列202a~202d的全局IO線數(shù)為32條。因此,通過在區(qū)域#A~#D內(nèi)同時(shí)進(jìn)行數(shù)據(jù)傳送,可以對(duì)DRAM陣列和SRAM陣列進(jìn)行128位的數(shù)據(jù)傳送。因此,能夠進(jìn)行高速的數(shù)據(jù)傳送。此外,當(dāng)在內(nèi)部電路區(qū)域250內(nèi)形成的內(nèi)部電路對(duì)SRAM陣列、或?qū)Υ鎯?chǔ)器讀/寫緩沖器(MRWB)進(jìn)行訪問時(shí),內(nèi)部電路能以高速處理所需要的數(shù)據(jù)。
如上所述,按照本發(fā)明的實(shí)施形態(tài)5,對(duì)設(shè)在DRAM兩側(cè)的寄存器中的一個(gè)為內(nèi)部電路而設(shè)置的寄存器,進(jìn)一步用內(nèi)部數(shù)據(jù)總線與SRAM陣列連接,所以內(nèi)部電路可以對(duì)作為高速存儲(chǔ)器的SRAM進(jìn)行訪問,因而能實(shí)現(xiàn)高速的數(shù)據(jù)處理。
作為本發(fā)明的存儲(chǔ)器集成電路裝置的內(nèi)部電路,只要是具有生成地址信號(hào)及控制信號(hào)的功能的電路即可,作為內(nèi)部電路,也可以設(shè)置在順序控制器的控制下進(jìn)行邏輯處理的邏輯電路及根據(jù)程序進(jìn)行動(dòng)作的處理機(jī)等。
另外,內(nèi)部電路,也可以不生成地址,而是象圖象數(shù)據(jù)處理等那樣按順序反復(fù)執(zhí)行相同處理的結(jié)構(gòu)。在這種情況下,內(nèi)部電路只生成數(shù)據(jù)請(qǐng)求而地址則按規(guī)定的時(shí)序在內(nèi)部自動(dòng)生成。外部控制器,控制數(shù)據(jù)處理時(shí)序(可以根據(jù)外部時(shí)鐘信號(hào)監(jiān)視進(jìn)行狀況)及對(duì)DRAM的訪問。
以上,詳細(xì)說明了本發(fā)明的最佳實(shí)施形態(tài)。但是,本發(fā)明并不限定于到此為止說明過的實(shí)施形態(tài),可以有各種各樣的變形,本發(fā)明的范圍由所附權(quán)利要求的范圍決定。
權(quán)利要求
1.一種存儲(chǔ)器集成電路裝置,備有存儲(chǔ)單元陣列(1;202a-202d),具有按行和列排列的多個(gè)存儲(chǔ)單元(MC);多條內(nèi)部數(shù)據(jù)總線(GIO0~GIO127;GIO0~GIOn),配置在整個(gè)上述存儲(chǔ)單元陣列上,用于與上述存儲(chǔ)單元陣列的被選定列進(jìn)行數(shù)據(jù)的相互傳送;多個(gè)寄存器(20、22、30、32;206a-206d、208a-208d),各自包含分別與上述多條內(nèi)部數(shù)據(jù)總線對(duì)應(yīng)設(shè)置的多個(gè)寄存電路(25);及控制裝置(62、72;80、82、84、86),用于響應(yīng)數(shù)據(jù)傳送指示而有選擇地將上述多個(gè)寄存器的被選定寄存器與上述多條內(nèi)部數(shù)據(jù)總線連接。
2.根據(jù)權(quán)利要求1所述的存儲(chǔ)器集成電路裝置,其特征在于上述存儲(chǔ)單元陣列(1;202a-202d),包含各自具有配置成多個(gè)行和多個(gè)列的多個(gè)存儲(chǔ)單元(MC)且按行列狀配置的多個(gè)子陣列存儲(chǔ)塊(SBA00-SBA77),沿行方向排列的子陣列存儲(chǔ)塊構(gòu)成行存儲(chǔ)塊(RB#0-RB#7),沿列方向的排列的子陣列構(gòu)成列存儲(chǔ)塊(CB#0-CB#7),并且,還包含與上述各子陣列存儲(chǔ)塊相對(duì)應(yīng)并對(duì)每個(gè)子陣列存儲(chǔ)塊按規(guī)定數(shù)設(shè)置的多條局部數(shù)據(jù)總線(LIOa-LIOd),上述多條內(nèi)部數(shù)據(jù)總線(GIO0-GIO127;GIO0-GIOn),備有在與上述多條局部數(shù)據(jù)總線不同的配線層上形成、且對(duì)上述每個(gè)列存儲(chǔ)塊分別按規(guī)定數(shù)設(shè)置的全局?jǐn)?shù)據(jù)總線(GIO0-GIO127;GIO0-GIOn)。
3.根據(jù)權(quán)利要求2所述的存儲(chǔ)器集成電路裝置,其特征在于上述存儲(chǔ)單元陣列(1;202a-202d)具有四邊形,上述多個(gè)寄存器(20、22、30、32;206a-206d;208a-208d),包括沿著在上述四邊形的至少上述列方向上相對(duì)的2邊配置的寄存器(20、22;206a-206d;208a-208d)。
4.根據(jù)權(quán)利要求3所述的存儲(chǔ)器集成電路裝置,其特征在于上述多個(gè)寄存器(20、22、30、32;206a-206d;208a-208d),還包括沿著與上述2邊不同的邊配置的寄存器(30、32),上述存儲(chǔ)器集成電路裝置,還備有連接配線(SGIO0-SGIO127;SGIO0-SGIOn),在與用于將配置于上述不同邊的寄存器和上述多條內(nèi)部數(shù)據(jù)總線(GIO0-GIO127;GIO0-GIOn)連接的上述全局?jǐn)?shù)據(jù)總線不同的配線層上形成。
5.根據(jù)權(quán)利要求4所述的存儲(chǔ)器集成電路裝置,其特征在于上述連接配線(SGIO0-SGIO127;SGIO0~SGIOn),與上述局部數(shù)據(jù)總線(LIOa-LIOd)平行且在與上述局部數(shù)據(jù)總線不同的配線層(56a-56c)上形成。
6.根據(jù)權(quán)利要求4所述的存儲(chǔ)器集成電路裝置,其特征在于上述連接配線(SGIO0-SGIO127;SGIO0-SGIOn),與上述局部數(shù)據(jù)總線(LIOa-LIOd;41a-41d)平行且在相同的配線層(42a-42d)上形成。
7.根據(jù)權(quán)利要求1所述的存儲(chǔ)器集成電路裝置,其特征在于上述多個(gè)寄存器(20、22、32、34;206a-206d;208a-208d)中的不是全部而是至少1個(gè)寄存器(20;20、30;206a-206d),與上述存儲(chǔ)器集成電路裝置的外部連接,并且,多個(gè)寄存器的其余寄存器的至少1個(gè)寄存器(22;22、32;208a-208d),與上述存儲(chǔ)器集成電路裝置的內(nèi)部電路(66;90;204a-204d)連接。
8.根據(jù)權(quán)利要求7所述的存儲(chǔ)器集成電路裝置,其特征在于;上述內(nèi)部電路,備有第2存儲(chǔ)單元(90;204a-204d),能以高于上述存儲(chǔ)單元陣列的速度存??;及內(nèi)部總線(SBL0-SBLn;MDB0-MDBn),在上述至少1個(gè)寄存器和上述第2存儲(chǔ)單元之間,與上述內(nèi)部數(shù)據(jù)總線分別設(shè)置。
9.根據(jù)權(quán)利要求7所述的存儲(chǔ)器集成電路裝置,其特征在于上述控制裝置(62、72;80、82、84、86),備有第1控制裝置(62),用于根據(jù)來自外部的控制信號(hào)對(duì)上述與外部連接的寄存器(20)的動(dòng)作進(jìn)行控制;及第2控制裝置(72),用于根據(jù)來自上述內(nèi)部電路(66)的控制信號(hào)對(duì)上述與內(nèi)部電路連接的寄存器(22)的動(dòng)作進(jìn)行控制。
10.根據(jù)權(quán)利要求1所述的存儲(chǔ)器集成電路裝置,其特征在于上述控制裝置(62、72),包含用于根據(jù)寄存器間數(shù)據(jù)傳送指示而在上述多個(gè)寄存器(20、22、30、32)的被選定寄存器(20、22)之間通過上述內(nèi)部數(shù)據(jù)總線(GIO0-GIO127;GIO0-GIOn)進(jìn)行數(shù)據(jù)傳送的裝置(62b),上述根據(jù)寄存器間數(shù)據(jù)傳送指示的數(shù)據(jù)傳送,在上述存儲(chǔ)單元陣列(1)的選擇列與上述內(nèi)部數(shù)據(jù)總線分離時(shí)執(zhí)行。
11.根據(jù)權(quán)利要求1所述的存儲(chǔ)器集成電路裝置,其特征在于上述控制裝置(62、72;80、82、84、86),包含用于響應(yīng)數(shù)據(jù)讀出傳送指示而將上述存儲(chǔ)單元陣列(1)的被選定的存儲(chǔ)單元的數(shù)據(jù)讀到上述內(nèi)部數(shù)據(jù)總線(GIO0-GIO127;GIO0-GIOn)上并將上述多個(gè)數(shù)據(jù)寄存器的被選定的寄存器(20、22、30、32)與上述內(nèi)部數(shù)據(jù)總線連接的裝置(62a、62b、64)。
12.根據(jù)權(quán)利要求11所述的存儲(chǔ)器集成電路裝置,其特征在于上述多個(gè)寄存器(20、22、30、32)的被選定寄存器(20、22、30、32),包含用于讀入和保持在上述內(nèi)部數(shù)據(jù)總線上讀出的存儲(chǔ)單元數(shù)據(jù)的裝置(25a;25a、25cr;26ra、26rb)。
13.根據(jù)權(quán)利要求7所述的存儲(chǔ)器集成電路裝置,其特征在于上述控制裝置(62、72),備有判斷裝置(64f、64g、64h),接受從外部施加的數(shù)據(jù)讀出請(qǐng)求指示和外部地址信號(hào)及由內(nèi)部電路施加的數(shù)據(jù)讀出請(qǐng)求指示和內(nèi)部地址信號(hào),并將上述來自外部的數(shù)據(jù)讀出請(qǐng)求指示及上述來自內(nèi)部電路的數(shù)據(jù)讀出請(qǐng)求指示同時(shí)激活,且判斷上述外部地址信號(hào)與內(nèi)部地址信號(hào)是否一致;及讀出判優(yōu)激活裝置(64a、64a、64rc),用于響應(yīng)來自上述判斷裝置的同時(shí)激活及表示地址一致指示的一致指示而將上述與外部連接的寄存器(22)及上述與內(nèi)部電路(66)連接的寄存器(22)連接于上述內(nèi)部數(shù)據(jù)總線(GIO0-GIO127;GIO0-GIOn),從而將已讀到上述內(nèi)部數(shù)據(jù)總線上的數(shù)據(jù)讀入上述與外部電路連接的寄存器及上述與內(nèi)部電路連接的寄存器。
14.根據(jù)權(quán)利要求1所述的存儲(chǔ)器集成電路裝置,其特征在于上述控制裝置(62、72),包含裝置(62a、62b、64),用于響應(yīng)數(shù)據(jù)寫入傳送指示而將上述存儲(chǔ)單元陣列(1)的多個(gè)列(BL)中的選擇列(CSL)與上述內(nèi)部數(shù)據(jù)總線(GIO0-GIO127;GIO0-GIOn)連接,且將上述多個(gè)寄存器(20、22、30、32)的至少2個(gè)寄存器(20、22)與上述內(nèi)部數(shù)據(jù)總線連接,從由上述數(shù)據(jù)寫入傳送指示指定的至少2個(gè)寄存器中的1個(gè)寄存器(24)將寫入數(shù)據(jù)傳送到上述內(nèi)部數(shù)據(jù)總線上,并將該寫入數(shù)據(jù)寫入上述被選擇列及上述至少2個(gè)寄存器中的另1個(gè)寄存器(22)。
15.根據(jù)權(quán)利要求1所述的存儲(chǔ)器集成電路裝置,其特征在于上述存儲(chǔ)單元陣列(1;202a-202d)的存儲(chǔ)單元(MC),是動(dòng)態(tài)型存儲(chǔ)單元。
16.根據(jù)權(quán)利要求8所述的存儲(chǔ)器集成電路裝置,其特征在于第2存儲(chǔ)單元(90;204a-204d),包含多個(gè)靜態(tài)型存儲(chǔ)單元(SMC)。
17.根據(jù)權(quán)利要求1所述的存儲(chǔ)器集成電路裝置,其特征在于上述存儲(chǔ)單元陣列(1;202a-202d)具有四邊形,且上述內(nèi)部數(shù)據(jù)總線(GIO0-GIO127;GIO0-GIOn),沿上述列的延伸方向配置,上述多個(gè)寄存器(20、22、30、32;206a-206d;208a-208d),包括沿著在上述列的延伸方向上相對(duì)的2邊配置的寄存器(20、22;206a-206d;208a-208d)。
18.根據(jù)權(quán)利要求17所述的存儲(chǔ)器集成電路裝置,其特征在于上述多個(gè)寄存器(20、22、30、32),還包括沿著與在上述四邊形的上述列方向上相對(duì)的2邊不同的邊配置并通過在與上述內(nèi)部數(shù)據(jù)總線不同的配線層上形成的連接配線(SGIO0-SGIO127;SGIO0-SGIOn)與上述內(nèi)部數(shù)據(jù)總線連接的寄存器(30、32)。
19.根據(jù)權(quán)利要求18所述的存儲(chǔ)器集成電路裝置,其特征在于上述連接配線(SGIO0-SGIO127;SGIO0-SGIOn),在整個(gè)上述存儲(chǔ)單元陣列(1)上沿著上述行的延伸方向配置。
20.根據(jù)權(quán)利要求1所述的存儲(chǔ)器集成電路裝置,其特征在于上述存儲(chǔ)單元陣列(1;202a-202d)及在上述存儲(chǔ)單元陣列的列方向上相對(duì)配置的寄存器(20、22、30、32;206a-206d;208a-208d),分別配置在矩形半導(dǎo)體芯片(200)上的4個(gè)分割區(qū)域(#A-#D)內(nèi)。
全文摘要
寄存器(20、22;20、22、30、32)沿著動(dòng)態(tài)隨機(jī)存取存儲(chǔ)單元陣列(1)的4邊的至少相對(duì)的2邊配置。這些寄存器,通過用于存儲(chǔ)單元陣列的內(nèi)部數(shù)據(jù)傳送的內(nèi)部數(shù)據(jù)總線(GIOO-GIO127;GIOO-GIOn;SGIOO-SGIOn)相互連接。沿相對(duì)的2邊配置的寄存器(20、22;20、22、30、32)的至少1個(gè)(20;20、30),與外部數(shù)據(jù)總線連接,其余寄存器(22;22、32)通過內(nèi)部數(shù)據(jù)總線與內(nèi)部電路連接。對(duì)與外部電路連接的寄存器(20),設(shè)置根據(jù)外部控制信號(hào)控制動(dòng)作的外部控制器(62),對(duì)與內(nèi)部電路連接的寄存器(22),設(shè)置根據(jù)來自內(nèi)部電路的控制信號(hào)控制動(dòng)作的內(nèi)部控制器(72)。僅當(dāng)外部電路和內(nèi)部電路對(duì)存儲(chǔ)單元陣列(1)的同一地址的存儲(chǔ)單元的數(shù)據(jù)進(jìn)行讀出時(shí),允許外部電路和內(nèi)部電路同時(shí)訪問存儲(chǔ)單元陣列。
文檔編號(hào)G11C11/407GK1228191SQ96180420
公開日1999年9月8日 申請(qǐng)日期1996年10月28日 優(yōu)先權(quán)日1996年10月28日
發(fā)明者大谷順, 山崎彰, 奧村直人, 樋口崇 申請(qǐng)人:三菱電機(jī)株式會(huì)社
網(wǎng)友詢問留言 已有0條留言
  • 還沒有人留言評(píng)論。精彩留言會(huì)獲得點(diǎn)贊!
1