專利名稱：用于互補金屬氧化物場效應(yīng)晶體管半導(dǎo)體動態(tài)存貯器的字線升壓電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及升壓電路，尤其是半導(dǎo)體存貯器字線時鐘電路所用的升壓電路。
在以前的文獻中描述過各種用途的不同配置的升壓電路。
1977年12月6日公布的(美國專利4，061，929號)Asano的題為“獲得高于電源電壓的直流電壓的電路”中，描述了一種升壓電路，它具有多個串序連接的單元，每單元包括一電容器和多個MOS場效應(yīng)管，但不包含任何變壓器或二極管。
1977年6月14日分布的KobayaShi等的題為“利用二個互補金屬絕緣半導(dǎo)體(MIS)電路組成的電平移位器的升壓電路”的美國專利(申請?zhí)?，029，973)中，發(fā)明了一種改善的升壓電路。其改進在于它在由互補MIS半導(dǎo)體集成電路組成的電平變換電路中用MISFET作為開關(guān)裝置，從而避免了傳統(tǒng)開關(guān)裝置所造成的電壓損耗。
在1980年8月5日分布的Stewart的題為“電平移動電路”的美國專利4，216，390中，有一門控裝置，它偏置到只在信號跳變期間才有電流通過，把輸入信號源來的二進制信號傳送到一鎖存電路，且只當(dāng)該信號源和該鎖存器工作在相近電壓時才進行這種傳送。隨著數(shù)據(jù)傳送，該鎖存器上的工作電壓就增大。該鎖存器輸出信號的電壓電平就相應(yīng)增大，但該鎖存器的狀態(tài)維持不變，因此沒有穩(wěn)態(tài)電流通過該門控裝置。
在1977年8月30日Asano的題目也是“電平移動電路”的美國專利號4，045，691中，發(fā)明了一種電平移動電路，它包括一連接到一第一電壓源的反相器並提供輸入脈沖。一電容器和定向開關(guān)元件串行接在該反相器的輸出點和該第一電壓源的一個電位點之間。第一金屬氧化物-場效應(yīng)管(MOS-FET)的輸入接到該反相器的輸出，而第二MOS-FET的輸入接到該電容器和該定向開關(guān)元件間的連接點。該第一MOS-FET的源極接到該第一和第二電壓源的公共端，而第二MOS-FET的源極接到該第二電壓源的另一端。在該第一和第二MOS-FET的漏極的公共連接點與該第二電壓源的一個電位點之間就生成輸出電壓。
在1976年12月28日發(fā)布的Rosenthal等的題為“電壓幅度倍增電路”的美國專利4，000，412中，描述了一種電路，它所產(chǎn)生的脈沖電位及電壓電平可以超出以及/或者大于加到該電路上的工作電位。每一電路包括第一和第二晶體管，以在一個時間間隔，把一第一電壓加到一個電容器的一個極板，而把一第二電壓加到該電容器的另一極板。在此后的一時間間隔內(nèi)，該第一和第二晶體管截止，並且一第三晶體管把第二電位加到該電容器的該一極板。該電容器的該一極上電位的變化就耦合到該電容器的另一極，並在此產(chǎn)生一超出該第一和第二電壓范圍的輸出電位。該第一電壓與該輸出電位差間的電位差的幅度大于該第一和第二電壓間的電位差。該電路也可包含能交替地把該第一電壓而后把該輸出電位加到一輸出點的裝置，這就可以產(chǎn)生幅度大于所加電位幅度的脈沖信號。該兩個或更多輸出可以組合起來產(chǎn)生直流(D.C)電平。它還包括一工作電位脈沖源工作的電路。
1985年5月28日公布的Okumura的美國專利4，520，463描述了一種具有改進的可在低功耗下工作的地址譯碼器的存貯器電路，該地址譯碼器包括一邏輯裝置和許多傳輸門。該邏輯裝置可對存貯單元陳的許多地址線所提供的地址信號的一部分進行譯碼。而傳輸門位于該邏輯裝置和地址線之間，在給定的不同的部分地址信號下，通過使傳輸門中的一個有效，而把該邏輯裝置的輸出信號送到一選中的行線。
在1986年3月4日公布的Baba的美國專利4，574，203中，描述了一種時鐘生成電路，它包含一開關(guān)控制電路以控制-CMOS電路，該CMOS電路包括分別具有第一和第二導(dǎo)電性類型的第一和第二晶體管。該時鐘生成電路還包括一升壓電容器，其第一端接到該第一和第二晶體管的連接處。該開關(guān)電路包含一第三晶體管，它具有第一導(dǎo)電類型，它接在第一晶體管柵極和第一與第二晶體管的連接點之間，該開關(guān)電路還包括一第四晶體管，它具有第二導(dǎo)電類型，並接在該第一和第二晶體管柵極之間。該第二晶體管柵極接成能接收一輸入時鐘信號，而第三和第四晶體管連接在一起以接收由延時輸入時鐘信號所產(chǎn)生的延時的時鐘信號。升壓電容器的第二端接成可接收進一步延時的反相的時鐘信號。當(dāng)該延時的時鐘信號具有第一個值時，該開關(guān)電路把第一和第二晶體管的柵極連在一起，並在第一和第二晶體管的連接點產(chǎn)生一具有第一電平的輸出信號。當(dāng)該延時的時鐘信號達到第二電平時，該開關(guān)電路把該第一晶體管柵極接到該第一和第二晶體管的連接點，並且升壓電容器把輸出信號升壓到一第二電平。
關(guān)于電壓或電平提升電路的其它參資料見下述美國專利。
1976年12月21日由T.NaKajima的題為“鐘控門電路“的美國3，999，081號專利。
1976年9月21日發(fā)布的Luisi等的題為“高速-低造價鐘控CMOS邏輯裝置”，美國3，982，138號專利。
1976年3月30日發(fā)布的Y.Suzuki的題為“邏輯電路裝置”，的美國3，947，829號專利。
1976年3月9日公布的Y.Suzuki的題為“采用絕緣柵場效應(yīng)晶體管的邏輯電路裝置”，美國3，943，377號專利。
1974年12月3日公布的M.Kubo的題為“半導(dǎo)體電路”，美國3，852，625號專利。
1974年4月2日公布的J.S.Dame的“電壓電平移動電路”的美國3，801，831號專利。
1978年12月12日發(fā)布的題為“電氣集成電路芯片”，美國4，129，794號專利。
1983年8月9日發(fā)布的題為“升壓電路”，美國4，398，100號專利。
1987年1月27日發(fā)布的題為“半導(dǎo)體存貯器中提升字線時鐘電壓的電路”，美國4，639，622號專利。
1987年11月17日公布的題為“用CMOS電路和升壓電容器構(gòu)成的半導(dǎo)體集成電路器件”，美國4，707，625號專利。
本發(fā)明的目的是提供一種可提高其字線電壓的半導(dǎo)體時鐘電路。


圖1是以前文獻中所用升壓電路的原理說明。
圖2是按照本發(fā)明的升壓電路的一種實施方案的原理說明。
圖3是根據(jù)本發(fā)明的升壓電路的另一種實施方案的原理說明。
圖4是把圖2的升壓電路用于一CMOS動態(tài)隨機存取存貯器(DRAM)系統(tǒng)的原理說明。
圖5、6、7是說明圖4所示系統(tǒng)工作情況的波形。
圖8是把圖3的升壓電路用于CMOSDRAM系統(tǒng)的原理說明。
圖9、10、11是說明圖8所示系統(tǒng)工作情況的波形。
本發(fā)明描述了兩種可用于MOSDRAM的新的字線升壓時鐘。這些新電路只要求一個升壓電容器並使字線放電較快，從而改善了該DRAM的存取時間。
在傳統(tǒng)的CMOSDRAM設(shè)計中，其字線電壓，對于n-陣列，常常升壓到高于其VDD電源電平以上，對于P-陣列，常常升壓到低于其VDD，以便恢復(fù)這些存貯單元的全部信號。在本發(fā)明中，發(fā)明了一種高速CMOSDRAM，它采用負襯底偏置的P-陣列。其字線電壓被下調(diào)到至少比GND(地電位)低一個陣列傳輸器件的門限電壓，以恢復(fù)這些存貯單元的全部信號。這種負襯底偏置使得nmos器件在字線時鐘的升壓相位期間保持負電壓。在本發(fā)明中，描述了兩種升壓字線時鐘電路的實施例，它表明比以前的電路有顯著的優(yōu)點。本發(fā)明的新電路與以前電路(比如美國專利4，678，941中所述的設(shè)計)間的一個基本差別在于升壓期間使NMOS器件的柵極以浮動的方法驅(qū)動負載到負電壓。圖1，2和3以其設(shè)計的簡化原理圖的方式說明這種差別的實質(zhì)。圖1中是以前的設(shè)計方法，其負載(字線，結(jié)點2)通過器件4和8(器件6截止)對地放電。在負載充分放電后，當(dāng)點12為地電位時，器件8的柵極下拉到器件10的｜∨TP｜。然后，當(dāng)點16變?yōu)榈仉娢粫r，該升壓電容器14將進一步把該柵極拉向負。當(dāng)器件8的門截止時，點18將與除器件4以外的其余電路隔離開並處于浮動狀態(tài)。當(dāng)點22向地電位變化時，升壓電容器20將把該負載線向負拉。圖2和圖3給出了本發(fā)明電路的簡化實施例。圖2中，器件24的柵極通過器件28接到點26。當(dāng)點36為高、點38為低時，點30(字線負載)通過器件32和24放電。在結(jié)點30充分放電后，點38拉到VDD，使器件28導(dǎo)通而器件40截止。該NMOS晶體管24的柵極和漏極連在一起並構(gòu)成二極管。當(dāng)升壓電容器42把點26拉到負時，由于器件24的二極管接法，它將完全截止，而點30將通過器件32拉向負值。在圖3中，器件24接在升壓電容器42和點30之間。當(dāng)器件40導(dǎo)通、器件28和24截止時，點30處的字線負載將通過器件32放電。在該負載充分放電后，器件40將截止而器件28導(dǎo)通，使器件32變成二極管。當(dāng)點74拉到地電位時，點30將隨器件24的導(dǎo)通而拉向負值。與圖1和圖2不同，圖3中，負載只通過一個NMOS器件放電，因此，其放電比另兩種電路要快。
圖4示出了圖2的電路加入到升壓時鐘系統(tǒng)的情況，而圖5、6和7給出了各點的波形。一容性負載接到點30。該電路的工作原理如下。
準(zhǔn)備階段開始，接到或非門58的輸入線106和108上的定時信號是高電平，接到點36的或非門58的輸出是低。其柵極接到36的器件34和32分別為通和斷，而負載維持為VDD。點36以兩條途徑接到與非門60;即直接連接和通過由反相器62，64，66和68組成的反相器鏈后再到門60。門60的輸出點70是高而點38是低。器件40導(dǎo)通而器件28截止，而點72處于VDD，器件24導(dǎo)通。點26處于地電位而器件32截止，從而防止負載向地放電。由于由78，80，82，84，86，88和90等反相器組成的延時鏈的作用，點74是高電平並具有與點38相反的極性。NMOS晶體管92導(dǎo)通，器件94截止，使點96處于VDD-VTN電平。與非門98具有輸入36和74，其輸出點100為高，使器件102截止。接在點96和26之間的升壓電容器42是倒相電容器(inversionCapacitor)。它具有電壓降VDD-VTN，該電壓加到其柵極和源/漏極間，並具有使其完全導(dǎo)通的最大電容。
放電及升壓階段當(dāng)引線106和108上的定時信號降到地電位時，點36變高，使器件32導(dǎo)通而器件34截止。在經(jīng)過反相器62到68所產(chǎn)生的延時時間使點110變高之前，與非門60的輸出點70一直處于高電平。這使點72高，使負載通過器件32和24對地放電。時延決定了負載的放電時間。並且可很容易地通過在反相器68和門60間加入偶數(shù)個反相器來改變延遲時間。點36的高電平狀態(tài)將立即使點100變低，使器件102慢慢導(dǎo)通，因為門98比器件102的尺寸的W/L(寬度/長度)小。這將使點96慢慢地從VDD-VTN提升到VDD。負載通過器件32和24放電使得點26的電位變高。由于電容器42的容性耦合，它反過來使點96向上波動。但是這種波動少于VTN而點96仍低于VDD。若點96預(yù)充電到VDD而不是VDD-VTN，則該向上波動將使96處的過沖高出VDD太多。在點26處的波動消除之后，點96將完全充電到VDD。在由反相器62到68所確定的時延之后，點70變低。這使器件28導(dǎo)通而器件40截止。器件24現(xiàn)在變成一二極管。點70處的低電平狀態(tài)經(jīng)過反相器鏈78到90傳播，並使點74變低。這使器件94靠器件92和102而導(dǎo)通。點96通過器件94從VDD向地電位放電，此后，點26通過升壓電容器42從地向負升壓。通過器件32導(dǎo)通，點30也升高點26同樣的電壓。
復(fù)原階段通過使引線106或108的定時信號拉到VDD就可實現(xiàn)復(fù)原。在復(fù)原期間沒有觀測到有害的過沖或下沖現(xiàn)象。
圖8給出了把圖3的電路加入到升壓時鐘系統(tǒng)的情況，而圖9，10和11給出了其各點的波形。一容性負載接到點30。該電路的工作說明如下。
準(zhǔn)備階段開始，線106和108上的定時信號為高，而接到點36的或非門的輸出為低。這反過來使點26變高而器件40截止。器件34因其柵極接到點36而導(dǎo)通，並使點30上拉到VDD，它使器件94和器件124導(dǎo)通而使點72和126對地放電。與非門60的輸出點70變高。這迫使點74變高，點128變低。接著，器件28和24截止。點30處的高狀態(tài)使點130變低。接在點74和130間的升壓電容是倒相電容器。它具有一電壓降VDD在其柵極和源/漏極之間並且具有使其完全導(dǎo)通最大電容量。
放電和升壓階段當(dāng)線106和108上的定時信號降到地電位時，點36變高而使器件34截止。與非門輸出點70的電位在由反相器134，136，138，140，142和144決定的時延而使點132變高之前仍保持高電位。只要點70保持高，點26是低，並把點72拉高，使器件32導(dǎo)通。器件94的W/L的選擇應(yīng)使器件94在完全導(dǎo)通的情況下使器件40能把點72拉高。器件32完全使點30放電，它也使器件124和94都截止。在反相器134到144決定的時延之后，點70變低強迫點26變高。這使器件40截止但使器件150導(dǎo)通。這使器件152的柵極和漏極連在一起而變成二極管。點126和點72連在一起並放電到器152的VTN。點70的低狀態(tài)經(jīng)過反相器鏈160，162，164，166，168，170，172和174傳播，在5個反相器延時之后，反相器168之后的點176變高，它經(jīng)過與非門178和反相器180之后使器件24和28導(dǎo)通。176處的高狀態(tài)使三個反相器之后的點74變成地電位，它通過升壓電容器42使點130變負。因為器件24導(dǎo)通，點30也自舉到點130處同樣的電壓。
復(fù)原階段使引線106或108上的定時信號中的任一個上提到VDD就可使電路復(fù)原。點36變低，器件34導(dǎo)通，使點30提高。與非門178的一個輸入是點36，它通過使點128變低而使器件28和24截止。若沒有與非門178，點128將必須呆在高電位VDD，並且當(dāng)點30提到VDD時，由于通過器件24的容性偶合作用而具有不可接受的過沖。在復(fù)原期間沒有觀察到有害的過沖和下沖。
權(quán)利要求
1.一種用于半導(dǎo)體存貯器陳列字線的升壓時鐘電路，其特征在于一升壓電容器元件，第一、第二、第三、第四和第五晶體管，每一個都有源極、漏極和柵極，該第一和第五晶體管具有第一種導(dǎo)電類型，而第二、第三和第四晶體管具有第二種導(dǎo)電類型，該第一和第二晶體管的電極在第一點處連接在一起並接到存貯陳列的字線，該第三晶體管的一個電極與所述第二晶體管的一個極相接，且該電極接到上述升壓電容元件，該第四晶體管的一個電極與上述第二晶體管的一個電極相接，該第五晶體管的一個電極與所述第四晶體管的一個極相接，一電位源VDD和地電位源GND，其第一和第五晶體管的電極接電位源VDD，第一晶體管有一個電極在第二點與一定時信號源相接，開始時，上述第二點的所述定時信號處于第一電平，並且第一晶體管導(dǎo)通、第二晶體管截止，這時，與上述第一點相接的字線處于電位VDD，其中，隨著該定時信號轉(zhuǎn)換到一第二電平，其第一晶體管截止，其第二晶體管導(dǎo)通，與上述第一點相連的字線的電壓電平VDD將至少通過該第二晶體管放電，且與該第一點相連的上述字線變成通過該第二晶體管與上述升壓電容器相接，因而該字線的電壓電平將變得比上述地電位GND更負。
2.根據(jù)權(quán)利要求1的升壓時鐘電路，其特征在于其第二晶體管的源極在第三點與上述第三晶體管的漏極相接，其第二晶體管的漏極與上述第一晶體管的漏極相接並在所述第一點與所述字線相連，其第四晶體管的漏極與上述第三點相連，其第四晶體管的源極與其第三晶體管的柵極相接，其第五晶體管的漏極與上述第三晶體管的柵極相接，其第五晶體管的源極和其第一晶體管的源極接到上述電位源VDD，其第三晶體管的源極接到上述地電位源GND，其第一和第二晶體管的柵極與上述第二點處的定時信號源相接，其中，隨著上述定時信號電平的改變，上述第一點處其字線的電壓電平VDD將通過其第二和第三晶體管向地電位GND放電，且上述升壓電容器通過第二晶體管與上述第一點相連，因此使第一點處的字線電平變得比其地電位GND更負。
3.根據(jù)權(quán)利要求1的升壓時鐘電路，其特征在于其第二晶體管的漏極和其第一晶體管的漏極在上述第一點相接，其第三晶體管的漏極和其第四晶體管的漏極與上述第一點相接，其第三晶體管的源極與上述升壓電容元件相接，其第四晶體管的源極與上述第二晶體管的柵極相接，其第五晶體管的漏極連到其第四晶體管的源極再連到其第二晶體管的柵極，其第一晶體管的源極和第五晶體管的源極接到所述電位源VDD，其第二晶體管的源極接到地電位源GND，而其第一和第五晶體管的柵極接所述定時信號源，在其中，隨著所述定時信號電平改變，在其第一點處的字線上的電壓電平VDD就通過其第二晶體管向地電位GND放電，並且由于其升壓電容器通過第三晶體管接到其第一點，其第一點處的字線電平將變得比上述地電位GND更負。
4.根據(jù)權(quán)利要求2的升壓時鐘電路，其特征在于隨著接到其第二晶體管柵極的第二點處的上述定時信號電平的改變，其第一點處的字線電壓將通過其第二和第三晶體管向與第三晶體管的源極相接的所述地電位GND放電，並且，在上述第一點的字線上的電壓放電之后，從上述升壓電容器來的負電壓通過其第二晶體管加到第一點處的字線上。
5.根據(jù)權(quán)利要求4的升壓時鐘電路，其特征是它包括一個第一邏輯門，其輸出端接到上述第五晶體管的柵極，該邏輯門的第一輸入端接到上述第二點的定時信號源，它還包括一第一反相器，其輸入端接所述第二點的定時信號源，其輸出端接上述第一邏輯門的第二輸入端，它還包括一第二邏輯門，其第一輸入端接到上述第二點處的定時信號源，它還具有第二反相電路，其輸入端接上述第一邏輯門的輸出端，其第一輸出端接上述第二邏輯門的第二輸入端，其第二輸出端接到升壓電容元件。
6.根據(jù)權(quán)利要求4的升電時鐘電路，其特征是其中，其第二點處的定時信號是處于上述第一邏輯電平，其柵極與該第二點相接的第一晶體管開頭處于導(dǎo)通狀態(tài)，而使第一點處的字線處于VDD，並且第二晶體管初始時處于截止條件，使所述第三點處于地電位GND，其第五晶體管初始條件為導(dǎo)通，而其第四晶體管的初始狀態(tài)為截止，第三晶體管導(dǎo)通，其柵極通過第四晶體管的導(dǎo)通而接到VDD，並且，隨著第二點處的定時信號變到上述第二電平條件，其第一晶體管截止，其第二晶體管導(dǎo)通，其第二點處的定時信號的第二電平狀態(tài)被第一反相器反相並維持其第五晶體管導(dǎo)通，因此，其第三晶體管仍導(dǎo)通，第一點處的字線上的電位VDD就通過第二和第三晶體管向地電位GND放電。
7.根據(jù)權(quán)利要求6的升壓時鐘電路，其特征是它包含第六、第七和第八晶體管，該第六晶體管的柵極接到上述第二邏輯門的輸出，其漏極接上述升壓電容元件而其源極接電位源VDD，該第七晶體管的柵極接到其第二反相器的第二輸出端，其漏極接到上述第六晶體管的漏極，其源極接到地電位GND，該第八晶體管的漏極接到電位VDD，其柵極接上述第二反相裝置的第一輸出端和上述第二邏輯門的第二輸入端，其源極接到上述第六和第七晶體管的漏極並接到升壓電容裝置，在這里，隨著通過第三邏輯門把上述第二定時信號在第二點接入，該第六晶體管導(dǎo)通，而隨著從其第二反相裝置的輸出使第七晶體管導(dǎo)通，從而使升壓電容器向地電位放電，因而使與字線連接的第三點和第一點處于負電位。
8.根據(jù)權(quán)利要求3的升壓時鐘電路，其特征在于隨著與第二晶體管的柵極相連的第二點處的定時信號電平的改變，其第一點處的字線上的電壓將通過第二晶體管向與該第二晶體管的源極相接的地電位GND放電，並且，在該第一點處的字線上的電壓放電后，從升壓電容器來的負電壓將通過該第二晶體管加到該第一點處的字線上。
9.根據(jù)權(quán)利要求8的升壓時鐘電路，其特征是它包括有第一邏輯門、第二邏輯門、第一反相電路、第三邏輯門和第二反相電路，該第一邏輯門的輸出端接到上述第五晶體管的柵極，其第一輸入端接上述第二點處的定時信號源，該第二邏輯門的輸出端接上述第一邏輯門的第二輸入端，其第一輸入端接第二點處的定時信號源，該第一反相電路的輸入端接第二點處的定時信號源，其輸出端接第二邏輯門的第二輸入端，該第三邏輯門的輸出接其第三晶體管的柵極，其第一輸入端接第二點處的定時信號，其第二反相電路的輸入端接上述第二邏輯門的輸出端，其第一輸出端接到上述第三邏輯門的第二輸入端，而其第二輸出端接上述升壓電容元件。
10.根據(jù)權(quán)利要求9的升壓時鐘電路，其特征是，其第二點處的定時信號是處于第一電平，其柵極與該第二點相連的第一晶體管開始導(dǎo)通，使與該第一點相連的字線處于VDD，而第三和第四晶體管開始截止，第五晶體管開始截止和第四晶體管開始截止並使第五晶體管導(dǎo)通，並且，隨著第二點處的定時信號轉(zhuǎn)換到第二電平，其第一晶體管截止，第二晶體管導(dǎo)通並使第一點和字線放電，該第二點上的定時信號的第二電平被其第一反相裝置反相，並使第五晶體管截止，因此第四晶體管導(dǎo)通而使第一點處和字線上的電壓通過其第二晶體管向負電位變化。
11.根據(jù)權(quán)利要求1、2或3的升壓時鐘電路，其特征為其第一和第五晶體管是PMOS器件，而其第二、第三和第四晶體管是NMOS器件。
全文摘要
該時鐘電路的基本特性在于其NMOS器件的浮動?xùn)诺慕Y(jié)構(gòu)使升壓期間可驅(qū)動其負載到負電位。在實施例1中，第一器件柵極經(jīng)第二器件接第一點。當(dāng)?shù)谌c高第四點低時，與字線相連的第二點經(jīng)第一和第三器件放電。在第二點充分放電后，第四點拉到VDD，使第二器件導(dǎo)通而第四器件截止。第一(NMOS)晶體管的柵極和漏極連在一起而構(gòu)成二極管。當(dāng)升壓電容把第三點下拉到負電位時，由于第一晶體管的二極管接法使它完全截止，而第二點通過第三器件拉到負電位。
文檔編號G11C11/408GK1046821SQ9010239
公開日1990年11月7日 申請日期1990年4月25日 優(yōu)先權(quán)日1989年4月26日
發(fā)明者桑豪東, 衛(wèi)華, 劉朝春·尼克 申請人:國際商業(yè)機器公司