本發(fā)明是有關(guān)于一種存儲(chǔ)陣列，尤其是一種存儲(chǔ)單元能夠共享深參雜區(qū)的存儲(chǔ)陣列。

背景技術(shù)：

電子可重復(fù)寫入的非揮發(fā)性存儲(chǔ)器是一種在沒有電源供應(yīng)時(shí)仍然能夠保存儲(chǔ)存的信息，并且能夠允許在電路板上被重復(fù)寫入的存儲(chǔ)器。由于這種非揮發(fā)性存儲(chǔ)器所能應(yīng)用的范圍相當(dāng)廣泛，因此將非揮發(fā)性存儲(chǔ)器與其他主要電路嵌入在同一芯片的需求也日益成長(zhǎng)，尤其是在對(duì)電路面積要求相當(dāng)嚴(yán)苛的個(gè)人電子裝置，隔外需要將非揮發(fā)性存儲(chǔ)器與其他電路嵌入在同一芯片中。

現(xiàn)有技術(shù)的非揮發(fā)性存儲(chǔ)器包括用來儲(chǔ)存數(shù)據(jù)的浮接?xùn)艠O晶體管，以及一個(gè)或兩個(gè)用來致能浮接?xùn)艠O晶體管以執(zhí)行對(duì)應(yīng)操作的選擇晶體管。浮接?xùn)艠O的寫入操作及清除操作可由耦合組件來控制。由于在不同存儲(chǔ)分頁(yè)的存儲(chǔ)單元需能夠獨(dú)立控制，在不同存儲(chǔ)分頁(yè)的存儲(chǔ)單元通常會(huì)被設(shè)置在不同的隔離區(qū)域。然而因?yàn)榘雽?dǎo)體制程的隔離空間規(guī)則(spacingrule)，不同隔離區(qū)之間的隔離空間會(huì)顯著地增加電路面積。此外，由于在隔離空間上不能設(shè)置任何組件，因此增加出來的電路面積也無法利用而造成浪費(fèi)。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明之一實(shí)施例提供一種存儲(chǔ)陣列，存儲(chǔ)陣列包括多個(gè)存儲(chǔ)分頁(yè)，每一存儲(chǔ)分頁(yè)包括多個(gè)存儲(chǔ)單元，每一存儲(chǔ)單元包括浮接?xùn)艠O模塊，控制組件，及清除組件。

浮接?xùn)艠O模塊包括浮接?xùn)艠O晶體管，浮接?xùn)艠O模塊根據(jù)源極線、位線及字符線控制浮接?xùn)艠O晶體管，浮接?xùn)艠O晶體管具有第一端、第二端，及浮接?xùn)艠O。

控制組件具有基極端耦接于控制線、第一端耦接于基極端、第二端耦接于基極端，及控制端耦接于浮接?xùn)艠O。

清除組件具有基極端、第一端耦接于清除線、第二端耦接于清除組件的第一端或浮接，及控制端耦接于浮接?xùn)艠O。清除組件的基極端在所述存儲(chǔ)單元的寫入操作或?qū)懭虢共僮髌陂g接收第一電壓，并在存儲(chǔ)單元的清除操作期間接收第二電壓。

浮接?xùn)艠O模塊是設(shè)置于第一井區(qū)，清除組件是設(shè)置于第二井區(qū)，而控制組件是設(shè)置于第三井區(qū)。第一井區(qū)、第二井區(qū)及第三井區(qū)是設(shè)置于深參雜區(qū)。多個(gè)存儲(chǔ)分頁(yè)的多個(gè)存儲(chǔ)單元是設(shè)置于相同的深參雜區(qū)。在寫入操作期間，控制線是處在第一電壓，而在清除操作期間，清除線是處在第二電壓。

附圖說明

圖1為本發(fā)明一實(shí)施例的存儲(chǔ)陣列的示意圖。

圖2為本發(fā)明一實(shí)施例的存儲(chǔ)陣列的布局圖。

圖3為圖2中清除組件的剖面圖。

圖4為圖1的存儲(chǔ)單元在其寫入操作期間所接收的信號(hào)電壓示意圖。

圖5為圖1的存儲(chǔ)單元在其清除操作期間所接收的信號(hào)電壓示意圖。

圖6為本發(fā)明另一實(shí)施例的存儲(chǔ)陣列的示意圖。

圖7為圖6的存儲(chǔ)單元在其清除操作期間所接收的信號(hào)電壓示意圖。

圖8為本發(fā)明另一實(shí)施例的存儲(chǔ)陣列的示意圖。

圖9為圖8的存儲(chǔ)單元在其寫入操作期間所接收的信號(hào)電壓示意圖。

圖10為圖8的存儲(chǔ)單元在其清除操作期間所接收的信號(hào)電壓示意圖。

圖11為本發(fā)明另一實(shí)施例的存儲(chǔ)陣列的示意圖。

圖12為圖11的存儲(chǔ)單元在其清除操作期間所接收的信號(hào)電壓示意圖。

其中，附圖標(biāo)記說明如下：

10、20、30、40存儲(chǔ)陣列

mp1至mpm存儲(chǔ)分頁(yè)

1001,1至100m,n、2001,1至200m,n、存儲(chǔ)單元

3001,1至300m,n、4001,1至400m,n

110、310浮接?xùn)艠O模塊

112、312浮接?xùn)艠O晶體管

114、314源極晶體管

116位晶體管

120控制組件

130清除組件

132清除組件的基極端

134清除組件的第一端

136清除組件的第二端

138清除組件的控制端

sl1至sln源極線

bl1至bln位線

cl1至clm控制線

el0、el1至elm清除線

wl1至wlm字符線

wbl井偏壓線

dr深參雜區(qū)

pw1、pw2、pw3p型井區(qū)

aaf1、aaf2、aae1、aae2、主動(dòng)區(qū)

aac1

nw1、nw2、nwn型井區(qū)

p+p型參雜區(qū)

dnwn型深井區(qū)

vpp第一電壓

vee第二電壓

vee’第三電壓

vinh1第四電壓

vss第五電壓

vpp’第六電壓

vinh2第七電壓

具體實(shí)施方式

圖1為本發(fā)明一實(shí)施例的存儲(chǔ)陣列10的示意圖。存儲(chǔ)陣列10包括m個(gè)存儲(chǔ)分頁(yè)mp1至mpm。每一存儲(chǔ)分頁(yè)mp1至mpm包括n個(gè)存儲(chǔ)單元。舉例來說，存儲(chǔ)分頁(yè)mp1包括存儲(chǔ)單元1001,1及1001,n，而存儲(chǔ)分頁(yè)mpm包括存儲(chǔ)單元100m,1及100m,n。m及n為正整數(shù)。

在本發(fā)明的部分實(shí)施例中，同一存儲(chǔ)分頁(yè)中的存儲(chǔ)單元可耦接至相同的控制線、相同的清除線及相同的字符線，并耦接至相異的源極線及相異的位線。舉例來說，存儲(chǔ)分頁(yè)mp1中的存儲(chǔ)單元1001,1及1001,n會(huì)耦接至相同的控制線cl1、相同的清除線el1及相同的字符線wl1。然而存儲(chǔ)單元1001,1會(huì)耦接至源極線sl1及位線bl1，而存儲(chǔ)單元1001,n則會(huì)耦接至源極線sln及位線bln。

此外，在相異存儲(chǔ)分頁(yè)中但位于相同一行的存儲(chǔ)單元?jiǎng)t可耦接至相異的控制線、相異的清除線及相異的字符線，并可耦接至相同的源極線及相同的位線。舉例來說，存儲(chǔ)單元1001,1及100m,1是位于相同一行但相異存儲(chǔ)分頁(yè)中的兩個(gè)存儲(chǔ)單元，而存儲(chǔ)單元1001,1及100m,1會(huì)耦接至相同的源極線sl1及相同的位線bl1。然而，存儲(chǔ)單元1001,1會(huì)耦接至控制線cl1、清除線el1及字符線wl1且存儲(chǔ)單元100m,1會(huì)耦接至控制線clm、清除線elm及字符線wlm。

在圖1中，存儲(chǔ)單元1001,1至1001,n、…、及100m,1至100m,n可具有相同的結(jié)構(gòu)。每一個(gè)存儲(chǔ)單元可包括浮接?xùn)艠O模塊110、控制組件120及清除組件130。浮接?xùn)艠O模塊110可包括浮接?xùn)艠O112、源極晶體管114及位晶體管116。浮接?xùn)艠O模塊110可以根據(jù)源極線、位線及字符線來控制浮接?xùn)艠O晶體管112。

浮接?xùn)艠O晶體管112具有第一端、第二端及浮接?xùn)艠O。源極晶體管114具有第一端、第二端及控制端。源極晶體管114的第一端耦接于對(duì)應(yīng)的源極線。舉例來說，存儲(chǔ)單元1001,1的源極晶體管114的第一端可耦接于源極線sl1，而存儲(chǔ)單元1001,n的源極晶體管114的第一端可耦接于源極線sln。源極晶體管114的第二端耦接于浮接?xùn)艠O晶體管112的第一端，而源極晶體管114的控制端可耦接至對(duì)應(yīng)的字符線wl1。舉例來說，存儲(chǔ)單元1001,1的源極晶體管114的控制端可耦接于源極線wl1，而存儲(chǔ)單元100m,1的源極晶體管114的控制端可耦接于源極線wlm。

位晶體管116具有第一端、第二端及控制端。位晶體管116的第一端耦接于浮接?xùn)艠O晶體管112的第二端，位晶體管116的第二端耦接于對(duì)應(yīng)的位線，而位晶體管116的控制端耦接于對(duì)應(yīng)的字符線。舉例來說，存儲(chǔ)單元1001,1的位晶體管116的第二端可耦接于位線bl1，而存儲(chǔ)單元1001,n的位晶體管116的第二端可耦接于位線bln。此外，存儲(chǔ)單元1001,1的位晶體管116的控制端可耦接于字符線wl1，而存儲(chǔ)單元100m,1的位晶體管116的控制端可耦接于字符線wlm。

控制組件120具有第一端、第二端、控制端及基極端，控制組件120的第一端及第二端耦接至基極端，控制組件120的控制端耦接至浮接?xùn)艠O晶體管112的浮接?xùn)艠O，而控制組件120的基極端耦接至對(duì)應(yīng)的控制線。舉例來說，存儲(chǔ)單元1001,1的控制組件120的基極端可耦接于控制線cl1，而存儲(chǔ)單元100m,1的控制組件120的基極端可耦接于控制線clm。

清除組件130具有第一端、第二端、控制端及基極端。清除組件130的第一端134耦接于對(duì)應(yīng)的清除線。舉例來說，存儲(chǔ)單元1001,1的清除組件130的第一端可耦接于清除線el1，而存儲(chǔ)單元100m,1的清除組件130的第一端可耦接于清除線elm。清除組件130的第二端136可耦接至清除組件130的第一端或者浮接，清除組件130的控制端138可耦接至浮接?xùn)艠O晶體管112的浮接?xùn)艠O，而清除組件130的基極端132可耦接至井偏壓線wbl。

圖2為本發(fā)明一實(shí)施例的存儲(chǔ)陣列10的布局圖。存儲(chǔ)單元1001,1的浮接?xùn)艠O模塊110可設(shè)置于第一p型井區(qū)pw1的主動(dòng)區(qū)aaf1，存儲(chǔ)單元1001,1的清除組件130可設(shè)置于第一n型井區(qū)nw1的主動(dòng)區(qū)aae1，而存儲(chǔ)單元1001,1的控制組件120則可設(shè)置于第二p型井區(qū)pw2的主動(dòng)區(qū)aac1。第一p型井區(qū)pw1、第一n型井區(qū)nw1及第二p型井區(qū)pw2可設(shè)置于相同的深參雜區(qū)dr。在部分實(shí)施例中，深參雜區(qū)dr可為n型深井區(qū)(deepn-well)或n型埋層(n-typeburiedlayer)。

圖3為圖2中清除組件130的剖面圖。在圖3中，清除組件130的結(jié)構(gòu)與p型金氧半晶體管的結(jié)構(gòu)相似。也就是說，清除組件130的基極端132可為n型井區(qū)nw，清除組件130的第一端134及第二端136可為設(shè)置于n型井區(qū)nw中的兩個(gè)p型參雜區(qū)p+。在圖3中，井偏壓線wbl可直接耦接至基極端132。然而在其他實(shí)施例中，井偏壓線wbl也可例如經(jīng)由接觸點(diǎn)(contact)或是在n型井區(qū)nw中的n型參雜區(qū)來耦接至n型井區(qū)nw。浮接?xùn)艠O晶體管112的浮接?xùn)艠O可耦接至清除組件130的控制端138以形成柵極結(jié)構(gòu)。由于清除線el會(huì)耦接至清除組件130的第一端134，因此存儲(chǔ)單元1001,1至1001,n、…、及100m,1至100m,n可以在其清除組件130的基極端132都耦接至相同的井偏壓線wbl的情況下，維持正確的操作。也就是說，透過耦接至相同的井偏壓線wbl，存儲(chǔ)單元1001,1至1001,n、…、及100m,1至100m,n可以設(shè)置于相同的深參雜區(qū)dr。

舉例來說，在圖2中，存儲(chǔ)單元1001,n的浮接?xùn)艠O模塊110可以設(shè)置在第三p型井區(qū)pw3的主動(dòng)區(qū)aaf2，存儲(chǔ)單元1001,n的清除組件130可設(shè)置于第二n型井區(qū)nw2的主動(dòng)區(qū)aae2，而存儲(chǔ)單元1001,n的控制組件120可設(shè)置于第二p型井區(qū)pw2的主動(dòng)區(qū)aac1。然而第三p型井區(qū)pw3及第二n型井區(qū)nw2可設(shè)置在相同的深參雜區(qū)dr。

此外，雖然存儲(chǔ)單元100m,1至100m,n的浮接?xùn)艠O模塊、控制組件及清除組件可如同圖2所示設(shè)置于相異的井區(qū)當(dāng)中，但是存儲(chǔ)單元100m,1至100m,n仍然可同樣設(shè)置在深參雜區(qū)dr中。也就是說，m個(gè)存儲(chǔ)分頁(yè)mp1至mpm中的存儲(chǔ)單元1001,1至1001,n、…、及100m,1至100m,n可以設(shè)置在相同的深參雜區(qū)dr中。由于存儲(chǔ)陣列10中相異的存儲(chǔ)分頁(yè)mp1至mpm可設(shè)置在同一個(gè)深參雜區(qū)dr中，深參雜區(qū)dr之間的隔離空間規(guī)則就不會(huì)造成存儲(chǔ)陣列10的面積限制，因此存儲(chǔ)陣列10的面積能夠顯著的降低。

在圖2中，位于相同存儲(chǔ)分頁(yè)的存儲(chǔ)單元的控制組件120，例如位于相同存儲(chǔ)分頁(yè)mp1的存儲(chǔ)單元1001,1至1001,n的控制組件120，可設(shè)置于相同的第二p型井區(qū)pw2。存儲(chǔ)單元1001,1至1001,n的浮接?xùn)艠O模塊110可設(shè)置在第二p型井區(qū)pw2的相對(duì)兩側(cè)的相異p型井區(qū)pw1及pw3。存儲(chǔ)單元1001,1至1001,n的清除組件130也可設(shè)置在第二p型井區(qū)pw2的相對(duì)兩側(cè)的相異n型井區(qū)nw1及nw2。因此，存儲(chǔ)陣列10的布局能夠不沿著單一方向延伸，而可增加其布局安排的彈性。然而，在部分實(shí)施例中，根據(jù)實(shí)際系統(tǒng)的需求，位于相同存儲(chǔ)分頁(yè)的存儲(chǔ)單元的浮接?xùn)艠O模塊110可接設(shè)置在同一個(gè)p型井區(qū)中，而位于相同存儲(chǔ)分頁(yè)的存儲(chǔ)單元的清除組件130也可接設(shè)置在同一個(gè)n型井區(qū)中。

圖4為存儲(chǔ)陣列10的存儲(chǔ)單元1001,1于其寫入操作期間所接收的信號(hào)電壓示意圖。在圖4中，第一電壓vpp可實(shí)質(zhì)上與第二電壓vee相等。第一電壓vpp可大于第三電壓vee’，第三電壓vee’可大于第四電壓vinh1，而第四電壓vinh1可大于第五電壓vss。此外，第一電壓vpp可大于第六電壓vpp’，且第六電壓vpp’可大于第五電壓vss。

在部分實(shí)施例中，第三電壓vee’與第五電壓vss之間的差值可大于第一電壓vpp與第五電壓vss之間的差值的一半。第四電壓vinh1與第五電壓vss之間的差值可小于第一電壓vpp與第五電壓vss之間的差值的一半，而第六電壓vpp’與第五電壓vss之間的差值可小于第一電壓vpp與第五電壓vss之間的差值的一半。舉例來說，若第一電壓vpp為18v，第二電壓vee介于17v至18v，且第五電壓vss為0v，則第三電壓vee’可為13v，第四電壓vinh1可為6v，而第六電壓vpp’可為6v。

在圖4中，在存儲(chǔ)單元1001,1的寫入操作期間，控制線cl1可處在第一電壓vpp，清除線el1可處在第三電壓vee’，字符線wl1可處在第四電壓vinh1，源極線sl1可處在第五電壓vss，而位線bl1可處在第五電壓vss。

在此情況下，存儲(chǔ)單元1001,1的控制組件120會(huì)透過控制線cl1耦接至高電壓。源極晶體管114及位晶體管116都會(huì)被導(dǎo)通，使得存儲(chǔ)單元1001,1的浮接?xùn)艠O晶體管112的第一端及第二端會(huì)被拉至低電壓。因此施加在浮接?xùn)艠O晶體管112上的巨大電壓差將會(huì)引致福諾(fowlernordheim)電子穿隧使得電子注入浮接?xùn)艠O，使得存儲(chǔ)單元1001,1被寫入。此外。為避免存儲(chǔ)陣列10中的p型井區(qū)及n型井區(qū)之間產(chǎn)生漏電流，井偏壓線wbl可設(shè)定為不小于所有信號(hào)線中的最高電壓。在此情況下，井偏壓線wbl可處在第一電壓vpp。

再者，在存儲(chǔ)單元1001,1的寫入操作期間，為避免與存儲(chǔ)單元1001,1位于相同存儲(chǔ)分頁(yè)mp1的存儲(chǔ)單元1001,n被寫入，存儲(chǔ)單元1001,n可在存儲(chǔ)單元1001,1的寫入操作期間執(zhí)行禁止寫入操作。在存儲(chǔ)單元1001,n的禁止寫入操作期間，控制線cl1可處在第一電壓vpp，清除線el1可處在第三電壓vee'，字符線wl1可處在第四電壓vinh1，源極線sln可處在第四電壓vinh1，而位線bln可處在第四電壓vinh1。

在此情況下，雖然存儲(chǔ)單元1001,n會(huì)與存儲(chǔ)單元1001,1耦接至相同的控制線cl1、清除線el1及字符線wl1，但由于存儲(chǔ)單元1001,n的源極晶體管114及位晶體管116所造成的通道抬升效應(yīng)(channelboosteffect)，存儲(chǔ)單元1001,n仍不會(huì)被寫入。也就是說，浮接?xùn)艠O晶體管112的第一端及第二端的電壓會(huì)被抬升至高于第四電壓vinh1的電壓，使得存儲(chǔ)單元1001,n的浮接?xùn)艠O無法捕捉足夠的電子，因此存儲(chǔ)單元1001,n不會(huì)被寫入。此外，由于控制線cl1為第一電壓vpp，因此井偏壓線wbl在存儲(chǔ)單元1001,n的禁止寫入期間仍會(huì)維持在第一電壓vpp。

此外，在存儲(chǔ)單元1001,1的寫入操作期間，未被選定的存儲(chǔ)分頁(yè)中的存儲(chǔ)單元，例如存儲(chǔ)分頁(yè)mpm中的存儲(chǔ)單元也不應(yīng)被寫入。因此在圖4中，耦接至未被選定的存儲(chǔ)分頁(yè)mpm的存儲(chǔ)單元100m,1的控制線clm可處在第六電壓vpp’，耦接至未被選定的存儲(chǔ)單元100m,1的清除線elm可處在第三電壓vee’，而耦接至未被選定的存儲(chǔ)單元100m,1的字符線wlm可處在第四電壓vinh1。

由于存儲(chǔ)單元100m,1的清除組件130的基極端會(huì)耦接至井偏壓線wbl，且此時(shí)井偏壓線wbl可處在第一電壓vpp，因此清除線elm電壓不可過低，否則清除組件130將會(huì)崩潰。同時(shí)，清除線elm的電壓亦不得過高，否則存儲(chǔ)單元100m,1的浮接?xùn)艠O將會(huì)不預(yù)期地被寫入。因此在存儲(chǔ)單元1001,1的寫入操作期間，清除線elm可設(shè)定在第三電壓vee’。第三電壓vee’與第五電壓vss之間的差值可略大于第一電壓vpp與第五電壓vss之間的差值的一半。在此情況下，清除組件130將不會(huì)崩潰，而存儲(chǔ)單元100m,1也不會(huì)被誤寫入。

此外，控制線clm的電壓不應(yīng)過低，否則存儲(chǔ)單元100m,1可能會(huì)不穩(wěn)定。因此在存儲(chǔ)單元1001,1的寫入操作期間，控制線clm可為第六電壓vpp’，且第六電壓vpp’與第五電壓vss之間的差值可略小第一電壓vpp與第五電壓vss之間的差值的一半。在此情況下，存儲(chǔ)單元100m,1就能夠保持穩(wěn)定。

此外，由于位于同一行但不同存儲(chǔ)分頁(yè)的存儲(chǔ)單元會(huì)耦接至相同的源極線及位線，因此字符線wlm可處在第四電壓vinh1以減少柵極引致漏極漏電流(gate-induceddrainleakage，gidl)。舉例來說，在存儲(chǔ)單元1001,1的寫入操作期間，亦即存儲(chǔ)單元1001,n的禁止寫入操作期間，耦接至存儲(chǔ)單元100m,n的源極線sln及位線bln可都為第四電壓vinh1。此時(shí)若字符線wlm處在第五電壓vss，則第四電壓vinh1與第五電壓vss之間的大電壓差將可能導(dǎo)致存儲(chǔ)單元100m,n的源極晶體管114及位晶體管116產(chǎn)生柵極引致漏極漏電流。然而，倘若字符線wlm同樣是處在第四電壓vinh1，就可以在不影響其他存儲(chǔ)單元的操作的情況下，避免柵極引致漏極漏電流的產(chǎn)生。

圖5為存儲(chǔ)陣列10的存儲(chǔ)單元1001,1于其清除操作期間所接收的信號(hào)電壓示意圖。在存儲(chǔ)單元1001,1的清除操作期間，清除線el1可處在第二電壓vee，字符線wl1可處在第四電壓vinh1或第五電壓vss，源極線sl1可處在第四電壓vinh1，位線bl1可處在第四電壓vinh1，而控制線cl1可處在第五電壓vss。

在此情況下，清除線el1的高電壓可能會(huì)引致福諾穿隧，使得存儲(chǔ)單元1001,1能夠被清除。此外，在存儲(chǔ)單元1001,1的清除操作期間，由于清除線el1處在第二電壓vee，并為所有信號(hào)線中具有最高電壓者，因此井偏壓線wbl也可處在第二電壓vee。

在部分實(shí)施例中，存儲(chǔ)陣列10可整頁(yè)清除。也就是說，相同存儲(chǔ)分頁(yè)中的存儲(chǔ)單元，例如存儲(chǔ)分頁(yè)mp1中的存儲(chǔ)單元1001,1至1001,n，會(huì)同時(shí)被清除。在此情況下，耦接至存儲(chǔ)單元1001,1至1001,n的源極線sl1至sln及位線bl1至bln可都處在較低的電壓。舉例來說，源極線sl1至sln及位線bl1至bln可都處在第四電壓vinh1或第五電壓vss。第四電壓vinh1與第五電壓vss之間的差值可小于第二電壓vee與第五電壓vss之間的差值的一半。

此外，在存儲(chǔ)單元1001,1的清除操作期間，未被選定的存儲(chǔ)分頁(yè)的存儲(chǔ)單元，例如存儲(chǔ)分頁(yè)mpm中的存儲(chǔ)單元，則不應(yīng)被清除。舉例來說，為避免未被選定的存儲(chǔ)分頁(yè)mpm中的存儲(chǔ)單元100m,1被清除，清除線elm的電壓不應(yīng)過高。然而，由于井偏壓線wbl會(huì)處在第二電壓vee，因此清除線elm的電壓亦不宜過低，否則存儲(chǔ)單元100m,1的清除組件130可能會(huì)崩潰。因此，在圖5中，清除線elm可處在第三電壓vee'。第三電壓vee’與第五電壓vss之間的差值可略大于第二電壓vee與第五電壓vss之間的差值的一半。

在此情況下，清除線elm的電壓就不會(huì)高到足以清除存儲(chǔ)單元100m,1，也不至于低到使清除組件130崩潰?？刂凭€clm可處在第六電壓vpp’，使得存儲(chǔ)單元100m,1不會(huì)因?yàn)榍宄€elm的電壓而不預(yù)期地被寫入或清除。在圖5中，第六電壓vpp’與第五電壓vss之間的差值可小于第二電壓vee與第五電壓vss之間的差值的一半。相似地，字符線wlm、源極線sl1和位線bl1可處在相近的電壓，因此可以避免存儲(chǔ)單元100m,1因?yàn)榍宄€elm的電壓而不預(yù)期地被寫入或清除，同時(shí)也可以避免柵極引致漏極漏電流。在部分實(shí)施例中，字符線wlm、源極線sl1及位線bl1可都處在第四電壓vinh1。

在部分實(shí)施例中，存儲(chǔ)陣列也可以整個(gè)區(qū)段(sector)一起清除。也就是說，存儲(chǔ)陣列中的所有存儲(chǔ)單元都可以同時(shí)清除。圖6為本發(fā)明一實(shí)施例的存儲(chǔ)陣列20的示意圖。存儲(chǔ)陣列10與存儲(chǔ)陣列20具有相似的結(jié)構(gòu)。兩者的差異主要在于存儲(chǔ)單元2001,1至2001,n、…、及200m,1至200m,n都會(huì)耦接至相同的清除線el0，因此存儲(chǔ)陣列20中的存儲(chǔ)單元2001,1至2001,n、…、及200m,1至200m,n會(huì)同時(shí)被清除。

圖7為存儲(chǔ)陣列20的存儲(chǔ)單元2001,1于其清除操作期間所接收的信號(hào)電壓示意圖。

在存儲(chǔ)單元2001,1的清除操作期間，清除線el0可處在第二電壓vee，控制線電壓cl1可處在第五電壓vss，源極線sl1及位線bl1會(huì)同樣處在第四電壓vinh1或同樣處在第五電壓vss，而字符線wl1則會(huì)處在第四電壓vinh1或第五電壓vss。

在此情況下，清除線el0上的高電壓能夠引致福諾電子穿隧，使得存儲(chǔ)單元2001,1會(huì)被清除。為了同時(shí)清除存儲(chǔ)陣列20中的存儲(chǔ)單元2001,1至2001,n、…、及200m,1至200m,n，存儲(chǔ)單元2001,1至2001,n、…、及200m,1至200m,n可以接收到相同的控制電壓。

此外，在前述的操作過程中，存儲(chǔ)單元的寫入操作期間及禁止寫入期間，清除線el0會(huì)處在第三電壓vee’，因此存儲(chǔ)陣列20在寫入操作期間及禁止寫入期間可以與存儲(chǔ)陣列10根據(jù)相同的原理操作，如圖4所示。

如此一來，存儲(chǔ)陣列20的存儲(chǔ)單元2001,1至2001,n、…、及200m,1至200m,n就能夠設(shè)置在相同的深參雜區(qū)。由于存儲(chǔ)陣列20中的存儲(chǔ)分頁(yè)mp1至mpm可以設(shè)置在同一個(gè)深參雜區(qū)，因此深參雜區(qū)之間的隔離空間規(guī)則就不會(huì)造成存儲(chǔ)陣列20的面積限制，因此存儲(chǔ)陣列20的面積能夠顯著的降低。此外，由于存儲(chǔ)陣列20的存儲(chǔ)單元2001,1至2001,n、…、及200m,1至200m,n會(huì)耦接至相同的清除線，因此還能夠簡(jiǎn)化控制清除線電壓的驅(qū)動(dòng)電路，進(jìn)而減少存儲(chǔ)陣列20整體所需的面積。

圖8為本發(fā)明一實(shí)施例的存儲(chǔ)陣列30的示意圖。存儲(chǔ)陣列10與存儲(chǔ)陣列30具有相似的結(jié)構(gòu)。兩者的差異主要在于存儲(chǔ)單元3001,1至3001,n、…、及300m,1至300m,n的浮接?xùn)艠O模塊310、控制組件120及清除組件130。

浮接?xùn)艠O模塊310包括浮接?xùn)艠O312及源極晶體管314。浮接?xùn)艠O晶體管312具有第一端、第二端及浮接?xùn)艠O。浮接?xùn)艠O晶體管312的第二端耦接于對(duì)應(yīng)的位線。舉例來說，存儲(chǔ)單元3001,1的浮接?xùn)艠O晶體管312的第二端可耦接至位線bl1，而存儲(chǔ)單元3001,n的浮接?xùn)艠O晶體管312的第二端則會(huì)耦接至位線bln。浮接?xùn)艠O晶體管312的浮接?xùn)艠O會(huì)耦接至控制組件120及清除組件130。

源極晶體管314具有第一端、第二端及控制端。源極晶體管314的第一端耦接于對(duì)應(yīng)的源極線。舉例來說，存儲(chǔ)單元3001,1的源極晶體管314的第一端會(huì)耦接至源極線sl1，而存儲(chǔ)單元3001,n的源極晶體管314的第一端會(huì)耦接至源極線sln。源極晶體管314的第二端耦接于浮接?xùn)艠O晶體管312的第一端，而源極晶體管314的控制端則會(huì)耦接至對(duì)應(yīng)的字符線。舉例來說，存儲(chǔ)單元3001,1的源極晶體管314的控制端會(huì)耦接至字符線wl1，而存儲(chǔ)單元300m,1的源極晶體管314的控制端會(huì)耦接至字符線wlm。

圖9為存儲(chǔ)陣列30的存儲(chǔ)單元3001,1于其寫入操作期間所接收的信號(hào)電壓示意圖。

在圖9中，在存儲(chǔ)單元3001,1的寫入操作期間，控制線cl1可處在第一電壓vpp，清除線el1可處在第三電壓vee’，字符線wl1可處在第四電壓vinh1，源極線sl1可處在第五電壓vss，而位線bl1可處在第五電壓vss。

在此情況下，存儲(chǔ)單元3001,1的控制組件120會(huì)透過控制線cl1耦接至高電壓。源極晶體管314會(huì)被導(dǎo)通，使得存儲(chǔ)單元3001,1的浮接?xùn)艠O晶體管312的第一端及第二端會(huì)被拉至低電壓。因此施加在浮接?xùn)艠O晶體管312上的巨大電壓差將會(huì)引致福諾電子穿隧使得電子注入浮接?xùn)艠O，使得存儲(chǔ)單元3001,1被寫入。此外。為避免存儲(chǔ)陣列30中的p型井區(qū)及n型井區(qū)之間產(chǎn)生漏電流，井偏壓線wbl可設(shè)定為不小于所有信號(hào)線中的最高電壓。在此情況下，井偏壓線wbl可處在第一電壓vpp。

再者，在存儲(chǔ)單元3001,1的寫入操作期間，為避免與存儲(chǔ)單元3001,1位于相同存儲(chǔ)分頁(yè)mp1的存儲(chǔ)單元3001,n被寫入，存儲(chǔ)單元3001,n可在存儲(chǔ)單元3001,1的寫入操作期間執(zhí)行禁止寫入操作。在存儲(chǔ)單元3001,n的禁止寫入操作期間，控制線cl1可處在第一電壓vpp，清除線el1可處在第三電壓vee'，字符線wl1可處在第四電壓vinh1，源極線sln可處在第七電壓vinh2，而位線bln可處在第七電壓vinh2。

由于浮接?xùn)艠O晶體管312的第二端會(huì)耦接至對(duì)應(yīng)的位線，因此可透過讓位元線bln具有較高的電壓來避免存儲(chǔ)單元3001,n被寫入。在此情況下，位線bln可為第七電壓vinh2。第七電壓vinh2與第五電壓vss之間的電壓差應(yīng)小于浮接?xùn)艠O晶體管312的源極/漏極的接面崩潰電壓。舉例來說，若浮接?xùn)艠O晶體管312的源極/漏極的接面崩潰電壓為9v，則第七電壓vinh2可為8v。

在此情況下，雖然存儲(chǔ)單元3001,n會(huì)與存儲(chǔ)單元3001,1耦接至相同的控制線cl1、清除線el1及字符線wl1，但由于存儲(chǔ)單元3001,n的浮接?xùn)艠O晶體管112的第一端及第二端的電壓會(huì)被抬升至較高的電壓，因此存儲(chǔ)單元3001,n仍不會(huì)被寫入。此外，由于控制線cl1為第一電壓vpp，因此井偏壓線wbl在存儲(chǔ)單元3001,n的禁止寫入期間仍會(huì)維持在第一電壓vpp。

此外，在存儲(chǔ)單元3001,1的寫入操作期間，未被選定的存儲(chǔ)分頁(yè)中的存儲(chǔ)單元，例如存儲(chǔ)分頁(yè)mpm中的存儲(chǔ)單元也不應(yīng)被寫入。因此在圖9中，耦接至未被選定的存儲(chǔ)分頁(yè)mpm的存儲(chǔ)單元300m,1的控制線clm可處在第六電壓vpp’，耦接至未被選定的存儲(chǔ)單元300m,1的清除線elm可處在第三電壓vee’，而耦接至未選定的存儲(chǔ)單元300m,1的字符線wlm可處在第四電壓vinh1。在圖9中，第六電壓vpp’與第五電壓vss之間的差值可小于第一電壓vpp與第五電壓vss之間的差值的一半。

由于在存儲(chǔ)單元3001,1的寫入操作期間，清除線elm可設(shè)定在第三電壓vee’，因此清除組件130將不至于崩潰，而存儲(chǔ)單元300m,1也不會(huì)被誤寫入。此外，控制線clm則m可為第六電壓vpp’，以確保存儲(chǔ)單元300m,1不會(huì)被寫入。

此外，由于位于同一行但不同存儲(chǔ)分頁(yè)的存儲(chǔ)單元會(huì)耦接至相同的源極線及位線，因此字符線wlm可處在第四電壓vinh1以減少柵極引致漏極漏電流(gate-induceddrainleakage，gidl)。舉例來說，在存儲(chǔ)單元3001,1的寫入操作期間，亦即存儲(chǔ)單元3001,n的禁止寫入操作期間，耦接至存儲(chǔ)單元300m,n的源極線sln及位線bln可都為第七電壓vinh2。此時(shí)若字符線wlm處在第五電壓vss，則逆向電壓將可能導(dǎo)致存儲(chǔ)單元300m,n的源極晶體管314產(chǎn)生柵極引致漏極漏電流。然而，倘若字符線wlm同樣是處在第七電壓vinh2，就可以在不影響其他存儲(chǔ)單元的操作的情況下，避免柵極引致漏極漏電流的產(chǎn)生。

圖10為存儲(chǔ)陣列30的存儲(chǔ)單元3001,1于其清除操作期間所接收的信號(hào)電壓示意圖。

在存儲(chǔ)單元3001,1的清除操作期間，清除線el1可處在第二電壓vee，控制線cl1可處在第五電壓vss，源極線sl1及位線bl1可同樣處在第四電壓vinh1或同樣處在第五電壓vss，而字符線wl1可處在第四電壓vinh1或第五電壓vss。

在此情況下，清除線el1的高電壓可能會(huì)引致福諾穿隧，使得存儲(chǔ)單元3001,1能夠被清除。此外，在存儲(chǔ)單元3001,1的清除操作期間，由于清除線el1處在第二電壓vee，并為所有信號(hào)線中具有最高電壓者，因此井偏壓線wbl也可處在第二電壓vee。

此外，在存儲(chǔ)單元3001,1的清除操作期間，未被選定的存儲(chǔ)分頁(yè)的存儲(chǔ)單元，例如存儲(chǔ)分頁(yè)mpm中的存儲(chǔ)單元，則不應(yīng)被清除。舉例來說，為避免未被選定的存儲(chǔ)分頁(yè)mpm中的存儲(chǔ)單元300m,1被清除，清除線elm的電壓不應(yīng)過高。然而，由于井偏壓線wbl會(huì)處在第二電壓vee，因此清除線elm的電壓亦不宜過低，否則存儲(chǔ)單元300m,1的清除組件130可能會(huì)崩潰。因此，在圖10中，清除線elm可處在第三電壓vee'。

在此情況下，清除線elm的電壓就不會(huì)高到足以清除存儲(chǔ)單元300m,1，也不至于低到使清除組件130崩潰。根據(jù)清除線elm的電壓，控制線clm則可處在第六電壓vpp。在圖5中，第六電壓vpp’與第五電壓vss之間的差值可小于第二電壓vee與第五電壓vss之間的差值的一半。此外，字符線wlm、源極線sl1和位線bl1可處在相近的電壓，因此可以避免存儲(chǔ)單元300m,1因?yàn)榍宄€elm的電壓而不預(yù)期地被寫入或清除，同時(shí)也可以避免柵極引致漏極漏電流。在部分實(shí)施例中，字符線wlm、源極線sl1及位線bl1可都處在第四第電壓vinh1。由于耦接至存儲(chǔ)單元3001,1的清除線el1會(huì)處在更高的電壓，亦即第二電壓vee，而耦接至存儲(chǔ)單元3001,1的控制線cl1會(huì)處在低電壓，亦即第五第壓vss，因此在源極線sl1及位線sbl1處在第四電壓vinh1的情況下，存儲(chǔ)單元3001,1仍然可以正常清除。

此外，在部分實(shí)施例中，存儲(chǔ)陣列30可整頁(yè)清除。也就是說，相同存儲(chǔ)分頁(yè)中的存儲(chǔ)單元，例如存儲(chǔ)分頁(yè)mp1中的存儲(chǔ)單元3001,1至3001,n，會(huì)同時(shí)被清除。在此情況下，在清除操作期間，耦接至存儲(chǔ)單元3001,1至3001,n的源極線sl1至sln及位線bl1至bln可都處在第四電壓vinh1。

在部分實(shí)施例中，存儲(chǔ)陣列也可以整個(gè)區(qū)段(sector)一起清除。也就是說，存儲(chǔ)陣列中的所有存儲(chǔ)單元都可以同時(shí)清除。圖11為本發(fā)明一實(shí)施例的存儲(chǔ)陣列40的示意圖。存儲(chǔ)陣列40與存儲(chǔ)陣列30具有相似的結(jié)構(gòu)。兩者的差異主要在于存儲(chǔ)單元4001,1至4001,n、…、及400m,1至400m,n都會(huì)耦接至相同的清除線el0，因此存儲(chǔ)陣列40中的存儲(chǔ)單元4001,1至4001,n、…、及400m,1至400m,n會(huì)同時(shí)被清除。

圖12為存儲(chǔ)陣列40的存儲(chǔ)單元4001,1于其清除操作期間所接收的信號(hào)電壓示意圖。

在存儲(chǔ)單元4001,1的清除操作期間，清除線el0可處在第二電壓vee，控制線電壓cl1可處在第五電壓vss，源極線sl1及位線bl1會(huì)同樣處在第四電壓vinh1或同樣處在第五電壓vss，而字符線wl1則會(huì)處在第四電壓vinh1或第五電壓vss。在此情況下，清除線el0的高電壓將可引致福諾電子穿隧使得存儲(chǔ)單元4001,1能被清除。

由于存儲(chǔ)陣列40中的存儲(chǔ)單元4001,1至4001,n、…、及400m,1至400m,n會(huì)同時(shí)被清除，因此存儲(chǔ)單元4001,1至4001,n、…、及400m,1至400m,n可以接收到相同的控制電壓。

此外，在前述的操作過程中，存儲(chǔ)單元的寫入操作期間及禁止寫入期間，清除線el0會(huì)處在第三電壓vee’，因此存儲(chǔ)陣列40在寫入操作期間及禁止寫入期間可以與存儲(chǔ)陣列30根據(jù)相同的原理操作，如圖9所示。

如此一來，存儲(chǔ)陣列40的存儲(chǔ)單元4001,1至4001,n、…、及400m,1至400m,n就能夠設(shè)置在相同的深參雜區(qū)。由于存儲(chǔ)陣列40中的存儲(chǔ)分頁(yè)mp1至mpm可以設(shè)置在同一個(gè)深參雜區(qū)，因此深參雜區(qū)之間的隔離空間規(guī)則就不會(huì)造成存儲(chǔ)陣列40的面積限制，因此存儲(chǔ)陣列40的面積能夠顯著的降低。

綜上所述，在本發(fā)明的實(shí)施例所提供的存儲(chǔ)陣列中，位于相異存儲(chǔ)陣列的存儲(chǔ)單元可設(shè)置在相同的深參雜區(qū)。由于存儲(chǔ)陣列中不同的存儲(chǔ)分頁(yè)可以設(shè)置在同一個(gè)深參雜區(qū)，因此深參雜區(qū)之間的隔離空間規(guī)則就不會(huì)造成存儲(chǔ)陣列的面積限制，因此存儲(chǔ)陣列的面積能夠顯著的降低。

以上所述僅為本發(fā)明的優(yōu)選實(shí)施例而已，并不用于限制本發(fā)明，對(duì)于本領(lǐng)域的技術(shù)人員來說，本發(fā)明可以有各種更改和變化。凡在本發(fā)明的精神和原則之內(nèi)，所作的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。