本申請是基于2011年11月16日提交的、申請?zhí)枮?01110363170.2、發(fā)明創(chuàng)造名稱為“非易失性存儲裝置、擦除方法及包括該裝置的存儲系統(tǒng)”的中國專利申請的分案申請。本發(fā)明涉及半導(dǎo)體存儲裝置，更具體地涉及非易失性存儲裝置、其擦除方法、和包括該非易失性存儲裝置的存儲系統(tǒng)。
背景技術(shù)：
：：半導(dǎo)體存儲裝置是使用諸如硅(si)、鍺(ge)、砷化鎵(gaas)、磷化銦(inp)之類的半導(dǎo)體制造的存儲裝置。半導(dǎo)體存儲裝置粗略地分為易失性存儲裝置和非易失性存儲裝置。易失性存儲裝置在斷電時會丟失所存儲的數(shù)據(jù)。易失性存儲裝置包括靜態(tài)ram(sram)、動態(tài)ram(dram)、同步dram(sdram)等。非易失性存儲裝置即使在斷電時也可以保持所存儲的內(nèi)容。非易失性存儲裝置包括只讀存儲器(rom)、可編程rom(prom)、電可編程rom(eprom)、電可擦除及可編程rom(eeprom)、閃存裝置、相變ram(pram)、磁性ram(mram)、電阻式ram(rram)、鐵電ram(fram)等。閃存裝置粗略地分成nor型和nand型。近年來，已經(jīng)開發(fā)出具有三維陣列結(jié)構(gòu)的半導(dǎo)體存儲裝置以改進(jìn)半導(dǎo)體存儲裝置的集成度。技術(shù)實(shí)現(xiàn)要素：本發(fā)明的目的在于提供更可靠的非易失性存儲裝置、其擦除方法、和包括該非易失性存儲裝置的存儲系統(tǒng)。本發(fā)明構(gòu)思的實(shí)施例的一個方面旨在提供一種非易失性存儲裝置的擦除方法，所述非易失性存儲裝置包括襯底和設(shè)置在所述襯底上的多個單元串，所述多個單元串中的每個單元串包括在垂直于所述襯底的方向上堆疊的多個單元晶體管，所述擦除方法包括步驟：將接地電壓施加到與所述多個單元串的多個接地選擇晶體管相連接的接地選擇線；將接地電壓施加到與所述多個單元串的多個串選擇晶體管相連接的多個串選擇線；將字線擦除電壓施加到與所述多個單元串的多個存儲單元相連接的多個字線；將擦除電壓施加到所述襯底；響應(yīng)所述擦除電壓的施加來控制所述接地選擇線的電壓；和響應(yīng)所述擦除電壓的施加來控制所述多個串選擇線的電壓。。在該實(shí)施例中，控制所述接地選擇線的電壓的步驟包括：將所述襯底的電壓與所述接地選擇線的電壓之間的電壓差保持在一個特定范圍內(nèi)。在該實(shí)施例中，控制所述接地選擇線的電壓的步驟包括：將接地選擇線電壓施加到所述接地選擇線。在該實(shí)施例中，所述接地選擇線的電壓的上升斜率被控制為小于所述襯底的電壓的上升斜率。在該實(shí)施例中，控制所述接地選擇線的電壓的步驟包括：在施加了所述擦除電壓并且經(jīng)過了一個延遲時間之后，將接地選擇線電壓施加到所述接地選擇線。在該實(shí)施例中，控制所述接地選擇線的電壓的步驟包括：在施加了所述擦除電壓并且經(jīng)過了一個延遲時間之后，將所述接地選擇線浮置。在該實(shí)施例中，控制所述接地選擇線的電壓的步驟包括：當(dāng)所述襯底的電壓達(dá)到目標(biāo)電壓時，將接地選擇線電壓施加到所述接地選擇線。在該實(shí)施例中，控制所述多個串選擇線的電壓的步驟包括：將所述襯底的電壓與所述多個串選擇線的電壓之間的電壓差保持在一個特定范圍內(nèi)。本發(fā)明構(gòu)思的實(shí)施例的另一方面旨在提供一種非易失性存儲裝置，包括：存儲單元陣列，其包括襯底和設(shè)置在所述襯底上的多個單元串，所述多個單元串中的每個單元串包括在垂直于襯底的方向上堆疊的多個單元晶體管；地址解碼器，其經(jīng)由接地選擇線、多個字線、和多個串選擇線與所述多個單元串相連接；讀/寫電路，其經(jīng)由多個位線與所述多個單元串相連接；和電壓產(chǎn)生電路，其被構(gòu)成用于在擦除操作時將擦除電壓供給所述襯底，并經(jīng)由所述地址解碼器將字線擦除電壓供給所述多個字線，并響應(yīng)將所述擦除電壓供給所述襯底，將所述接地選擇線的電壓和所述多個串選擇線的電壓從接地電壓進(jìn)行控制。在該實(shí)施例中，所述電壓產(chǎn)生電路還被構(gòu)成用于將所述襯底的電壓與所述接地選擇線的電壓之間的電壓差保持在一個特定范圍內(nèi)。在該實(shí)施例中，所述電壓產(chǎn)生電路響應(yīng)所述擦除電壓的施加來將接地選擇線電壓施加到所述接地選擇線，并且將所述接地選擇線的電壓的上升斜率控制為小于所述襯底的電壓的上升斜率。在該實(shí)施例中，所述電壓產(chǎn)生電路被構(gòu)成用于在與施加所述擦除電壓的同時施加所述接地選擇線電壓。在該實(shí)施例中，所述電壓產(chǎn)生電路包括：擦除電壓產(chǎn)生器，其被構(gòu)成用于響應(yīng)擦除使能信號來產(chǎn)生施加到所述襯底的所述擦除電壓；延遲電路，其被構(gòu)成用于將所述擦除使能信號延遲一個特定時間；和接地選擇線驅(qū)動器，其被構(gòu)成用于響應(yīng)所述延遲電路的輸出信號來產(chǎn)生將被供給所述接地選擇線的接地選擇線電壓。在該實(shí)施例中，所述電壓產(chǎn)生電路包括：擦除電壓產(chǎn)生器，其被構(gòu)成用于響應(yīng)擦除使能信號來產(chǎn)生施加到所述襯底的所述擦除電壓；延遲電路，其被構(gòu)成用于將所述擦除使能信號延遲一個特定時間；和接地選擇線驅(qū)動器，其被構(gòu)成用于響應(yīng)所述延遲電路的輸出信號來使所述接地選擇線的電壓懸浮。在該實(shí)施例中，非易失性存儲裝置還包括襯底監(jiān)控電路，其被構(gòu)成用于當(dāng)所述襯底的電壓電平達(dá)到一個目標(biāo)電壓電平時激活選擇使能信號，并且，所述電壓產(chǎn)生電路包括：擦除電壓產(chǎn)生器，其被構(gòu)成用于響應(yīng)擦除使能信號來產(chǎn)生施加到所述襯底的所述擦除電壓；門電路，其被構(gòu)成用于接收所述擦除使能信號和選擇使能信號而進(jìn)行“與”(and)運(yùn)算；和接地選擇線驅(qū)動器，其被構(gòu)成用于響應(yīng)所述門電路的輸出信號來產(chǎn)生將被供給所述接地選擇線的接地選擇線電壓。在該實(shí)施例中，所述電壓產(chǎn)生電路將所述襯底的電壓與所述多個串選擇線的電壓之間的電壓差保持在一個特定范圍內(nèi)。在該實(shí)施例中，所述存儲單元陣列包括：多個結(jié)構(gòu)體，其包括在垂直于所述襯底的方向上交替堆疊的導(dǎo)電材料和絕緣材料；和多個支柱，其被構(gòu)造為在垂直于所述襯底的方向上穿過所述多個結(jié)構(gòu)體而與所述襯底接觸，其中所述多個結(jié)構(gòu)體和所述多個支柱構(gòu)成所述多個單元串。在該實(shí)施例中，所述存儲單元陣列還包括多個摻雜區(qū)，所述多個摻雜區(qū)設(shè)置在所述襯底中的所述多個結(jié)構(gòu)體之間的部分，所述多個摻雜區(qū)形成與所述多個單元串共同連接的共源極線。本發(fā)明構(gòu)思的又一方面旨在提供一種存儲系統(tǒng)，包括：非易失性存儲裝置；和控制器，其構(gòu)成用于控制所述非易失性存儲裝置，其中所述非易失性存儲裝置包括：存儲單元陣列，其包括襯底和設(shè)置在所述襯底上的多個單元串，所述多個單元串中的每個單元串包括在垂直于所述襯底的方向上堆疊的多個單元晶體管；地址解碼器，其經(jīng)由接地選擇線、多個字線、和多個串選擇線與所述多個單元串相連接；讀/寫電路，其經(jīng)由位線與所述多個單元串相連接；和電壓產(chǎn)生電路，其被構(gòu)成用于在擦除操作時將擦除電壓供給所述襯底，并經(jīng)由所述地址解碼器將字線擦除電壓供給所述多個字線，并響應(yīng)將所述擦除電壓供給所述襯底，將所述接地選擇線的電壓和所述多個串選擇線的電壓從接地電壓進(jìn)行控制。在該實(shí)施例中，所述非易失性存儲裝置和所述控制器構(gòu)成固態(tài)驅(qū)動器。根據(jù)本發(fā)明，可以防止接地選擇晶體管以及串選擇晶體管在擦除操作中被導(dǎo)通。即，可以防止接地選擇晶體管以及串選擇晶體管被擦除或編程，從而可以正常地擦除存儲單元。因此，可以提供更可靠的非易失性存儲裝置、其擦除方法、和包括該非易失性存儲裝置的存儲系統(tǒng)。附圖說明圖1是示出根據(jù)本發(fā)明的第一實(shí)施例的非易失性存儲裝置的框圖。圖2是示出圖1中的存儲單元陣列的框圖。圖3是示出圖2的多個存儲塊中的一個存儲塊的一部分的根據(jù)第一實(shí)施例的平面示圖。圖4是沿圖3中的存儲塊的線i-i’截取的透視圖。圖5是沿圖3中的線i-i’截取的橫截面圖的第一例。圖6是示出圖5中的一個單元晶體管的放大示圖。圖7是示出在圖3至圖6中描述的存儲塊的等效電路的第一例的電路圖。圖8是示出圖1中的非易失性存儲裝置在擦除操作時的電壓條件的示圖。圖9是示出當(dāng)形成了接地選擇晶體管的溝道時沿圖3的線i-i’截取的橫截面圖。圖10是示出根據(jù)本發(fā)明實(shí)施例的擦除方法的流程圖。圖11是用于描述圖10的擦除方法中的控制接地選擇線的電壓的步驟和控制串選擇線的電壓的步驟的第一例的流程圖。圖12是示出根據(jù)圖10和圖11的擦除方法的電壓變化的時序圖。圖13是示出根據(jù)本發(fā)明第二實(shí)施例的非易失性存儲裝置的框圖。圖14是用于說明圖10的擦除方法中的控制接地選擇線的電壓的步驟和控制串選擇線的電壓的步驟的第二例的流程圖。圖15是示出根據(jù)圖10和圖14中描述的擦除方法的電壓變化的時序圖。圖16是示出圖13中的電壓產(chǎn)生電路的框圖。圖17是用于描述圖10的擦除方法中的控制接地選擇線的電壓的步驟和控制串選擇線的電壓的步驟的第三例的流程圖。圖18是示出根據(jù)圖10和圖17中描述的擦除方法的電壓變化的時序圖。圖19是示出根據(jù)本發(fā)明第三實(shí)施例的非易失性存儲裝置的框圖。圖20是用于描述圖10的擦除方法中的控制接地選擇線的電壓的步驟和控制串選擇線的電壓的步驟的第四例的流程圖。圖21是示出根據(jù)圖10和圖20中描述的擦除方法的電壓變化的時序圖。圖22是示出圖19中的襯底監(jiān)控電路的框圖。圖23是示出圖22中的上調(diào)整器(up-trimmer)的電路圖。圖24是示出圖19中的電壓產(chǎn)生電路的框圖。圖25是示出圖3至圖6中的存儲塊的第二例的等效電路的電路圖。圖26是示出圖3至圖6中的存儲塊的第三例的等效電路的電路圖。圖27是示出圖3至圖6中的存儲塊的第四例的等效電路的電路圖。圖28是示出圖3至圖6中的存儲塊的第五例的等效電路的電路圖。圖29是示出圖3至圖6中的存儲塊的第六例的等效電路的電路圖。圖30是示出圖3至圖6中的存儲塊的第七例的等效電路的電路圖。圖31是沿圖3中的線i-i’截取的橫截面圖。圖32是示出圖2的多個存儲塊中的一個存儲塊的一部分的根據(jù)第二實(shí)施例的平面視圖。圖33是示出沿圖32的線i-i’截取的存儲塊的透視圖。圖34是示出根據(jù)本發(fā)明實(shí)施例的存儲系統(tǒng)的框圖。圖35是示出圖34中的存儲系統(tǒng)的一個應(yīng)用例的框圖。圖36是示出包括了圖35中描述的存儲系統(tǒng)的一個計算系統(tǒng)的框圖。具體實(shí)施方式下文參照附圖更充分地描述本發(fā)明的構(gòu)思，附圖中示出了本發(fā)明構(gòu)思的實(shí)施例。然而，本發(fā)明構(gòu)思可以以許多不同形式來實(shí)現(xiàn)，而不應(yīng)當(dāng)理解為限于本文所述的實(shí)施例。相反，提供這些實(shí)施例來使得本公開詳盡和完全，并且將本發(fā)明構(gòu)思的范圍充分傳達(dá)給本領(lǐng)域技術(shù)人員。圖1是示出根據(jù)本發(fā)明的第一實(shí)施例的非易失性存儲裝置100的框圖。參照圖1，非易失性存儲裝置100可以包括存儲單元陣列110、地址解碼器120、讀/寫電路130、電壓產(chǎn)生電路140和控制邏輯150。存儲單元陣列110可以包括多個存儲單元組。例如，存儲單元陣列110可以包括沿行和列方向布置在襯底上的多個單元串。每個單元串可以包括沿垂直于襯底的方向堆疊的多個存儲單元。即，存儲單元可以沿行和列設(shè)置在襯底上并且可以在垂直于襯底的方向上堆疊來形成三維結(jié)構(gòu)。在一個示例實(shí)施例中，存儲單元陣列110包括每個存儲單元可以存儲數(shù)據(jù)的一個或多個位的多個存儲單元。地址解碼器120可以經(jīng)由字線wl、串選擇線ssl和接地選擇線gsl與存儲單元陣列110耦接。地址解碼器120可以構(gòu)造為響應(yīng)于控制邏輯150的控制而操作。地址解碼器120可以從外部裝置接收地址addr。地址解碼器120可以構(gòu)造為對輸入地址addr的行地址進(jìn)行解碼。地址解碼器120可以構(gòu)造為選擇字線wl中與已解碼行地址對應(yīng)的字線。地址解碼器120可以構(gòu)造為選擇串選擇線ssl和接地選擇線gsl中與已解碼行地址對應(yīng)的串選擇線ssl和接地選擇線gsl。地址解碼器120可以構(gòu)造為對輸入地址addr的列地址進(jìn)行解碼。地址解碼器120可以將已解碼列地址dca提供到讀/寫電路130。在一個示例實(shí)施例中，地址解碼器120可以包括對行地址進(jìn)行解碼的行解碼器、對列地址進(jìn)行解碼的列解碼器、和存儲輸入地址addr的地址緩沖器。讀/寫電路130可以經(jīng)由位線bl與存儲單元陣列110耦接。讀/寫電路130可以構(gòu)造為與外部裝置交換數(shù)據(jù)。讀/寫電路130可以響應(yīng)于控制邏輯150的控制來操作。讀/寫電路130可以從地址解碼器120接收已解碼列地址dca。讀/寫電路130可以響應(yīng)于已解碼列地址dca來選擇位線bl。在一個示例實(shí)施例中，讀/寫電路130可以從外部裝置接收數(shù)據(jù)以將其寫入存儲單元陣列110中。讀/寫電路130可以從存儲單元陣列110讀取數(shù)據(jù)以將其輸出到外部裝置。讀/寫電路130可以從存儲單元陣列110的第一存儲區(qū)域讀取數(shù)據(jù)以將其寫入存儲單元陣列110的第二存儲區(qū)域中。即，讀/寫電路130可以執(zhí)行拷回操作。在一個示例實(shí)施例中，讀/寫電路130可以包括諸如頁面緩沖器(或頁面寄存器)、列選擇電路、數(shù)據(jù)緩沖器之類的構(gòu)成元件。在另一示例實(shí)施例中，讀/寫電路130可以包括諸如讀出放大器、寫驅(qū)動器、列選擇電路、數(shù)據(jù)緩沖器之類的構(gòu)成元件。電壓產(chǎn)生電路140可以響應(yīng)于控制邏輯150的控制來操作。電壓產(chǎn)生電路140可以構(gòu)造為產(chǎn)生用于非易失性存儲裝置100的各種電壓。在一個示例實(shí)施例中，電壓產(chǎn)生電路140可以構(gòu)造為響應(yīng)于擦除使能信號een將擦除電壓vers供給存儲單元陣列110。電壓產(chǎn)生電路140可以構(gòu)造為響應(yīng)于擦除使能信號een而經(jīng)由地址解碼器120來驅(qū)動接地選擇線gsl、字線wl和串選擇線ssl?？刂七壿?50可以與地址解碼器120、讀/寫電路130和電壓產(chǎn)生電路140耦接?？刂七壿?50可以構(gòu)造為控制非易失性存儲裝置100的整體操作。在擦除操作時，控制邏輯150可以構(gòu)造為將擦除使能信號een提供給電壓產(chǎn)生電路140。圖2是示出圖1中的存儲單元陣列110的示圖。參照圖1和圖2，存儲單元陣列110可以包括多個存儲塊blk1至blkz，它們中的每一個存儲塊均與多個位線bl、多個串選擇線ssl、多個字線wl、接地選擇線gsl和共源極線csl相連接。在一個示例實(shí)施例中，多個存儲塊blk1至blkz可以通過地址解碼器120來選擇。例如，地址解碼器120可以構(gòu)造為在多個存儲塊blk1至blkz當(dāng)中選擇對應(yīng)于輸入地址addr的存儲塊。存儲塊blk1至blkz中的每一個可以被形成為具有三維結(jié)構(gòu)(或者垂直結(jié)構(gòu))。例如，存儲塊blk1至blkz中的每一個可以包括沿第一至第三方向延伸的結(jié)構(gòu)。例如，存儲塊blk1至blkz中的每一個可以包括沿第二方向延伸的多個單元串。例如，多個單元串可以沿第一和第三方向彼此分隔開特定距離。每個單元串可以與位線bl、串選擇線ssl、多個字線wl、接地選擇線gsl和共源極線csl耦接。圖3是示出圖2的存儲塊blk1至blkz中的一個存儲塊blka的一部分的根據(jù)第一實(shí)施例的平面示圖。在一個示例實(shí)施例中，圖3示出了存儲塊blka的導(dǎo)電層的平面示圖。圖4是沿圖3中的存儲塊blka的線i-i’截取的透視圖。圖5是沿圖3中的線i-i’截取的橫截面圖的第一例。參照圖3至圖5，存儲塊blka可以包括沿第一至第三方向延伸的結(jié)構(gòu)體。提供襯底111。襯底111例如可以是具有第一導(dǎo)電類型的阱。襯底111可以是其中注入了iii族元素(比如硼)的p阱。襯底111可以是設(shè)置于n阱內(nèi)的袋狀p阱(pocketp-well)。下面，假設(shè)襯底111是p阱(或者袋狀p阱)。不過，襯底111不限于p型?？梢栽谝r底111中設(shè)置沿第一方向延伸的多個摻雜區(qū)311至313。摻雜區(qū)311至313在襯底111上可以沿第三方向分隔開特定距離。在圖3至圖5中示出的摻雜區(qū)311至313可以分別稱為第一至第三摻雜區(qū)311至313。第一至第三摻雜區(qū)311至313可以是與襯底111的導(dǎo)電類型不同的第二導(dǎo)電類型。例如，第一至第三摻雜區(qū)311至313可以是n型。下面，假設(shè)第一至第三摻雜區(qū)311至313是n型的。不過，第一至第三摻雜區(qū)311至313不限于n型。在第一至第三摻雜區(qū)311至313中相鄰的兩個摻雜區(qū)之間，可以沿第二方向(即，垂直于襯底111的方向)在襯底111上順序地設(shè)置多個絕緣材料112和112a。絕緣材料112和112a可以形成為沿第二方向分隔開特定距離。在一個示例實(shí)施例中，絕緣材料112和112a可以沿第一方向延伸。例如，絕緣材料112和112a可以包括諸如氧化硅之類的絕緣材料。在一個示例實(shí)施例中，與襯底111接觸的絕緣材料112a的厚度可以比絕緣材料112的厚度薄。在第一至第三摻雜區(qū)311至313中相鄰的兩個摻雜區(qū)之間，可以沿第一方向順序地布置多個支柱pl11、pl12、pl21和pl22，使得其沿第二方向穿透多個絕緣材料112和112a。例如，支柱pl11、pl12、pl21和pl22可以穿過絕緣材料112和112a與襯底111接觸。在一個示例實(shí)施例中，支柱pl11、pl12、pl21和pl22可以分別具有多層結(jié)構(gòu)。例如，支柱pl11、pl12、pl21和pl22可以包括溝道膜114和內(nèi)部材料115。在支柱pl11、pl12、pl21和pl22的每一個中，可以設(shè)置內(nèi)部材料和包圍內(nèi)部材料的溝道膜。溝道膜114可以包括具有第一導(dǎo)電類型的半導(dǎo)體材料(例如，硅)。例如，溝道膜114可以包括具有與襯底111相同的導(dǎo)電類型的半導(dǎo)體材料(例如，硅)。下面，假設(shè)溝道膜114包括p型硅。不過，溝道膜114可以不限于包括p型硅。例如，溝道膜114可以包括作為非導(dǎo)體的本征半導(dǎo)體。內(nèi)部材料115可以包括絕緣材料。例如，內(nèi)部材料115可以包括諸如氧化硅之類的絕緣材料。例如，內(nèi)部材料115可以包括空氣隙。在第一至第三摻雜區(qū)311至313中相鄰的兩個摻雜區(qū)之間，可以沿絕緣材料112和112a以及支柱pl11、pl12、pl21和pl22的暴露表面設(shè)置信息存儲膜116。在一個示例實(shí)施例中，信息存儲膜116的厚度可以小于絕緣材料112和112a之間的距離的一半。在第一至第三摻雜區(qū)311至313中相鄰的兩個摻雜區(qū)之間，可以在信息存儲膜116的暴露表面上設(shè)置導(dǎo)電材料cm1至cm8。具體地，可以在于絕緣材料112和112a中的上部絕緣材料的下表面上設(shè)置的信息存儲膜116與于絕緣材料112和112a中的下部絕緣材料的上表面上設(shè)置的信息存儲膜116這二者之間，設(shè)置沿第一方向延伸的導(dǎo)電材料cm1至cm8?？梢酝ㄟ^字線切口在摻雜區(qū)311至313上將導(dǎo)電材料cm1至cm8以及絕緣材料112和112a分隔開。在一個示例實(shí)施例中，導(dǎo)電材料cm1至cm8可以包括金屬導(dǎo)電材料。導(dǎo)電材料cm1至cm8可以包括非金屬導(dǎo)電材料，比如多晶硅。在一個示例實(shí)施例中，處于絕緣材料112和112a當(dāng)中的最上層的絕緣材料的上表面上所設(shè)置的信息存儲膜可被去除。作為示例，在絕緣材料112和112a的各側(cè)面當(dāng)中與支柱pl11、pl12、pl21和pl22相對的側(cè)面上所設(shè)置的信息存儲膜可被去除?？梢栽诙鄠€支柱pl11、pl12、pl21和pl22上分別設(shè)置多個漏極320。漏極320例如可以包括具有第二導(dǎo)電類型的半導(dǎo)體材料(例如，硅)。漏極320可以包括n型半導(dǎo)體材料(例如，硅)。下面，假設(shè)漏極320包括n型硅。不過，本發(fā)明不限于此。漏極320可以延伸到支柱pl11、pl12、pl21和pl22的溝道膜114的上面?？梢栽诼O320上設(shè)置沿第三方向延伸的位線bl1和bl2，使得位線bl1和bl2沿第一方向彼此分隔開特定距離。位線bl1和bl2可以與漏極320耦接。在本實(shí)施例中，漏極320與位線bl1和bl2可以經(jīng)由接觸插塞(未示出)連接。位線bl1和bl2可以包括金屬導(dǎo)電材料。作為選擇，位線bl1和bl2可以包括非金屬導(dǎo)電材料，比如多晶硅。下面，可以定義存儲塊blka中的支柱pl11、pl12、pl21和pl22的行和列。在一個示例實(shí)施例中，可以根據(jù)導(dǎo)電材料cm1至cm8是否被分隔來定義支柱pl11、pl12、pl21和pl22的行。在圖3至圖5中，導(dǎo)電材料cm1至cm8以第二摻雜區(qū)312作為中心被分隔。經(jīng)由在第一摻雜區(qū)311與第二摻雜區(qū)312之間設(shè)置的導(dǎo)電材料cm1至cm8和信息存儲膜116相連接的支柱pl11和pl12可以構(gòu)成第一行支柱。經(jīng)由在第二摻雜區(qū)312與第三摻雜區(qū)313之間設(shè)置的導(dǎo)電材料cm1至cm8和信息存儲膜116相連接的支柱pl21和pl22可以構(gòu)成第二行支柱。可以沿位線bl1和bl2定義支柱pl11、pl12、pl21和pl22的列。經(jīng)由漏極320與第一位線bl1連接的支柱pl11和pl21可以構(gòu)成第一列支柱。經(jīng)由漏極320與第二位線bl2連接的支柱pl12和pl22可以構(gòu)成第二列支柱。下面，可以定義導(dǎo)電材料cm1至cm8的高度。根據(jù)與襯底111的距離，導(dǎo)電材料cm1至cm8可以具有第一至第八高度。與襯底111最接近的第一導(dǎo)電材料cm1可以具有第一高度。與位線bl1和bl2最接近的第八導(dǎo)電材料cm8可以具有第八高度。支柱pl11、pl12、pl21和pl22中的每一個與相鄰信息存儲膜116和相鄰導(dǎo)電材料cm1至cm8均可以構(gòu)成一個單元串。即，支柱pl11、pl12、pl21和pl22與信息存儲膜116和多個導(dǎo)電材料cm1至cm8可以構(gòu)成多個單元串。每個單元串可以包括在垂直于襯底111的方向上堆疊的多個單元晶體管ct。將參照圖6更全面地描述單元晶體管ct。圖6是示出圖5中的一個單元晶體管的放大示圖。在一個示例實(shí)施例中，在圖6中，示出了在與第一行及第一列的支柱pl11相對應(yīng)的多個單元晶體管ct當(dāng)中具有第五高度的單元晶體管。參照圖3至圖6，單元晶體管ct可以由第五導(dǎo)電材料cm5、支柱pl11上與第五導(dǎo)電材料cm5相鄰的部分、和在導(dǎo)電材料cm5與支柱pl11之間設(shè)置的信息存儲膜形成。信息存儲膜116可以從導(dǎo)電材料cm1至cm8與支柱pl11、pl12、pl21和pl22之間延伸到導(dǎo)電材料cm1至cm8的上表面和下表面。信息存儲膜116中的每一個均可以包括第一至第三子絕緣膜117、118和119。在單元晶體管ct中，支柱pl11、pl12、pl21和pl22的溝道膜114可以包括與襯底111相同的p型硅。溝道膜114可以作為單元晶體管ct的主體。溝道膜114可以在垂直于襯底111的方向上形成。因此，支柱pl11、pl12、pl21和pl22的溝道膜114可以作為垂直主體。并且，可以在支柱pl11、pl12、pl21和pl22的溝道膜114處形成的溝道是垂直溝道。與支柱pl11、pl12、pl21和pl22相鄰的第一子絕緣膜117可以作為單元晶體管ct的隧穿絕緣膜。例如，與支柱pl11、pl12、pl21和pl22相鄰的各第一子絕緣膜117可以分別包括熱氧化膜。各第一子絕緣膜117可以分別包括氧化硅膜。第二子絕緣膜118可以作為單元晶體管ct的電荷存儲膜。例如，各第二子絕緣膜118可以分別作為電荷捕獲膜。例如，各第二子絕緣膜118可以分別包括氮化物膜或金屬氧化物膜(例如，氧化鋁膜、氧化鉿膜等)。第二子絕緣膜118可以包括氮化硅膜。與導(dǎo)電材料cm1至cm8相鄰的第三子絕緣膜119可以作為單元晶體管ct的阻擋絕緣膜。在該實(shí)施例中，第三子絕緣膜119可以由單層或多層形成。第三子絕緣膜119可以是高介電膜(例如氧化鋁膜、氧化鉿膜等)，其介電常數(shù)比第一和第二子絕緣膜117和118的介電常數(shù)高。各第三子絕緣膜119可以分別包括氧化硅膜。在該實(shí)施例中，第一至第三子絕緣膜117至119可以構(gòu)成ono(氧化物-氮化物-氧化物)。多個導(dǎo)電材料cm1至cm8可以分別作為柵極(或控制柵極)。即，作為柵極(或控制柵極)的多個導(dǎo)電材料cm1至cm8、作為阻擋絕緣膜的第三子絕緣膜119、作為電荷存儲膜的第二子絕緣膜118、作為隧穿絕緣膜的第一子絕緣膜117、和作為垂直主體的溝道膜114可以構(gòu)成單元晶體管ct。作為示例，單元晶體管ct可以是電荷捕獲型單元晶體管。單元晶體管ct根據(jù)高度可以用于不同用途。例如，在單元晶體管ct當(dāng)中，置于上部的至少一個單元晶體管可以用作串選擇晶體管sst。在單元晶體管ct當(dāng)中，置于下部的至少一個單元晶體管可以用作接地選擇晶體管gst。其余單元晶體管可以用作存儲單元和偽(dummy)存儲單元。導(dǎo)電材料cm1至cm8可以沿行方向(第一方向)延伸以與多個支柱pl11和pl12或pl21和pl22連接。即，導(dǎo)電材料cm1至cm8可以構(gòu)成將同一行中的支柱pl11和pl12或者pl21和pl22的單元晶體管ct進(jìn)行互連的導(dǎo)電線。在該實(shí)施例中，導(dǎo)電材料cm1至cm8根據(jù)高度可以用作串選擇線ssl、接地選擇線gsl、字線wl、或偽字線dwl。圖7是示出在圖3至圖6中描述的存儲塊blka的等效電路blka1的第一例的電路圖。參照圖3至圖7，可以在第一位線bl1與共源極線csl之間連接單元串cs11和cs21，并且可以在第二位線bl2與共源極線csl之間連接單元串cs12和cs22。單元串cs11、cs21、cs12和cs22可以分別對應(yīng)于支柱pl11、pl21、pl12和pl22。第一行第一列的支柱pl11可以與導(dǎo)電材料cm1至cm8和信息存儲膜116一起形成第一行第一列的單元串cs11。第一行第二列的支柱pl12可以與導(dǎo)電材料cm1至cm8和信息存儲膜116一起形成第一行第二列的單元串cs12。第二行第一列的支柱pl21可以與導(dǎo)電材料cm1至cm8和信息存儲膜116一起形成第二行第一列的單元串cs21。第二行第二列的支柱pl22可以與導(dǎo)電材料cm1至cm8和信息存儲膜116一起形成第二行第二列的單元串cs22。在單元串cs11、cs21、cs12和cs22中，具有第一高度的單元晶體管可以作為接地選擇晶體管gst。同一行的單元串可以共享一個接地選擇線gsl。不同行的單元串可以共享接地選擇線gsl。在一個示例實(shí)施例中，各第一導(dǎo)電材料cm1可以互連以形成所述接地選擇線gsl。在單元串cs11、cs21、cs12和cs22中，具有第二至第六高度的單元晶體管可以作為第一至第六存儲單元mc1至mc6。第一至第六存儲單元mc1至mc6可以分別與第一至第六字線wl1至wl6連接。具有相同高度并且對應(yīng)于同一行的各存儲單元可以共享一個字線。具有相同高度并對應(yīng)于不同行的各存儲單元可以共享一個字線。即，具有相同高度的各存儲單元mc可以共享一個字線。在一個示例實(shí)施例中，各第二導(dǎo)電材料cm2可以互連以形成第一字線wl1。各第三導(dǎo)電材料cm3可以互連以形成第二字線wl2。各第四導(dǎo)電材料cm4可以互連以形成第三字線wl3。各第五導(dǎo)電材料cm5可以互連以形成第四字線wl4。各第六導(dǎo)電材料cm6可以互連以形成第五字線wl5。各第七導(dǎo)電材料cm7可以互連以形成第六字線wl6。在單元串cs11、cs21、cs12和cs22中，具有第八高度的單元晶體管可以作為串選擇晶體管sst。串選擇晶體管sst可以與第一和第二串選擇線ssl1和ssl2連接。同一行的單元串可以共享一個串選擇線ssl。不同行的單元串可以與不同的串選擇線連接。在一個示例實(shí)施例中，第一和第二串選擇線ssl1和ssl2中的每一個均可以對應(yīng)于第八導(dǎo)電材料cm8。即支柱pl11、pl12、pl21和pl22的行(即單元串cs11、cs21、cs12和cs22的行)可以由第一和第二串選擇線ssl1和ssl2來定義。下面，與第一串選擇線ssl1連接的串選擇晶體管可以稱為第一串選擇晶體管sst1，與第二串選擇線ssl2連接的串選擇晶體管可以稱為第二串選擇晶體管sst2。共源極線csl可以與單元串cs11、cs12、cs21和cs22共同連接。例如，第一至第三摻雜區(qū)311至313可以互連以形成共源極線csl。如圖7所示，具有相同高度的存儲單元可以共同連接到一個字線。因此，當(dāng)選擇了具有特定高度的字線時，就可以選擇與所選字線連接的所有單元串cs11、cs12、cs21和cs22。不同行的單元串可以與不同的串選擇線連接。因此，在與同一字線連接的單元串cs11、cs12、cs21和cs22中，通過不選擇第一串選擇線ssl1或第二串選擇線ssl2，可以將未選行的單元串cs11和cs12或者cs21和cs22與位線bl1和bl2電隔離。通過選擇第一串選擇線ssl1或第二串選擇線ssl2，所選行的單元串cs21和cs22或者cs11和cs12可以與位線bl1和bl2電連接。即，通過選擇和不選擇第一串選擇線ssl1和第二串選擇線ssl2，可以選擇單元串cs11、cs21、cs12和cs22的行。通過選擇位線bl1和bl2，可以選擇所選行中的單元串的列。在一個示例實(shí)施例中，字線wl1至wl6中的至少一個可以用作偽字線。例如，與串選擇線ssl1和ssl2相鄰的字線、與接地選擇線gsl相鄰的字線、或者處在串選擇線ssl1和ssl2與接地選擇線gsl之間的多個字線中的至少一個可以用作偽字線。在一個示例實(shí)施例中，導(dǎo)電材料cm1至cm8中的至少兩個高度的導(dǎo)電材料可以形成串選擇線。例如，第七和第八導(dǎo)電材料cm7和cm8可以用作串選擇線。此時，同一行中的第七和第八導(dǎo)電材料cm7和cm8可以共同連接。在一個示例實(shí)施例中，導(dǎo)電材料cm1至cm8中的至少兩個高度的導(dǎo)電材料可以形成接地選擇線。例如，第一和第二導(dǎo)電材料cm1和cm2可以用作接地選擇線。此時，第一和第二導(dǎo)電材料cm1和cm2可以共同連接。在一個示例實(shí)施例中，第一導(dǎo)電材料cm1可以分別形成電隔離的兩個接地選擇線。圖8是示出圖1中的非易失性存儲裝置在擦除操作時的電壓條件的示圖。在一個示例實(shí)施例中，擦除操作可以以存儲塊為單位執(zhí)行。下面，將參照圖3至圖7中描述的存儲塊blka來描述擦除操作。在擦除操作中，串選擇線ssl1和ssl2可以被浮置，并且可以將字線擦除電壓vwe施加到字線wl1至wl6。例如，字線擦除電壓vwe可以是接地電壓vss。接地選擇線gsl可以被浮置，并且可以將擦除電壓vers供給襯底111。襯底111與溝道膜114具有相同的導(dǎo)電類型。因此，施加到襯底111的擦除電壓vers可以傳遞到溝道膜114。在一個示例實(shí)施例中，擦除電壓vers可以是高電壓。接地選擇線gsl以及串選擇線ssl1和ssl2可以被浮置。因此，當(dāng)溝道膜114的電壓變化時，接地選擇線gsl以及串選擇線ssl1和ssl2會受到耦接的影響。即，當(dāng)溝道膜114的電壓增大到擦除電壓vers時，接地選擇線gsl以及串選擇線ssl1和ssl2的電壓也會增大。因此，接地選擇晶體管gst以及串選擇晶體管sst1和sst2會被禁止擦除。字線擦除電壓vwe可以施加到字線wl1至wl6。在一個示例實(shí)施例中，字線擦除電壓vwe可以是低電壓。例如，字線擦除電壓vwe可以是接地電壓vss。由于溝道膜114與字線wl1至wl6之間的電壓差，在存儲單元mc1至mc6處會產(chǎn)生fowler-nordheim隧穿。這意味著存儲單元mc1至mc6被擦除。如果接地選擇線gsl處于浮置狀態(tài)，則接地選擇晶體管gst可以具有準(zhǔn)導(dǎo)通狀態(tài)。即，當(dāng)擦除電壓vers施加到襯底111時，在對應(yīng)于接地選擇晶體管gst的溝道膜114部分形成溝道。在圖9中，示出當(dāng)形成了接地選擇晶體管gst的溝道時沿線i-i’截取的橫截面圖。參照圖9，襯底111和溝道膜114可以是p型，而在接地選擇晶體管gst處形成的溝道ic可以是n型。因此，通過接地選擇晶體管gst可以切斷供給襯底111的擦除電壓vers。這意味著擦除電壓vers沒有傳遞到對應(yīng)于存儲單元mc1至mc6的溝道膜114部分。此時，存儲單元mc1至mc6不會被擦除。另外，由于對應(yīng)于存儲單元mc1至mc6的溝道膜114部分與襯底111之間的電壓差，在接地選擇晶體管gst與第一存儲單元mc1之間會產(chǎn)生柵致漏極泄漏(gidl)。如果產(chǎn)生gidl，則可以對接地選擇晶體管gst編程。作為另一示例，在襯底111的電壓傳遞到對應(yīng)于接地選擇線gsl的溝道膜114部分之前，接地選擇線gsl的電壓會由于來自襯底111的耦接而被增大。此時，利用接地選擇線gsl的電壓可以形成接地選擇晶體管gst的溝道ic。在這種情況下，存儲單元mc1至mc6也可以不被擦除，并且由于gidl而可以對接地選擇晶體管gst編程。隨著接地選擇線gsl的負(fù)載增加，接地選擇線gsl的電壓的上升程度由于來自襯底111和溝道膜114的耦接而減小。如果接地選擇線gsl的電壓減小，則接地選擇晶體管gst會由于接地選擇線gsl的電壓與溝道膜114的電壓之間的電壓差而被擦除。即，如果接地選擇線gsl在擦除操作時被浮置，則接地選擇晶體管gst可以被編程或者擦除。同樣地，在串選擇晶體管sst1和sst2中也會發(fā)生這種現(xiàn)象。即，如果串選擇晶體管sst1和sst2在擦除操作時被浮置，則它們可以被編程或者擦除。利用本發(fā)明構(gòu)思的擦除方法，可以通過控制接地選擇線gsl來防止上述現(xiàn)象。另外，根據(jù)本發(fā)明構(gòu)思的擦除方法，還可以控制串選擇線ssl1和ssl2。下面，將使用其中在擦除操作時控制接地選擇線gsl以及串選擇線ssl1和ssl2的一個實(shí)施例來描述本發(fā)明的構(gòu)思。不過，本發(fā)明構(gòu)思不限于此。例如，本發(fā)明構(gòu)思的精神可以應(yīng)用于僅控制接地選擇線gsl的技術(shù)或者僅控制串選擇線ssl1和ssl2中的至少一個的技術(shù)。圖10是示出根據(jù)本發(fā)明實(shí)施例的擦除方法的流程圖。參照圖1、圖3至圖7、和圖10，在步驟s110中，可以將接地電壓vss施加到接地選擇線gsl以及串選擇線ssl1和ssl2。在步驟s120中，可以將字線擦除電壓vwe施加到字線wl1至wl6。在步驟s130中，可以將擦除電壓vers施加到襯底111。在步驟s140中，可以根據(jù)擦除電壓vers的施加來控制接地選擇線gsl的電壓。在操作s150中，可以根據(jù)擦除電壓vers的施加來控制串選擇線ssl的電壓。在一個示例實(shí)施例中，接地選擇線gsl的負(fù)載可以小于襯底111的負(fù)載。此時，盡管電壓同時施加到接地選擇線gsl和襯底111上，然而接地選擇線gsl的電壓會比襯底111的電壓更迅速地增大。如果接地選擇線gsl的電壓變得比襯底111的電壓高出一預(yù)定電平，則在接地選擇晶體管gst處會發(fā)生fowler-nordheim隧穿。即，接地選擇晶體管gst可被編程。同樣地，在串選擇晶體管sst1和sst2中也會發(fā)生這種現(xiàn)象。即，串選擇晶體管sst1和sst2可被編程。根據(jù)本發(fā)明構(gòu)思的一個示例實(shí)施例的擦除方法可以包括控制接地選擇線gsl以及串選擇線ssl1和ssl2的電壓，以使得接地選擇晶體管gst以及串選擇晶體管sst1和sst2不被編程和擦除并且不進(jìn)入準(zhǔn)導(dǎo)通和導(dǎo)通狀態(tài)。在一個示例實(shí)施例中，襯底111與接地選擇線gsl以及串選擇線ssl1和ssl2之間的電壓差可以保持在特定范圍之內(nèi)。例如，可以將接地選擇線gsl以及串選擇線ssl1和ssl2的電壓控制在以襯底111的電壓的一半為基準(zhǔn)的特定范圍之內(nèi)。圖11是用于描述圖10的擦除方法中的控制接地選擇線gsl的電壓的步驟和控制串選擇線ssl1和ssl2的電壓的步驟的第一例的流程圖。參照圖1、圖3至圖7、和圖11，在操作s210中，可以將第一接地選擇線電壓vgsl1施加到接地選擇線gsl，其中，第一接地選擇線電壓vgsl1的上升斜率小于襯底111的電壓的上升斜率。在步驟s220中，可以將第一串選擇線電壓vssl1施加到串選擇線ssl1和ssl2，其中，第一串選擇線電壓vssl1的上升斜率小于襯底111的電壓的上升斜率。圖12是示出根據(jù)圖10和圖11的擦除方法的電壓變化的時序圖。參照圖12，在第一時刻t1，可以將第一串選擇線電壓vssl1施加到串選擇線ssl1和ssl2。可以將字線擦除電壓vwe施加到字線wl1至wl6?？梢詫⒌谝唤拥剡x擇線電壓vgsl1施加到接地選擇線gsl，以及可以將擦除電壓vers施加到襯底111。在一個示例實(shí)施例中，可以控制串選擇線ssl1和ssl2的電壓以使得串選擇線ssl1和ssl2的電壓的上升斜率小于襯底111的電壓的上升斜率?？梢钥刂拼x擇線ssl1和ssl2的電壓、更具體地控制串選擇線ssl1和ssl2的電壓的上升斜率以使得串選擇晶體管sst1和sst2不被編程。例如，可以控制串選擇線ssl1和ssl2的電壓的上升斜率以使得串選擇線ssl1和ssl2的電壓低于襯底111的電壓?？梢钥刂拼x擇線ssl1和ssl2的電壓、更具體地控制串選擇線ssl1和ssl2的電壓的上升斜率以使得串選擇晶體管sst1和sst2不被擦除。例如，可以控制串選擇線ssl1和ssl2的電壓的上升斜率以使得串選擇線ssl1和ssl2的電壓不會變得比襯底111的電壓低特定電平以上。可以控制串選擇線ssl1和ssl2的電壓、更具體地控制串選擇線ssl1和ssl2的電壓的上升斜率以使得串選擇晶體管sst1和sst2不進(jìn)入準(zhǔn)導(dǎo)通或者導(dǎo)通狀態(tài)?？梢钥刂平拥剡x擇線gsl的電壓以使得接地選擇線gsl的電壓的上升斜率小于襯底111的電壓的上升斜率?？梢钥刂平拥剡x擇線gsl的電壓、更具體地控制接地選擇線gsl的電壓的上升斜率以使得接地選擇晶體管gst不被編程。例如，可以控制接地選擇線gsl的電壓的上升斜率以使得接地選擇線gsl的電壓不高于襯底111的電壓?？梢钥刂平拥剡x擇線gsl的電壓、更具體地控制接地選擇線gsl的電壓的上升斜率以使得接地選擇晶體管gst不被擦除。例如，可以控制接地選擇線gsl的電壓的上升斜率以使得接地選擇線gsl的電壓不會變得比襯底111的電壓低特定電平以上?？梢钥刂平拥剡x擇線gsl的電壓、更具體地控制接地選擇線gsl的電壓的上升斜率以使得接地選擇晶體管gst不進(jìn)入準(zhǔn)導(dǎo)通或者導(dǎo)通狀態(tài)。在第三時刻t3，串選擇線ssl1和ssl2的電壓可以達(dá)到第一串選擇線電壓vssl1，接地選擇線gsl的電壓可以達(dá)到第一接地選擇線電壓vgsl1，并且襯底111的電壓可以達(dá)到擦除電壓vers。在一個示例實(shí)施例中，可以控制第一串選擇線電壓vssl1以使得串選擇晶體管sst1和sst2不會由于第一串選擇線電壓vssl1與擦除電壓vers之間的電壓差而被擦除。例如，第一串選擇線電壓vssl1可以被控制為具有處在以擦除電壓vers的一半為基準(zhǔn)的特定范圍之內(nèi)的電平。可以控制第一接地選擇線電壓vgsl1以使得接地選擇晶體管gst不會由于第一接地選擇線電壓vgsl1與擦除電壓vers之間的電壓差而被擦除。例如，第一接地選擇線電壓vgsl1可以被控制為具有處在以擦除電壓vers的一半為基準(zhǔn)的特定范圍之內(nèi)的電平?？梢酝ㄟ^字線擦除電壓vwe與擦除電壓vers之間的電壓差來擦除存儲單元mc1至mc6。在第四時刻t4，串選擇線ssl1和ssl2的電壓可以開始從第一串選擇線電壓vssl1減小。接地選擇線gsl的電壓可以開始從第一接地選擇線電壓vgsl1減小。襯底111的電壓可以開始從擦除電壓vers減小。在第五時刻t5，串選擇線ssl1和ssl2、接地選擇線gsl以及襯底111的電壓可被降低到接地電壓vss。在一個示例實(shí)施例中，可以控制串選擇線ssl1和ssl2的電壓以使得串選擇線ssl1和ssl2的電壓的下降斜率小于襯底111的電壓的下降斜率?？梢钥刂拼x擇線ssl1和ssl2的電壓、更具體地控制串選擇線ssl1和ssl2的電壓的下降斜率以使得串選擇晶體管sst1和sst2不被編程。例如，可以控制串選擇線ssl1和ssl2的電壓的下降斜率以使得串選擇線ssl1和ssl2的電壓不高于襯底111的電壓?？梢钥刂拼x擇線ssl1和ssl2的電壓、更具體地控制串選擇線ssl1和ssl2的電壓的下降斜率以使得串選擇晶體管sst1和sst2不被擦除。例如，可以控制串選擇線ssl1和ssl2的電壓的下降斜率以使得串選擇線ssl1和ssl2的電壓不會變得比襯底111的電壓低特定電平以上?？梢钥刂拼x擇線ssl1和ssl2的電壓、更具體地控制串選擇線ssl1和ssl2的電壓的下降斜率以使得串選擇晶體管sst1和sst2不會進(jìn)入準(zhǔn)導(dǎo)通或者導(dǎo)通狀態(tài)?？梢钥刂平拥剡x擇線gsl的電壓以使得接地選擇線gsl的電壓的下降斜率小于襯底111的電壓的下降斜率。可以控制接地選擇線gsl的電壓、更具體地控制接地選擇線gsl的電壓的下降斜率以使得接地選擇晶體管gst不被編程。例如，可以控制接地選擇線gsl的電壓的下降斜率以使得接地選擇線gsl的電壓不高于襯底111的電壓?？梢钥刂平拥剡x擇線gsl的電壓、更具體地控制接地選擇線gsl的電壓的下降斜率以使得接地選擇晶體管gst不被擦除。例如，可以控制接地選擇線gsl的電壓的下降斜率以使得接地選擇線gsl的電壓不會變得比襯底111的電壓低特定電平以上?？梢钥刂平拥剡x擇線gsl的電壓、更具體地控制接地選擇線gsl的電壓的下降斜率以使得接地選擇晶體管gst不進(jìn)入準(zhǔn)導(dǎo)通或者導(dǎo)通狀態(tài)。如上所述，基于向襯底111施加擦除電壓vers，接地選擇線gsl的電壓的上升和下降斜率可以被控制為小于襯底111的電壓的上升和下降斜率。接地選擇線gsl的電壓與襯底111的電壓之間的電壓差可以被保持在特定范圍之內(nèi)。例如，可以防止接地選擇線gsl的電壓增大到襯底111的電壓之上。因此，可以防止對接地選擇晶體管gst編程。另外，可以防止接地選擇線gsl的電壓變得比襯底111的電壓低特定電平以上。因此，可以防止接地選擇晶體管gst被擦除。另外，可以防止接地選擇晶體管gst在襯底111的電壓被傳遞到溝道膜114之前就進(jìn)入準(zhǔn)導(dǎo)通或者導(dǎo)通狀態(tài)。因此，可以防止由于gidl導(dǎo)致的接地選擇晶體管gst的劣化的編程。同樣地，基于向襯底111施加擦除電壓vers，串選擇線ssl1和ssl2的電壓的上升和下降斜率可以被控制為小于襯底111的電壓的上升和下降斜率。串選擇線ssl1和ssl2的電壓與襯底111的電壓之間的電壓差可以保持在特定范圍之內(nèi)。例如，可以防止串選擇線ssl1和ssl2的電壓增大到襯底111的電壓之上。因此，可以防止對串選擇晶體管sst1和sst2編程。另外，可以防止串選擇線ssl1和ssl2的電壓變得比襯底111的電壓低特定電平以上。因此，可以防止對串選擇晶體管sst1和sst2擦除。另外，可以防止串選擇晶體管sst1和sst2在襯底111的電壓被傳遞到溝道膜114之前就進(jìn)入準(zhǔn)導(dǎo)通或者導(dǎo)通狀態(tài)。因此，可以防止由于gidl導(dǎo)致的串選擇晶體管sst1和sst2的劣化的編程。圖13是示出根據(jù)本發(fā)明第二實(shí)施例的非易失性存儲裝置100a的框圖。參照圖13，非易失性存儲裝置100a可以包括存儲單元陣列110、地址解碼器120、讀/寫電路130、電壓產(chǎn)生電路140a和控制邏輯150。除了電壓產(chǎn)生電路140a以外，非易失性存儲裝置100a基本上與圖1中所示的非易失性存儲裝置100相同，因此省略重復(fù)的描述。電壓產(chǎn)生電路140a可以構(gòu)造為產(chǎn)生用于非易失性存儲裝置100a的各種電壓。在一個示例實(shí)施例中，電壓產(chǎn)生電路140a可以構(gòu)造為響應(yīng)于擦除使能信號een將擦除電壓vers供給存儲單元陣列110。電壓產(chǎn)生電路140a可以構(gòu)造為響應(yīng)于擦除電壓vers的施加而經(jīng)由地址解碼器120來控制接地選擇線gsl、字線wl和串選擇線ssl的電壓。電壓產(chǎn)生電路140a可以包括延遲電路141。延遲電路141可以在擦除使能信號een被接收并且經(jīng)過特定時間之后產(chǎn)生一個內(nèi)部信號。電壓產(chǎn)生電路140a可以響應(yīng)于該內(nèi)部信號而經(jīng)由地址解碼器120來驅(qū)動接地選擇線gsl、字線wl和串選擇線ssl。即，電壓產(chǎn)生電路140a可以在擦除電壓vers被施加并且經(jīng)過特定時間之后經(jīng)由地址解碼器120來控制接地選擇線gsl、字線wl和串選擇線ssl的電壓。圖14是用于說明圖10的擦除方法中的控制接地選擇線gsl的電壓的步驟和控制串選擇線ssl1和ssl2的電壓的步驟的第二例的流程圖。參照圖3至圖7、圖11、圖13和圖14，在步驟s310中，可以在延遲時間之后將第二接地選擇線電壓vgsl2施加到接地選擇線gsl。在步驟s320中，可以在延遲時間dt之后施加第二串選擇線電壓vssl2。延遲時間dt可以是由延遲電路141確定的時間。圖15是示出根據(jù)圖10和圖14中描述的擦除方法的電壓變化的時序圖。參照圖3至圖7、圖10、以及圖13至圖15，在第一時刻t1，可以將字線擦除電壓vwe施加到字線wl1至wl6?？梢詫⒉脸妷簐ers施加到襯底111?？梢詫⒋x擇線ssl1、ssl2和接地選擇線gsl的電壓保持為接地電壓vss。在延遲時間dt之后，即在第二時刻t2，可以將第二串選擇線電壓vssl2施加到串選擇線ssl1和ssl2。可以將第二接地選擇線電壓vgsl2施加到接地選擇線gsl?？梢钥刂蒲舆t時間dt以使得串選擇晶體管sst1和sst2不被編程。例如，可以控制延遲時間dt以使得串選擇線ssl1和ssl2的電壓不高于襯底111的電壓?？梢钥刂蒲舆t時間dt以使得串選擇晶體管sst1和sst2不被擦除。例如，可以控制延遲時間dt以使得串選擇線ssl1和ssl2的電壓不會變得比襯底111的電壓低特定電平以上?？梢钥刂蒲舆t時間dt以使得串選擇晶體管sst1和sst2不會進(jìn)入準(zhǔn)導(dǎo)通或者導(dǎo)通狀態(tài)?？梢钥刂蒲舆t時間dt以使得接地選擇晶體管gst不被編程。例如，可以控制延遲時間dt以使得接地選擇線gsl的電壓不高于襯底111的電壓?？梢钥刂蒲舆t時間dt以使得接地選擇晶體管gst不被擦除。例如，可以控制延遲時間dt以使得接地選擇線gsl的電壓不會變得比襯底111的電壓低特定電平以上?？梢钥刂蒲舆t時間dt以使得接地選擇晶體管gst不會進(jìn)入準(zhǔn)導(dǎo)通或者導(dǎo)通狀態(tài)。在第三時刻t3，串選擇線ssl1和ssl2的電壓可以達(dá)到第二串選擇線電壓vssl2，接地選擇線gsl的電壓可以達(dá)到第二接地選擇線電壓vgsl2，并且襯底111的電壓可以達(dá)到擦除電壓vers。可以控制第二串選擇線電壓vssl2以使得串選擇晶體管sst1和sst2不會由于串選擇線ssl1和ssl2與襯底111之間的電壓差而被擦除。例如，第二串選擇線電壓vssl2可以被控制為具有處在以擦除電壓vers的一半為基準(zhǔn)的特定范圍之內(nèi)的電平?？梢钥刂频诙拥剡x擇線電壓vgsl2以使得接地選擇晶體管gst不會由于接地選擇線gsl與襯底111之間的電壓差而被擦除。例如，第二接地選擇線電壓vgsl2可以被控制為具有處在以擦除電壓vers的一半為基準(zhǔn)的特定范圍之內(nèi)的電平。存儲單元mc1至mc6可以通過字線wl1至wl6與襯底111之間的電壓差而被擦除。在第四時刻t4，串選擇線ssl1和ssl2的電壓可以開始從第二串選擇線電壓vssl2減小。接地選擇線gsl的電壓可以開始從第二接地選擇線電壓vgsl2減小。襯底111的電壓可以開始從擦除電壓vers減小。在串選擇線ssl1和ssl2以及接地選擇線gsl的電壓降低到接地電壓vss之后，在第五時刻t5，襯底111的電壓可以降低到接地電壓vss。如上所述，在將擦除電壓vers施加到襯底111并且延遲時間dt過去之后，可以將第二串選擇線電壓vssl2供給串選擇線ssl1和ssl2。串選擇線ssl1和ssl2與襯底111之間的電壓差可以保持在特定范圍之內(nèi)。例如，可以防止串選擇線ssl1和ssl2的電壓增大到襯底111的電壓之上。因此，可以防止對串選擇晶體管sst1和sst2編程。另外，可以防止串選擇線ssl1和ssl2的電壓變得比襯底111的電壓低特定電平以上。因此，可以防止對串選擇晶體管sst1和sst2的擦除。另外，可以防止串選擇晶體管sst1和sst2在襯底111的電壓被傳遞到溝道膜114之前就進(jìn)入準(zhǔn)導(dǎo)通或者導(dǎo)通狀態(tài)。因此，可以防止由于gidl導(dǎo)致的串選擇晶體管sst1和sst2的劣化的編程。同樣地，在將擦除電壓vers施加到襯底111并且延遲時間dt過去之后，可以將第二接地選擇線電壓vgsl2供給接地選擇線gsl。接地選擇線gsl與襯底111之間的電壓差可以保持在特定范圍之內(nèi)。例如，可以防止接地選擇線gsl的電壓增大到襯底111的電壓之上。因此，可以防止對接地選擇晶體管gst編程。另外，可以防止接地選擇線gsl的電壓變得比襯底111的電壓低特定電平以上。因此，可以防止對接地選擇晶體管gst的擦除。另外，可以防止接地選擇晶體管gst在襯底111的電壓被傳遞到溝道膜114之前就進(jìn)入準(zhǔn)導(dǎo)通或者導(dǎo)通狀態(tài)。因此，可以防止由于gidl導(dǎo)致的接地選擇晶體管gst的劣化的編程。圖16是示出圖13中的電壓產(chǎn)生電路140a的框圖。參照圖13和圖16，電壓產(chǎn)生電路140a可以包括延遲電路141、擦除電壓產(chǎn)生器142、接地選擇線驅(qū)動器143、和串選擇線驅(qū)動器144。延遲電路141和擦除電壓產(chǎn)生器142可以構(gòu)造為接收擦除使能信號een。延遲電路141可以構(gòu)造為在輸入擦除使能信號een并且延遲時間dt過去之后激活內(nèi)部信號is。擦除電壓產(chǎn)生器142可以構(gòu)造為響應(yīng)于擦除使能信號een來產(chǎn)生擦除電壓vers?？梢詫⒉脸妷簐ers供給存儲單元陣列110的襯底111。接地選擇線驅(qū)動器143可以構(gòu)造為響應(yīng)于內(nèi)部信號is來產(chǎn)生第二接地選擇線電壓vgsl2。可以經(jīng)由地址解碼器120將第二接地選擇線電壓vgsl2供給所選的存儲塊blka的接地選擇線gsl。串選擇線驅(qū)動器144可以構(gòu)造為響應(yīng)于內(nèi)部信號is來產(chǎn)生第二串選擇線電壓vssl2?？梢越?jīng)由地址解碼器120將第二串選擇線電壓vssl2供給所選的存儲塊blka的串選擇線ssl1和ssl2。圖17是用于描述圖10的擦除方法中的控制接地選擇線gsl的電壓的步驟和控制串選擇線ssl1和ssl2的電壓的步驟的第三例的流程圖。參照圖3至圖7、圖10、圖13、和圖16，在步驟s410中，可以在延遲時間dt之后將接地選擇線gsl浮置。在一個示例實(shí)施例中，在響應(yīng)于擦除使能信號een來產(chǎn)生擦除電壓vers之后，如果經(jīng)過了延遲時間dt，則電壓產(chǎn)生電路140a可以將接地選擇線gsl浮置。在步驟s420中，可以在延遲時間dt之后將串選擇線ssl1和ssl2浮置。在一個示例實(shí)施例中，在響應(yīng)于擦除使能信號een產(chǎn)生擦除電壓vers之后，如果經(jīng)過了延遲時間dt，則電壓產(chǎn)生電路140a可以將串選擇線ssl1和ssl2浮置。圖18是示出根據(jù)圖10和圖17中描述的擦除方法的電壓變化的時序圖。參照圖3至圖7、圖10、圖13、圖17和圖18，在第一時刻t1，可以將字線擦除電壓vwe施加到字線wl1至wl6。可以將擦除電壓vers施加到襯底111。串選擇線ssl1和ssl2以及接地選擇線gsl電壓可以保持為接地電壓vss。在延遲時間dt之后，即在第二時刻t2，串選擇線ssl1和ssl2可以被浮置。接地選擇線gsl可以被浮置?？梢钥刂蒲舆t時間dt以使得串選擇晶體管sst1和sst2不被編程。例如，可以控制延遲時間dt以使得串選擇線ssl1和ssl2的電壓不高于襯底111的電壓?？梢钥刂蒲舆t時間dt以使得串選擇晶體管sst1和sst2不被擦除。例如，可以控制延遲時間dt以使得串選擇線ssl1和ssl2的電壓不會變得比襯底111的電壓低特定電平以上?？梢钥刂蒲舆t時間dt以使得串選擇晶體管sst1和sst2不會進(jìn)入準(zhǔn)導(dǎo)通或者導(dǎo)通狀態(tài)。可以控制延遲時間dt以使得接地選擇晶體管gst不被編程。例如，可以控制延遲時間dt以使得接地選擇線gsl的電壓不高于襯底111的電壓。可以控制延遲時間dt以使得接地選擇晶體管gst不被擦除。例如，可以控制延遲時間dt以使得接地選擇線gsl的電壓不會變得比襯底111的電壓低特定電平以上。可以控制延遲時間dt以使得接地選擇晶體管gst不會進(jìn)入準(zhǔn)導(dǎo)通或者導(dǎo)通狀態(tài)。在第三時刻t3，串選擇線ssl1和ssl2的電壓可以達(dá)到第一串選擇線懸浮電壓vsf1，接地選擇線gsl的電壓可以達(dá)到第一接地選擇線懸浮電壓vgf1，以及襯底111的電壓可以達(dá)到擦除電壓vers?？梢钥刂蒲舆t時間dt以使得串選擇晶體管sst1和sst2不會由于串選擇線ssl1和ssl2與襯底111之間的電壓差而被擦除。例如，可以控制延遲時間dt以使得第一串選擇線懸浮電壓vsf1具有處在以擦除電壓vers的一半為基準(zhǔn)的特定范圍之內(nèi)的電平?？梢愿鶕?jù)由耦合效應(yīng)引起的串選擇線ssl1和ssl2的電壓上升的斜率來控制延遲時間dt。可以控制延遲時間dt以使得接地選擇晶體管gst不會由于接地選擇線gsl與襯底111之間的電壓差而被擦除。例如，可以控制延遲時間dt以使得第一接地選擇線懸浮電壓vgf1具有處在以擦除電壓vers的一半為基準(zhǔn)的特定范圍之內(nèi)的電平。可以根據(jù)由耦合效應(yīng)引起的接地選擇線gsl的電壓上升斜率來控制延遲時間dt。存儲單元mc1至mc6可以利用字線wl1至wl6與襯底111之間的電壓差來擦除。在第四時刻t4，串選擇線ssl1和ssl2的電壓可以開始從第一串選擇線懸浮電壓vsf1減小。接地選擇線gsl的電壓可以開始從第一接地選擇線懸浮電壓vgf1減小。襯底111的電壓可以開始從擦除電壓vers減小。在串選擇線ssl1和ssl2以及接地選擇線gsl的電壓降低到接地電壓vss之后，在第五時刻t5，襯底111的電壓可以降低到接地電壓vss。如上所述，在將擦除電壓vers施加到襯底111并且經(jīng)過了延遲時間dt之后，可以將串選擇線ssl1和ssl2浮置。串選擇線ssl1和ssl2與襯底111之間的電壓差可以保持在特定范圍之內(nèi)。例如，可以防止串選擇線ssl1和ssl2的電壓增大到襯底111的電壓之上。因此，可以防止對串選擇晶體管sst1和sst2編程。另外，可以防止串選擇線ssl1和ssl2的電壓變得比襯底111的電壓低特定電平以上。因此，可以防止對串選擇晶體管sst1和sst2的擦除。另外，可以防止串選擇晶體管sst1和sst2在襯底111的電壓被傳遞到溝道膜114之前就進(jìn)入準(zhǔn)導(dǎo)通或者導(dǎo)通狀態(tài)。因此，可以防止由于gidl導(dǎo)致的串選擇晶體管sst1和sst2的劣化的編程。同樣地，在將擦除電壓vers施加到襯底111并且延遲時間dt過去之后，可以將接地選擇線gsl浮置。接地選擇線gsl與襯底111之間的電壓差可以保持在特定范圍之內(nèi)。例如，可以防止接地選擇線gsl的電壓增大到襯底111的電壓之上。因此，可以防止對接地選擇晶體管gst編程。另外，可以防止接地選擇線gsl的電壓變得比襯底111的電壓低特定電平以上。因此，可以防止接地選擇晶體管gst被擦除。另外，可以防止接地選擇晶體管gst在襯底111的電壓被傳遞到溝道膜114之前就進(jìn)入準(zhǔn)導(dǎo)通或者導(dǎo)通狀態(tài)。因此，可以防止由于gidl導(dǎo)致的接地選擇晶體管gst的劣化的編程。除了接地選擇線gsl以及串選擇線ssl1和ssl2根據(jù)內(nèi)部信號is被浮置以外，電壓產(chǎn)生電路140a與參照圖16所描述的電壓產(chǎn)生電路具有相同的結(jié)構(gòu)。圖19是示出根據(jù)本發(fā)明第三實(shí)施例的非易失性存儲裝置100b的框圖。參照圖19，非易失性存儲裝置100b可以包括存儲單元陣列110、地址解碼器120、讀/寫電路130、電壓產(chǎn)生電路140b、控制邏輯150、和襯底監(jiān)控電路160。除了電壓產(chǎn)生電路140b的變形和襯底監(jiān)控電路160的追加以外，非易失性存儲裝置100b與圖1中所示的非易失性存儲裝置100具有相同的結(jié)構(gòu)，因此省略重復(fù)的描述。電壓產(chǎn)生電路140b可以構(gòu)造為響應(yīng)于擦除使能信號een而將擦除電壓vers供給存儲單元陣列110的襯底111。電壓產(chǎn)生電路140b可以構(gòu)造為響應(yīng)于選擇信號se而經(jīng)由地址解碼器120來控制接地選擇線gsl、字線wl、和串選擇線ssl的電壓。襯底監(jiān)控電路160可以構(gòu)造為監(jiān)控存儲單元陣列110的襯底111的電壓。如果襯底111的電壓達(dá)到目標(biāo)電壓vtar的電平，則襯底監(jiān)控電路160可以激活選擇信號se。圖20是用于描述圖10的擦除方法中的控制接地選擇線gsl的電壓的步驟和控制串選擇線ssl1和ssl2的電壓的步驟的第四例的流程圖。參照圖3至圖7、圖10、圖19和圖20，在步驟s510中，當(dāng)襯底111的電壓達(dá)到目標(biāo)電壓vtar時，可以將第三接地選擇線電壓vgsl3施加到接地選擇線gsl。在步驟s520中，當(dāng)襯底111的電壓達(dá)到目標(biāo)電壓vtar時，可以將第三串選擇線電壓vssl3施加到串選擇線ssl1和ssl2。圖21是示出根據(jù)圖10和圖20中描述的擦除方法的電壓變化的時序圖。參照圖3至圖7、圖10、和圖19至圖21，在第一時刻t1，可以將字線擦除電壓vwe施加到字線wl1至wl6?？梢詫⒉脸妷簐ers施加到襯底111。串選擇線ssl1和ssl2以及接地選擇線gsl電壓可以保持為接地電壓vss。在第二時刻t2，襯底111的電壓可以達(dá)到目標(biāo)電壓vtar。此時，襯底監(jiān)控電路160可以激活選擇信號se。電壓產(chǎn)生電路140b可以響應(yīng)于選擇信號se而經(jīng)由地址解碼器120將第三串選擇線電壓vssl3供給串選擇線ssl1和ssl2。另外，電壓產(chǎn)生電路140b可以經(jīng)由地址解碼器120將第三接地選擇線電壓vgsl3供給接地選擇線gsl。可以控制第三串選擇線電壓vssl3和目標(biāo)電壓vtar以使得串選擇晶體管sst1和sst2不被編程。例如，可以控制第三串選擇線電壓vssl3和目標(biāo)電壓vtar以使得串選擇線ssl1和ssl2的電壓低于襯底111的電壓?？梢钥刂频谌x擇線電壓vssl3和目標(biāo)電壓vtar以使得串選擇晶體管sst1和sst2不被擦除。例如，可以控制第三串選擇線電壓vssl3和目標(biāo)電壓vtar以使得串選擇線ssl1和ssl2的電壓不會變得比襯底111的電壓低特定電平以上?？梢钥刂频谌x擇線電壓vssl3和目標(biāo)電壓vtar以使得串選擇晶體管sst1和sst2不會進(jìn)入準(zhǔn)導(dǎo)通或者導(dǎo)通狀態(tài)。可以控制第三接地選擇線電壓vgsl3和目標(biāo)電壓vtar以使得接地選擇晶體管gst不被編程。例如，可以控制第三接地選擇線電壓vgsl3和目標(biāo)電壓vtar以使得接地選擇線gsl的電壓不高于襯底111的電壓?？梢钥刂频谌拥剡x擇線電壓vgsl3和目標(biāo)電壓vtar以使得接地選擇晶體管gst不被擦除。例如，可以控制第三接地選擇線電壓vgsl3和目標(biāo)電壓vtar以使得接地選擇線gsl的電壓不會變得比襯底111的電壓低特定電平以上?？梢钥刂频谌拥剡x擇線電壓vgsl3和目標(biāo)電壓vtar以使得接地選擇晶體管gst不會進(jìn)入準(zhǔn)導(dǎo)通或者導(dǎo)通狀態(tài)。在第三時刻t3，串選擇線ssl1和ssl2的電壓可以達(dá)到第三串選擇線電壓vssl3，接地選擇線gsl的電壓可以達(dá)到第三接地選擇線電壓vgsl3，并且襯底111的電壓可以達(dá)到擦除電壓vers。可以控制第三串選擇線電壓vssl3以使得串選擇晶體管sst1和sst2不會由于串選擇線ssl1和ssl2與襯底111之間的電壓差而被擦除。例如，第三串選擇線電壓vssl3可以被控制為具有處在以擦除電壓vers的一半為基準(zhǔn)的特定范圍之內(nèi)的電平?？梢钥刂频谌拥剡x擇線電壓vgsl3以使得接地選擇晶體管gst不會由于接地選擇線gsl與襯底111之間的電壓差而被擦除。例如，第三接地選擇線電壓vgsl3可以被控制為具有處在以擦除電壓vers的一半為基準(zhǔn)的特定范圍之內(nèi)的電平。存儲單元mc1至mc6可以通過字線wl1至wl6與襯底111之間的電壓差來擦除。在第四時刻t4，串選擇線ssl1和ssl2的電壓可以開始從第三串選擇線電壓vssl3減小。接地選擇線gsl的電壓可以開始從第三接地選擇線電壓vgsl3減小。襯底111的電壓可以開始從擦除電壓vers減小。在一個示例實(shí)施例中，在串選擇線ssl1、ssl2和接地選擇線gsl的電壓降低到接地電壓vss之后，在第五時刻t5，襯底111的電壓可以降低到接地電壓vss。如上所述，當(dāng)襯底111的電壓達(dá)到目標(biāo)電壓vtar時，可以將第三串選擇線電壓vssl3施加到串選擇線ssl1和ssl2。串選擇線ssl1和ssl2與襯底111之間的電壓差可以保持在特定范圍之內(nèi)。例如，可以防止串選擇線ssl1和ssl2的電壓增大到襯底111的電壓之上。因此，可以防止對串選擇晶體管sst1和sst2編程。另外，可以防止串選擇線ssl1和ssl2的電壓變得比襯底111的電壓低特定電平以上。因此，可以防止串選擇晶體管sst1和sst2被擦除。另外，可以防止串選擇晶體管sst1和sst2在襯底111的電壓被傳遞到溝道膜114之前就進(jìn)入準(zhǔn)導(dǎo)通或者導(dǎo)通狀態(tài)。因此，可以防止由于gidl導(dǎo)致的串選擇晶體管sst1和sst2的劣化的編程。同樣地，當(dāng)襯底111的電壓達(dá)到目標(biāo)電壓vtar時，可以將第三接地選擇線電壓vgsl3施加到接地選擇線gsl。接地選擇線gsl與襯底111之間的電壓差可以保持在特定范圍之內(nèi)。例如，可以防止接地選擇線gsl的電壓增大到襯底111的電壓之上。因此，可以防止對接地選擇晶體管gst編程。另外，可以防止接地選擇線gsl的電壓變得比襯底111的電壓低特定電平以上。因此，可以防止接地選擇晶體管gst被擦除。另外，可以防止接地選擇晶體管gst在襯底111的電壓傳遞到溝道膜114之前就進(jìn)入準(zhǔn)導(dǎo)通或者導(dǎo)通狀態(tài)。因此，可以防止由于gidl導(dǎo)致的接地選擇晶體管gst的劣化的編程。圖22是示出圖19中的襯底監(jiān)控電路160的框圖。參照圖22，襯底監(jiān)控電路160可以包括上調(diào)整器161、下調(diào)整器163和比較器165。襯底電壓vsub可以提供給上調(diào)整器161。下調(diào)整器163可以與接地端子連接。上調(diào)整器161與下調(diào)整器163之間的中間節(jié)點(diǎn)c可以與比較器165連接。上調(diào)整器161和下調(diào)整器163可以構(gòu)造為對襯底電壓vsub進(jìn)行分壓。例如，上調(diào)整器161和下調(diào)整器163可以構(gòu)造為具有電阻值。即，可以將由上調(diào)整器161和下調(diào)整器163劃分的電壓提供給比較器165。在一個示例實(shí)施例中，上調(diào)整器161和下調(diào)整器163可以構(gòu)造為具有可變電阻值。例如，上調(diào)整器161可以構(gòu)造為響應(yīng)于第一代碼信號code1來調(diào)節(jié)電阻值。下調(diào)整器163可以構(gòu)造為響應(yīng)于第二代碼信號code2來調(diào)節(jié)電阻值。比較器165可以對中間節(jié)點(diǎn)c的電壓與目標(biāo)電壓vtar進(jìn)行比較，以根據(jù)該比較結(jié)果來激活或不激活選擇信號se。選擇信號se可以被傳遞到電壓產(chǎn)生電路140b。電壓產(chǎn)生電路140b可以響應(yīng)于選擇信號se來將第三接地選擇線電壓vgsl3供給所選的存儲塊blka的接地選擇線gsl。電壓產(chǎn)生電路140b可以響應(yīng)于選擇信號se來將第三串選擇線電壓vssl3供給所選的存儲塊blka的串選擇線ssl1和ssl2。即，可以根據(jù)上調(diào)整器161和下調(diào)整器163的分壓比以及參考電壓vref的電平來確定目標(biāo)電壓vtar。可以根據(jù)第一和第二代碼信號code1和code2來控制上調(diào)整器161和下調(diào)整器163的分壓比。因此，可以根據(jù)代碼信號code1和code2來改變目標(biāo)電壓vtar的電平。在圖22中，示例性地描述了將比較器165的輸出用作選擇信號se的一個示例。然而，還可以提供一個通過調(diào)節(jié)比較器165的輸出來輸出選擇信號se的邏輯塊。圖23是示出圖22中的上調(diào)整器161的電路圖。參照圖23，上調(diào)整器161可以包括第一至第n電阻器r1至rn以及第一至第n開關(guān)t1至tn。在一個示例實(shí)施例中，第一至第n開關(guān)t1至tn可以由晶體管形成。然而，本發(fā)明構(gòu)思不限于此。第一至第n電阻器r1至rn可以串聯(lián)連接。第一至第n電阻器r1至rn可以分別與第一至第n晶體管t1至tn并聯(lián)連接。第一至第n晶體管t1至tn可以響應(yīng)于第一代碼信號code1而進(jìn)行操作。在一個示例實(shí)施例中，如果第一晶體管t1導(dǎo)通，則其可以提供第一電阻器r1的旁路路徑。因此，上調(diào)整器131的電阻值會減小。如果第一晶體管t1截止，則不會形成第一電阻器r1的旁路路徑。因此，第一電阻器r1的電阻值會反映到上調(diào)整器131的電阻值中。除了給圖22中的下調(diào)整器163提供第二代碼信號code2以外，下調(diào)整器163與上調(diào)整器161具有相同的結(jié)構(gòu)，因此省略重復(fù)的描述。如上所述，可以根據(jù)第一代碼信號code1調(diào)節(jié)上調(diào)整器161的電阻值。另外，可以根據(jù)第二代碼信號code2調(diào)節(jié)下調(diào)整器163的電阻值。結(jié)果，可以根據(jù)第一和第二代碼信號code1和code2來改變目標(biāo)電壓vtar的電平。圖24是示出圖19中的電壓產(chǎn)生電路140b的框圖。參照圖19和圖24，電壓產(chǎn)生電路140b可以包括擦除電壓產(chǎn)生器142、接地選擇線驅(qū)動器143、串選擇線驅(qū)動器144和門電路145。擦除電壓產(chǎn)生器142可以響應(yīng)于擦除使能信號een進(jìn)行操作。擦除電壓產(chǎn)生器142可以構(gòu)造為響應(yīng)于擦除使能信號een來產(chǎn)生擦除電壓vers。擦除電壓vers可以供給存儲單元陣列110的襯底111。門電路145可以響應(yīng)于擦除使能信號een和選擇信號se進(jìn)行操作。當(dāng)擦除使能信號een和選擇信號se處于激活狀態(tài)時，門電路145可以激活內(nèi)部信號is。內(nèi)部信號is可以被提供給接地選擇線驅(qū)動器143和串選擇線驅(qū)動器144。接地選擇線驅(qū)動器143可以構(gòu)造為響應(yīng)于內(nèi)部信號is產(chǎn)生第三接地選擇線電壓vgsl3。可以經(jīng)由地址解碼器120將第三接地選擇線電壓vgsl3供給接地選擇線gsl。串選擇線驅(qū)動器144可以構(gòu)造為響應(yīng)于內(nèi)部信號is產(chǎn)生第三串選擇線電壓vssl3。可以經(jīng)由地址解碼器120將第三串選擇線電壓vssl3供給串選擇線ssl1和ssl2。如上所述，利用本發(fā)明構(gòu)思的擦除方法，可以將接地電壓vss供給接地選擇線gsl以及串選擇線ssl1和ssl2。由于將接地電壓vss供給接地選擇線gsl以及串選擇線ssl1和ssl2，因此可以防止接地選擇晶體管gst以及串選擇晶體管sst1和sst2進(jìn)入準(zhǔn)導(dǎo)通或者導(dǎo)通狀態(tài)。另外，利用本發(fā)明構(gòu)思的擦除方法，可以響應(yīng)于擦除電壓vers的施加，將接地選擇線gsl以及串選擇線ssl1和ssl2的電壓從接地電壓vss進(jìn)行控制。在一個示例實(shí)施例中，接地選擇線gsl以及串選擇線ssl1和ssl2的電壓與襯底111的電壓之間的差可以保持在特定范圍之內(nèi)。因此，可以防止接地選擇晶體管gst以及串選擇晶體管sst1和sst2被編程和擦除。圖25是示出圖3至圖6中的存儲塊blka的第二例的等效電路blka2的電路圖。參照圖3至圖6以及圖25，存儲塊blka2可以沿第二方向分成多個子塊。在各子塊之間可以設(shè)置偽存儲單元dmc1和dmc2以及與偽存儲單元dmc1和dmc2連接的偽字線dwl1和dwl2。在一個示例實(shí)施例中，等效電路blka2的存儲單元mc1至mc4可以構(gòu)成一個存儲塊。在擦除操作時，除了將偽字線電壓vdwl供給偽字線dwl1和dwl2或者將偽字線dwl1和dwl2浮置以外，等效電路blka2的擦除方法與參照圖7中的等效電路blka1所描述的擦除方法可以相同。偽字線電壓vdwl是用于防止偽存儲單元dmc1和dmc2被擦除的電壓。偽字線電壓vdwl可以高于字線擦除電壓vwe而低于擦除電壓vers。在另一實(shí)施例中，可以基于偽存儲單元dmc1和dmc2將等效電路blka2的存儲單元mc1至mc4分成多個子存儲塊。第二和第三導(dǎo)電材料cm2和cm3可以形成第一和第二存儲單元mc1和mc2以及第一和第二字線wl1和wl2，它們構(gòu)成第一子塊。第四和第五導(dǎo)電材料cm4和cm5可以形成偽存儲單元dmc1和dmc2以及偽字線dwl1和dwl2。第六和第七導(dǎo)電材料cm6和cm7可以形成第三和第四存儲單元mc3和mc4以及第三和第四字線wl3和wl4，它們構(gòu)成第二子塊。存儲塊blka2可以以子塊為單位進(jìn)行擦除。如參照圖10至圖24所述，可以將字線擦除電壓vwe施加到所選子塊的字線。未選子塊的字線可以被禁止編程。例如，可以將未選子塊的字線浮置?？梢詫⒅虚g電壓施加到未選子塊的字線。中間電壓可以介于擦除電壓vers與字線擦除電壓vwe之間。除了以子塊為單位進(jìn)行擦除之外，存儲塊blka2可以如參照圖10至圖24所述的那樣被擦除。在擦除操作時，可以將接地電壓vss施加到接地選擇線gsl以及串選擇線ssl1和ssl2。可以響應(yīng)于將擦除電壓vers施加到襯底111，將接地選擇線gsl以及串選擇線ssl1和ssl2的電壓從接地電壓vss進(jìn)行控制。在一個示例實(shí)施例中，示例性地描述了將存儲塊blka2分成兩個子塊的示例。然而，子塊的數(shù)量不限于此。另外，示例性地描述了在存儲塊blka2的子塊之間設(shè)置兩個偽字線dwl1和dwl2的示例。然而，在各子塊之間設(shè)置的偽字線dwl1和dwl2的數(shù)量不限于此。圖26是示出圖3至圖6中的存儲塊blka的第三例的等效電路blka3的電路圖。參照圖3至圖6以及圖26，同一行的單元串可以共享一個接地選擇線。不同行的單元串可以與不同的接地選擇線連接。即，接地選擇晶體管gst可以分別與第一和第二接地選擇線gsl1和gsl2連接。除了被提供有多個接地選擇線gsl1和gsl2以外，存儲塊blka可以如參照圖10至圖24所述的那樣被擦除。在擦除操作時，可以將接地電壓vss施加到接地選擇線gsl1和gsl2以及串選擇線ssl1和ssl2?？梢皂憫?yīng)于將擦除電壓vers施加到襯底111，將接地選擇線gsl1和gsl2以及串選擇線ssl1和ssl2的電壓從接地電壓vss進(jìn)行控制。圖27是示出圖3至圖6中的存儲塊blka的第四例的等效電路blka4的電路圖。與圖7中的等效電路blka1相比，存儲塊blka4還可以包括為每個單元串設(shè)置的橫向晶體管ltr。參照圖3至圖6以及圖27，每個單元串中的橫向晶體管ltr可以連接在接地選擇晶體管gst與共源極線csl之間。橫向晶體管ltr的柵極(或控制柵極)可以與接地選擇晶體管gst的柵極(或控制柵極)一起連接到接地選擇線gsl。第一導(dǎo)電材料cm1可以分別對應(yīng)于第一和第二接地選擇線gsl1和gsl2。如果將特定電壓施加到第一導(dǎo)電材料cm1，則可以在溝道膜114上與第一導(dǎo)電材料cm1相鄰的部分處形成溝道。即，可以形成接地選擇晶體管gst的溝道。如果將特定電壓施加到第一導(dǎo)電材料cm1，則可以在襯底111中與第一導(dǎo)電材料cm1相鄰的部分處形成溝道?？梢詫⒌谝恢恋谌龘诫s區(qū)311至313互連以形成共源極線csl。經(jīng)由在襯底111中通過接地選擇線gsl的電壓產(chǎn)生的溝道(例如水平溝道)和在溝道膜114中產(chǎn)生的溝道(例如垂直溝道)，可以將共源極線csl與存儲單元mc1至mc6的溝道電連接。即，在共源極線csl與第一存儲單元mc1之間，可以提供垂直于襯底111的晶體管和平行于襯底111的晶體管。這些晶體管可以由接地選擇線gsl驅(qū)動。垂直于襯底的晶體管可以是接地選擇晶體管gst，并且平行于襯底111的晶體管可以是橫向晶體管ltr。圖28是示出圖3至圖6中的存儲塊blka的第五例的等效電路blka5的電路圖。與圖7中的等效電路blka1相比，在每個單元串中，可以在存儲單元mc1至mc4與共源極線csl之間提供兩個接地選擇晶體管gsta和gstb，并且可以在存儲單元mc1至mc4與位線bl1和bl2之間提供兩個串選擇晶體管ssta和sstb。第一導(dǎo)電材料cm1可以形成第a接地選擇晶體管gsta，并且第二導(dǎo)電材料cm2可以形成第b接地選擇晶體管gstb。在同一行的單元串中，接地選擇晶體管gsta和gstb可以共享一個接地選擇線gsl。在不同行的單元串中，接地選擇晶體管gsta和gstb可以共享一個接地選擇線gsl。即，接地選擇晶體管gsta和gstb可以共同連接到一個接地選擇線gsl。第七導(dǎo)電材料cm7可以形成第a串選擇晶體管ssta，并且第八導(dǎo)電材料cm8可以形成第b串選擇晶體管sstb。在同一行的單元串中，具有相同高度的串選擇晶體管ssta或sstb可以共享一個串選擇線。具有不同高度的串選擇晶體管ssta和sstb可以與不同的串選擇線連接。在第一行的單元串cs11至cs12中，第a串選擇晶體管ssta可以共享第1a串選擇線ssl1a，而第b串選擇晶體管sstb可以共享第1b串選擇線ssl1b。在第二行的單元串cs21至cs22中，第a串選擇晶體管ssta可以共享第2a串選擇線ssl2a，而第b串選擇晶體管sstb可以共享第2b串選擇線ssl2b。示例性地描述了每個單元串包括兩個接地選擇晶體管gsta和gstb的示例。即，第一和第二導(dǎo)電材料cm1和cm2可以形成接地選擇晶體管gsta和gstb。然而，每個單元串中包括的接地選擇晶體管的數(shù)量不限于此。例如，每個單元串可以構(gòu)造為包括至少一個接地選擇晶體管。示例性地描述了每個單元串包括兩個串選擇晶體管ssta和sstb的示例。即，第七和第八導(dǎo)電材料cm7和cm8可以形成串選擇晶體管ssta和sstb。然而，每個單元串中包括的串選擇晶體管的數(shù)量不限于此。例如，每個單元串可以構(gòu)造為包括至少一個串選擇晶體管。圖29是示出圖3至圖6中的存儲塊blka的第六例的等效電路blka6的電路圖。與圖28中的等效電路blka5不同，在同一行的單元串中，串選擇晶體管ssta和sstb可以共享一個串選擇線。第一行的單元串cs11和cs12的串選擇晶體管ssta和sstb可以共同連接到第一串選擇線ssl1。第二行的單元串cs21和cs22的串選擇晶體管ssta和sstb可以共同連接到第二串選擇線ssl2。如參照圖28所述，每個單元串中包括的串選擇晶體管和接地選擇晶體管的數(shù)量不限于本公開。圖30是示出圖3至圖6中的存儲塊blka的第七例的等效電路blka7的電路圖。與圖7中的等效電路blka1不同，可以在存儲單元mc2與接地選擇晶體管gst之間提供第一偽存儲單元dmc1。第一偽存儲單元dmc1可以共同連接到第一偽字線dwl1。第一導(dǎo)電材料cm1可以互連以形成第一偽字線dwl1?？梢栽诖鎯卧猰c5與串選擇晶體管sst之間提供第二偽存儲單元dmc2。第二偽存儲單元dmc2可以共同連接到第二偽字線dwl2。第八導(dǎo)電材料cm8可以互連以形成第二偽字線dwl2。示例性地描述了每個單元串包括兩個偽存儲單元dmc1和dmc2的情況。即，第一和第八導(dǎo)電材料cm1和cm8可以形成偽存儲單元dmc1和dmc2。然而，每個單元串中包括的偽存儲單元的數(shù)量不限于此。例如，每個單元串可以構(gòu)造為包括至少一個與接地選擇晶體管相鄰的偽存儲單元。另外，每個單元串還可以構(gòu)造為包括至少一個與串選擇晶體管相鄰的偽存儲單元。圖31是沿圖3中的線i-i’截取的橫截面圖。參照圖3、圖4和圖31，支柱pl11、pl12、pl21和pl22可以包括下部支柱pl11a、pl12a、pl21a和pl22a以及上部支柱pl11b、pl12b、pl21b和pl22b。下部支柱pl11a、pl12a、pl21a和pl22a可以設(shè)置在襯底111上。下部支柱pl11a、pl12a、pl21a和pl22a可以包括下部溝道膜114a和下部內(nèi)部材料115a。下部溝道膜114a可以包括導(dǎo)電類型與襯底111相同的半導(dǎo)體材料或者本征半導(dǎo)體。下部溝道膜114a可以作為第二方向主體。下部內(nèi)部材料115a可以包括絕緣材料。上部支柱pl11b、pl12b、pl21b和pl22b可以設(shè)置在下部支柱pl11a、pl12a、pl21a和pl22a上。上部支柱pl11b、pl12b、pl21b和pl22b可以包括上部溝道膜114b和上部內(nèi)部材料115b。上部溝道膜114b可以包括導(dǎo)電類型與襯底111相同的半導(dǎo)體材料或者本征半導(dǎo)體。上部溝道膜114b可以作為第二方向主體。上部內(nèi)部材料115b可以包括絕緣材料。下部溝道膜114a和上部溝道膜114b可以互連以形成第二方向主體。在一個示例實(shí)施例中，可以在下部支柱pl11a、pl12a、pl21a和pl22a上設(shè)置半導(dǎo)體焊盤sp。半導(dǎo)體焊盤sp可以包括導(dǎo)電類型與襯底111相同的半導(dǎo)體材料或者本征半導(dǎo)體?？梢越?jīng)由半導(dǎo)體焊盤sp來耦接下部溝道膜114a和上部溝道膜114b。存儲塊blka的等效電路可以與圖7中的等效電路blka1相同。因此，存儲塊blka可以根據(jù)參照圖7中的等效電路blka1描述的方法進(jìn)行操作。在該實(shí)施例中，在具有第一至第八高度的導(dǎo)電材料cm1至cm8當(dāng)中，與半導(dǎo)體焊盤sp相鄰的導(dǎo)電材料可以構(gòu)成偽字線和偽存儲單元。例如，與半導(dǎo)體焊盤sp相鄰的第四導(dǎo)電材料cm4、第五導(dǎo)電材料cm5、或者第四和第五導(dǎo)電材料cm4和cm5可以構(gòu)成偽字線和偽存儲單元。此時，存儲塊blka的等效電路可以與圖25中的等效電路blka2相同。因此，存儲塊blka可以根據(jù)參照圖25中的等效電路blka2描述的方法進(jìn)行操作。圖32是示出圖2的存儲塊blk1至blkz中的一個存儲塊blkb的一部分的根據(jù)第二實(shí)施例的平面視圖。在一個示例實(shí)施例中，圖32中示出了存儲塊blkb的導(dǎo)電層的平面視圖。圖33是示出沿圖32的線i-i’截取的存儲塊blkb的透視圖。沿線i-i’截取的存儲塊blkb的橫截面圖可以與圖5中所示的相同。因此，將參照圖5、圖32和圖33來描述存儲塊blkb。與參照圖3至圖5描述的存儲塊blka不同，存儲塊blkb的支柱pl11、pl12、pl21和pl22可以形成為具有方形柱形狀。在同一行的支柱pl11和pl12、或者pl21和pl22之間可以提供絕緣材料im。絕緣材料im可以在第二方向上延伸以接觸襯底111。在第一和第二摻雜區(qū)311和312之間，導(dǎo)電材料cm1至cm8可以被支柱pl11和pl12以及絕緣材料im分隔成兩個部分。處在支柱pl11和pl12與第一摻雜區(qū)311之間的導(dǎo)電材料cm1至cm8可與支柱pl11和pl12一起構(gòu)成一行單元串。處在支柱pl11和pl12與第二摻雜區(qū)312之間的導(dǎo)電材料cm1至cm8可與支柱pl11和pl12一起構(gòu)成另一行單元串。在第二和第三摻雜區(qū)312和313之間，導(dǎo)電材料cm1至cm8可以被支柱pl21和pl22以及絕緣材料im分隔成兩個部分。處在支柱pl21和pl22與第二摻雜區(qū)312之間的導(dǎo)電材料cm1至cm8可以與支柱pl21和pl22一起構(gòu)成一行單元串。處在支柱pl21和pl22與第三摻雜區(qū)313之間的導(dǎo)電材料cm1至cm8可與支柱pl21和pl22一起構(gòu)成另一行單元串。即，一行支柱可以與分隔的導(dǎo)電材料構(gòu)成兩行單元串。除了單元串的行數(shù)被加倍以外，存儲塊blkb的等效電路可以對應(yīng)于參照圖25至圖30所描述的存儲塊blka1至blka7中的一個。即，存儲塊blkb可以根據(jù)參照圖7以及圖25至圖30的存儲塊blka1至blka7中的一個描述的方法進(jìn)行操作。圖32和圖33中的存儲塊blkb的沿線i-i’截取的橫截面圖可以與圖31中所示的相同。即，方形柱形狀的支柱pl11、pl12、pl21和pl22可以包括下部支柱pl11a、pl12a、pl21a和pl22a以及上部支柱pl11b、pl12b、pl21b和pl22b。此時，除了單元串的行數(shù)被加倍以外，存儲塊blkb的等效電路可以對應(yīng)于參照圖25描述的存儲塊blka2。即，存儲塊blkb可以根據(jù)參照圖25中的存儲塊blka2描述的方法進(jìn)行操作。圖34是示出根據(jù)本發(fā)明實(shí)施例的存儲系統(tǒng)1000的框圖。參照圖34，存儲系統(tǒng)1000可以包括非易失性存儲裝置1100和控制器1200。非易失性存儲裝置1100可以與根據(jù)本發(fā)明第一實(shí)施例至第三實(shí)施例的非易失性存儲裝置100、100b和100c中的一個相同。即，非易失性存儲裝置1100可以包括設(shè)置在襯底111上的多個單元串cs11、cs12、cs21和cs22，每個單元串包括在垂直于襯底111的方向上堆疊的多個單元晶體管ct。非易失性存儲裝置1100可以構(gòu)造為響應(yīng)于擦除電壓vers的施加來控制串選擇線ssl1、ssl2以及接地選擇線gsl的電壓?？刂破?200可以與主機(jī)和非易失性存儲裝置1100耦接?？刂破?200可以構(gòu)造為響應(yīng)于來自主機(jī)的請求而訪問非易失性存儲裝置1100?？刂破?200可以構(gòu)造為例如控制非易失性存儲裝置1100的讀/寫、擦除、以及后臺運(yùn)行?？刂破?200可以構(gòu)造為提供非易失性存儲裝置1100與主機(jī)之間的接口?？刂破?200可以構(gòu)造為驅(qū)動用于控制非易失性存儲裝置1100的固件?？刂破?200可以構(gòu)造為向非易失性存儲裝置1100提供控制信號ctrl和地址addr。非易失性存儲裝置1100可以構(gòu)造為響應(yīng)于來自控制器1200的控制信號ctrl和地址addr來執(zhí)行讀/寫、擦除操作。在一個示例實(shí)施例中，控制器1200還可以包括諸如ram、處理單元、主機(jī)接口、存儲器接口之類的組成元件。ram可以用作處理單元的工作存儲器、非易失性存儲裝置1100與主機(jī)之間的高速緩沖存儲器、或者非易失性存儲裝置1100與主機(jī)之間的緩沖存儲器中的至少一個。處理單元可以控制控制器1200的整體操作。主機(jī)接口可以包括用于執(zhí)行主機(jī)與控制器1200之間的數(shù)據(jù)交換的協(xié)議。作為示例，控制器1200可以經(jīng)由如下各種協(xié)議中的至少一種來與外部裝置(例如主機(jī))進(jìn)行通信：比如，usb(通用串行總線)協(xié)議、mmc(多媒體卡)協(xié)議、pci(外圍部件互連)協(xié)議、pci-e(pci-express)協(xié)議、ata(先進(jìn)技術(shù)附件)協(xié)議、串行ata協(xié)議、并行ata協(xié)議、scsi(小型計算機(jī)系統(tǒng)接口)協(xié)議、esdi(增強(qiáng)型小磁盤接口)協(xié)議、和ide(集成驅(qū)動電子設(shè)備)協(xié)議。存儲器接口可以與非易失性存儲裝置1100接口。存儲器接口可以包括nand接口或者nor接口。存儲系統(tǒng)1000還可以包括錯誤校正塊。錯誤校正塊可以構(gòu)造為使用錯誤校正碼ecc來對從非易失性存儲裝置1100讀取的數(shù)據(jù)的錯誤進(jìn)行檢測和校正。錯誤校正塊可以提供作為控制器1200的元件或者作為非易失性存儲裝置1100的元件。控制器1200和非易失性存儲裝置1100可以集成在單個半導(dǎo)體裝置中?？刂破?200和非易失性存儲裝置1100可以集成在單個半導(dǎo)體裝置中以形成存儲卡。例如，控制器1200和非易失性存儲裝置1100可以集成在單個半導(dǎo)體裝置中以形成這樣的存儲卡，比如pc(pcmcia)卡、cf卡、sm(或smc)卡、記憶棒、多媒體卡(mmc、rs-mmc、mmcmicro)、安全卡(sd、minisd、microsd、sdhc)、通用閃速存儲器(ufs)裝置等?？刂破?200和非易失性存儲裝置1100可以集成在單個半導(dǎo)體裝置中以形成固態(tài)驅(qū)動器(ssd)。ssd可以包括構(gòu)造為將數(shù)據(jù)存儲在半導(dǎo)體存儲器中的存儲裝置。如果存儲系統(tǒng)1000用作ssd，則有可能顯著提高與存儲系統(tǒng)1000耦接的主機(jī)的運(yùn)行速度。在一個示例實(shí)施例中，存儲系統(tǒng)1000可以用作計算機(jī)、超小型移動pc(umpc)、工作站、上網(wǎng)本、pda、便攜式計算機(jī)、上網(wǎng)平板機(jī)(webtablet)、平板電腦、無線電話、移動電話、智能電話、電子書、pmp(便攜式多媒體播放器)、便攜式游戲機(jī)、導(dǎo)航系統(tǒng)、黑匣子、數(shù)碼相機(jī)、數(shù)字多媒體廣播(dmb)播放器、三維電視機(jī)、數(shù)字音頻記錄器、數(shù)字音頻播放器、數(shù)字圖片記錄器、數(shù)字圖片播放器、數(shù)字視頻記錄器、數(shù)字視頻播放器、構(gòu)成數(shù)據(jù)中心的存儲器、能夠在無線環(huán)境下發(fā)送和接收信息的裝置、構(gòu)成家庭網(wǎng)絡(luò)的各種電子裝置之一、構(gòu)成計算機(jī)網(wǎng)絡(luò)的各種電子裝置之一、構(gòu)成遠(yuǎn)程信息處理網(wǎng)絡(luò)的各種電子裝置之一、rfid裝置、或者構(gòu)成計算系統(tǒng)的各種電子裝置之一。在一個示例實(shí)施例中，非易失性存儲裝置1100或者存儲系統(tǒng)1000可以以各種類型的封裝來進(jìn)行裝配，比如pop(層疊封裝)、球柵陣列(bgas)、芯片尺寸封裝(csps)、帶引線的塑料芯片載體(plcc)、塑料雙列直插式封裝(pdip)、華夫晶片封裝(dieinwafflepack)、晶圓形式的晶片(dieinwaferform)、板上芯片(cob)、陶瓷雙列直插式封裝(cerdip)、塑料標(biāo)準(zhǔn)四邊扁平封裝(mqfp)、薄型四邊扁平封裝(tqfp)、小外形封裝集成電路(soic)、縮小外形封裝(ssop)、薄型小外形封裝(tsop)、系統(tǒng)級封裝(sip)、多芯片封裝(mcp)、晶圓級結(jié)構(gòu)封裝(wfp)、晶圓級處理堆疊封裝(wsp)等。圖35是示出圖34中的存儲系統(tǒng)1000的一個應(yīng)用例的框圖。參照圖35，存儲系統(tǒng)2000可以包括非易失性存儲裝置2100和控制器2200。非易失性存儲裝置2100可以包括分類為多個組的多個非易失性存儲芯片。每一組中的非易失性存儲芯片可以經(jīng)由公共信道與控制器2200進(jìn)行通信。在圖35中，示例性地示出多個存儲芯片經(jīng)由第一至第k信道ch1至chk與控制器2200進(jìn)行通信的情況。每個非易失性存儲器芯片可以構(gòu)造為與根據(jù)本發(fā)明第一至第三實(shí)施例的非易失性存儲裝置100、100a和100b相同。即，每個非易失性存儲芯片可以包括設(shè)置在襯底111上的多個單元串cs11、cs12、cs21和cs22，每個單元串包括在垂直于襯底111的方向上堆疊的多個單元晶體管ct。每個非易失性存儲裝置可以構(gòu)造為響應(yīng)于擦除電壓vers的施加來控制串選擇線ssl1、ssl2以及接地選擇線gsl的電壓。如圖35所示，一個信道可以與多個非易失性存儲芯片連接。然而，可以將存儲系統(tǒng)2000修改為一個信道與一個非易失性存儲芯片連接。圖36是示出包括了圖35中描述的存儲系統(tǒng)2000的一個計算系統(tǒng)3000的框圖。參照圖36，計算系統(tǒng)3000可以包括cpu3100、ram3200、用戶接口3300、電源3400和存儲系統(tǒng)2000。存儲系統(tǒng)2000可以與cpu3100、ram3200、用戶接口3300和電源3400電連接。經(jīng)由用戶接口3300提供的或者由cpu3100處理的數(shù)據(jù)可以存儲在存儲系統(tǒng)2000中。如圖36所示，非易失性存儲裝置2100可以經(jīng)由控制器2200連接到系統(tǒng)總線3500。然而，非易失性存儲裝置2100可以與系統(tǒng)總線3500直接連接。圖36中的存儲系統(tǒng)2000可以是圖35中描述的存儲系統(tǒng)。然而，存儲系統(tǒng)2000可以由參照圖34描述的存儲系統(tǒng)1000來替代。在一個示例實(shí)施例中，計算系統(tǒng)可以構(gòu)造為包括參照圖34和圖35描述的所有存儲系統(tǒng)1000和2000。如上所述，雖然在本發(fā)明的詳細(xì)說明中對具體的實(shí)施例進(jìn)行說明，但是在不偏離本發(fā)明的范疇和技術(shù)構(gòu)思的范圍內(nèi)，可以進(jìn)行各種變形。因此，本發(fā)明的范圍應(yīng)該不限于所說明的實(shí)施例，應(yīng)該根據(jù)上述的權(quán)利要求范圍和與該權(quán)利要求范圍等同的內(nèi)容來確定。當(dāng)前第1頁12當(dāng)前第1頁12