包括說(shuō)明書(shū)、附圖和摘要的于2015年9月11日提交的日本專(zhuān)利申請(qǐng)?zhí)?015-179683的公開(kāi)內(nèi)容以其整體內(nèi)容通過(guò)引用并入本文。

技術(shù)領(lǐng)域

本發(fā)明涉及一種半導(dǎo)體器件，例如，一種具有在其中由激活字線執(zhí)行數(shù)據(jù)寫(xiě)入和數(shù)據(jù)讀取的存儲(chǔ)器單元的半導(dǎo)體器件。

背景技術(shù)：

在相關(guān)領(lǐng)域中，眾所周知的半導(dǎo)體器件包括存儲(chǔ)器陣列、字線和字線驅(qū)動(dòng)器。存儲(chǔ)器陣列包括以矩陣布置的多個(gè)存儲(chǔ)器單元。相應(yīng)地針對(duì)存儲(chǔ)器陣列的行提供字線。字線在自/至存儲(chǔ)器單元的數(shù)據(jù)讀取/寫(xiě)入的時(shí)間的所選擇行的字線(參見(jiàn)日本未審查的專(zhuān)利申請(qǐng)公開(kāi)號(hào)2014-99225)。

技術(shù)實(shí)現(xiàn)要素：

然而在最近，晶體管的驅(qū)動(dòng)力已經(jīng)被改進(jìn)，并且已經(jīng)提高線的微制造。因此，線的電阻部件的影響是明顯的。

在包括存儲(chǔ)器陣列的半導(dǎo)體器件中，問(wèn)題在于，由于在激活字線時(shí)字線的電阻部件的影響，因而遠(yuǎn)離字線驅(qū)動(dòng)器的位置的電壓的上升速度小于靠近字線驅(qū)動(dòng)器的位置的電壓的上升速度。因此，在遠(yuǎn)離字線驅(qū)動(dòng)器的位置的存儲(chǔ)器單元中，與靠近字線驅(qū)動(dòng)器的位置的存儲(chǔ)器單元相比較，在流動(dòng)中延遲單元電流。這引起到存儲(chǔ)器單元中的寫(xiě)入數(shù)據(jù)中的延遲和來(lái)自存儲(chǔ)器單元的讀取數(shù)據(jù)中的延遲。

任何其他目的和新的特征將通過(guò)本說(shuō)明書(shū)和附圖的描述而變得明顯。

根據(jù)實(shí)施例，提供了一種半導(dǎo)體器件，其包括(多個(gè))輔助驅(qū)動(dòng)器，其耦合到其中未耦合字線驅(qū)動(dòng)器的一側(cè)上的(多個(gè))字線的(多個(gè))另一端部，并且根據(jù)字線的另一端部的電壓將字線的另一端部耦合到第一電源。

根據(jù)實(shí)施例的半導(dǎo)體器件，避免在激活字線的時(shí)間時(shí)遠(yuǎn)離字線驅(qū)動(dòng)器的位置的電壓的上升速度小于靠近字線驅(qū)動(dòng)器的位置的電壓的上升速度是可能的。

附圖說(shuō)明

圖1是圖示第一實(shí)施例的半導(dǎo)體器件的配置的示圖。

圖2是圖示第二實(shí)施例的半導(dǎo)體器件的配置的示圖。

圖3是圖示第二實(shí)施例中的字線WL的前端和終端和輔助驅(qū)動(dòng)器的電壓改變的示圖。

圖4是圖示第三實(shí)施例的半導(dǎo)體器件的配置的示圖。

圖5是圖示第三實(shí)施例中的字線WL的前端和終端和輔助驅(qū)動(dòng)器的電壓改變的示圖。

圖6是圖示第四實(shí)施例的半導(dǎo)體器件的配置的示圖。

圖7是圖示第四實(shí)施例中的字線WL的前端和終端和輔助驅(qū)動(dòng)器的電壓改變的示圖。

圖8是各自圖示第五實(shí)施例的存儲(chǔ)器單元的配置和布局的示圖。

具體實(shí)施方式

現(xiàn)在將使用附圖描述本發(fā)明的優(yōu)選的實(shí)施例。

第一實(shí)施例

圖1是圖示第一實(shí)施例的半導(dǎo)體器件的配置的示圖。

參考圖1，該半導(dǎo)體器件1000包括存儲(chǔ)器陣列98、多個(gè)字線WL、多個(gè)位線對(duì)BT和BB、多個(gè)字線驅(qū)動(dòng)器502、第一電源Vdd和多個(gè)輔助驅(qū)動(dòng)器504。

存儲(chǔ)器陣列98包括以矩陣布置的多個(gè)存儲(chǔ)器單元。

字線WL被提供并且分別地對(duì)應(yīng)于存儲(chǔ)器陣列98的各行。字線WL耦合到對(duì)應(yīng)行的存儲(chǔ)器單元500。

位線對(duì)BT和BB被提供并且分別地對(duì)應(yīng)于存儲(chǔ)器陣列98的各列。位線對(duì)BT和BB耦合到對(duì)應(yīng)列的存儲(chǔ)器單元500。

字線驅(qū)動(dòng)器502耦合到字線WL的一個(gè)端部。當(dāng)選擇對(duì)應(yīng)行時(shí)，字線WL的一個(gè)端部耦合到第一電源Vdd。

輔助驅(qū)動(dòng)器504耦合到字線WL的另一端部。根據(jù)字線WL的另一端部的電壓，字線WL的另一端部耦合到電源Vdd。

因此，在該實(shí)施例中，由輔助驅(qū)動(dòng)器504使得字線WL的另一端部的電壓上升。因此，在激活字線WL時(shí)，防止遠(yuǎn)離字線驅(qū)動(dòng)器502的位置的電壓的上升速度小于靠近字線驅(qū)動(dòng)器502的位置的電壓的上升速度。

第二實(shí)施例

圖2是圖示第二實(shí)施例的半導(dǎo)體器件的配置的示圖。

半導(dǎo)體器件100包括存儲(chǔ)器陣列62、多個(gè)字線WL、多個(gè)位線對(duì)BT和BB、多個(gè)字線驅(qū)動(dòng)器22、多個(gè)輔助驅(qū)動(dòng)器10、多個(gè)列選擇器4、多個(gè)預(yù)充電電路3、控制電路/地址解碼器21、多個(gè)寫(xiě)入驅(qū)動(dòng)器5和多個(gè)感測(cè)放大器6。

存儲(chǔ)器陣列62包括以矩陣布置的多個(gè)存儲(chǔ)器單元1。在圖2中，以?xún)尚泻蛢闪械男问奖硎敬鎯?chǔ)器單元1。存儲(chǔ)器單元1是SRAM(靜態(tài)隨機(jī)存取存儲(chǔ)器)單元。

存儲(chǔ)器單元1中的每一個(gè)包括PMOS(金屬氧化物半導(dǎo)體)晶體管P1和P2作為負(fù)載晶體管、NMOS晶體管N1和N2作為驅(qū)動(dòng)器晶體管和NMOS晶體管N20和N21作為存取晶體管。

負(fù)載晶體管P1和負(fù)載晶體管P2的源極二者耦合到內(nèi)部電源電壓Vdd，并且其漏極相應(yīng)地耦合到存儲(chǔ)器節(jié)點(diǎn)A和存儲(chǔ)器節(jié)點(diǎn)B，并且其柵極相應(yīng)地耦合到存儲(chǔ)器節(jié)點(diǎn)B和存儲(chǔ)器節(jié)點(diǎn)A。

驅(qū)動(dòng)器晶體管N1和驅(qū)動(dòng)器晶體管N2的源極二者耦合到接地的電源(接地的)，并且其漏極相應(yīng)地耦合到存儲(chǔ)器節(jié)點(diǎn)A和存儲(chǔ)器節(jié)點(diǎn)B，并且其柵極相應(yīng)地耦合到存儲(chǔ)器節(jié)點(diǎn)B和存儲(chǔ)器節(jié)點(diǎn)A。

存取晶體管N20和N21的源極相應(yīng)地耦合到存儲(chǔ)器節(jié)點(diǎn)A和存儲(chǔ)器節(jié)點(diǎn)B，其漏極耦合到對(duì)應(yīng)的位線BT和位線BB，并且其柵極二者耦合到對(duì)應(yīng)的字線WL。

PMOS晶體管P1和NMOS晶體管N1形成逆變器，并且將寫(xiě)入存儲(chǔ)器節(jié)點(diǎn)B中的數(shù)據(jù)的反相信號(hào)輸出給存儲(chǔ)器節(jié)點(diǎn)A。PMOS晶體管P2和NMOS晶體管N2形成逆變器，并且將寫(xiě)入存儲(chǔ)器節(jié)點(diǎn)A中的數(shù)據(jù)的反相信號(hào)輸出給存儲(chǔ)器節(jié)點(diǎn)B。因此，PMOS晶體管P1和PMOS晶體管P2和NMOS晶體管N1和NMOS晶體管N2形成鎖存電路，其保持寫(xiě)入存儲(chǔ)器節(jié)點(diǎn)A和存儲(chǔ)器節(jié)點(diǎn)B中的數(shù)據(jù)。

字線WL被提供并且分別地對(duì)應(yīng)于存儲(chǔ)器陣列62的各行。字線WL耦合到對(duì)應(yīng)行的存儲(chǔ)器單元500。

位線對(duì)BT和BB被提供并且分別地對(duì)應(yīng)于存儲(chǔ)器陣列62的各列。位線對(duì)BT和BB耦合到對(duì)應(yīng)列的存儲(chǔ)器單元500。

控制電路/地址解碼器21包括行解碼器和列解碼器，以將地址指定的字線WL驅(qū)動(dòng)到選擇狀態(tài)中。行解碼器根據(jù)行地址信號(hào)生成行選擇信號(hào)，同時(shí)列解碼器根據(jù)列地址信號(hào)選擇對(duì)應(yīng)于所選擇列的位線對(duì)。

特別地，行解碼器將行地址信號(hào)解碼以在讀取操作或?qū)懭氩僮鲿r(shí)生成行選擇信號(hào)。例如，在選擇圖2中所圖示的第0行時(shí)，行解碼器激活并且使選擇信號(hào)XU0和XL0到高電平中。在選擇圖2中所圖示的第1行時(shí)，其激活并且使選擇信號(hào)XU1和XL1到高電平中。

在讀取操作或?qū)懭氩僮鲿r(shí)，列解碼器將列地址信號(hào)解碼來(lái)生成列選擇信號(hào)。例如，列解碼器在選擇圖2中所圖示的第0列時(shí)激活并且使選擇信號(hào)Y0到高電平中，并且在選擇圖2中所圖示的第1列時(shí)激活并且使選擇信號(hào)Y1到高電平中。

列選擇器4包括逆變器IV1、逆變器IV2、PMOS晶體管P5和PMOS晶體管P6以及NMOS晶體管N5和NMOS晶體管N6。第0列的列選擇器4中的逆變器IV1接收選擇信號(hào)Y0。第1列的列選擇器4中的逆變器IV1接收選擇信號(hào)Y1。逆變器IV2接收逆變器IV1的輸出。在位線BT、寫(xiě)入驅(qū)動(dòng)器5的輸出節(jié)點(diǎn)O與感測(cè)放大器6的輸入節(jié)點(diǎn)I之間提供PMOS晶體管P5和NMOS晶體管N5。PMOS晶體管P5的柵極接收逆變器IV1的輸出。NMOS晶體管N5的柵極接收逆變器IV2的輸出。在位線BB、寫(xiě)入驅(qū)動(dòng)器5的反相輸出節(jié)點(diǎn)NO與感測(cè)放大器6的反相輸入節(jié)點(diǎn)NI之間提供PMOS晶體管P6和NMOS晶體管N6。PMOS晶體管P6的柵極接收逆變器IV1的輸出。NMOS晶體管N6的柵極接收逆變器IV2的輸出。

預(yù)充電電路3包括PMOS晶體管P3、P4和P20。在電源Vdd與位線BT之間提供PMOS晶體管P3。PMOS晶體管P3接收逆變器IV2的輸出。在電源Vdd與位線BB之間提供PMOS晶體管P4。PMOS晶體管P4接收逆變器IV2的輸出。在位線BT與位線BB之間提供PMOS晶體管P20。PMOS晶體管P20的柵極接收逆變器IV2的輸出。

當(dāng)用于選擇第0列的選擇信號(hào)Y0處于低電平時(shí)，將執(zhí)行以下程序。

PMOS晶體管P3、P4、P4和P20將被導(dǎo)通(ON)，并且利用電壓Vdd對(duì)第0列的位線對(duì)BT和BB進(jìn)行預(yù)充電。

當(dāng)用于選擇第0列的選擇信號(hào)Y0處于高電平時(shí)，將執(zhí)行以下程序。

PMOS晶體管P3、P4、P4和P20將被關(guān)斷(OFF)，并且完成第0列的位線對(duì)BT和BB的預(yù)充電。PMOS晶體管P5和PMOS晶體管P6和NMOS晶體管N5和NMOS晶體管N6被導(dǎo)通(ON)。第0列的位線對(duì)BT和BB耦合到寫(xiě)入驅(qū)動(dòng)器5和感測(cè)放大器6。

當(dāng)用于選擇第0列的選擇信號(hào)Y1處于低電平時(shí)，將執(zhí)行以下程序。

PMOS晶體管P3、P4、P4和P20被導(dǎo)通(ON)。利用電壓Vdd對(duì)第1列的位線對(duì)BT和BB進(jìn)行預(yù)充電。

當(dāng)用于選擇第0列的選擇信號(hào)Y1處于高電平時(shí)，將執(zhí)行以下程序。

PMOS晶體管P3、P4、P4和P20將被關(guān)斷(OFF)，并且完成第1列的位線對(duì)BT和BB的預(yù)充電。PMOS晶體管P5和PMOS晶體管P6和NMOS晶體管N5和NMOS晶體管N6被導(dǎo)通(ON)。第1列的位線對(duì)BT和BB耦合到寫(xiě)入驅(qū)動(dòng)器5和感測(cè)放大器6。

寫(xiě)入驅(qū)動(dòng)器5和感測(cè)放大器6中的每一個(gè)被提供用于每個(gè)相鄰兩列，并且耦合到相鄰兩列的位線對(duì)BT和BB。寫(xiě)入驅(qū)動(dòng)器5和感測(cè)放大器6中的每一個(gè)通常由兩列共享。因此，以水平長(zhǎng)形狀形成存儲(chǔ)器陣列62。另外，字線WL被形成長(zhǎng)的，這展示該實(shí)施例的重大效果。

寫(xiě)入驅(qū)動(dòng)器5在將數(shù)據(jù)寫(xiě)入存儲(chǔ)器單元1時(shí)將對(duì)應(yīng)于寫(xiě)入數(shù)據(jù)的電壓輸出到第0列和第1列中的所選擇的一個(gè)的位線對(duì)BT和BB，即(高電平、低電平)或(低電平、或高電平)。

感測(cè)放大器6在從存儲(chǔ)器單元1讀取數(shù)據(jù)時(shí)放大第0列和第1列的所選擇的列的位線BT和BB的電位差。

字線驅(qū)動(dòng)器22和輔助驅(qū)動(dòng)器10被提供并且對(duì)應(yīng)于存儲(chǔ)器陣列62的字線WL。字線驅(qū)動(dòng)器22中的每一個(gè)耦合到對(duì)應(yīng)的字線WL的前端X。輔助驅(qū)動(dòng)器10耦合到對(duì)應(yīng)的字線WL的終端Y。

當(dāng)選擇對(duì)應(yīng)的行時(shí)，字線驅(qū)動(dòng)器22將耦合的字線WL的端部耦合到電源Vdd。

字線驅(qū)動(dòng)器22包括逆變器，其具有NAND電路NAN1、PMOS晶體管P7和NMOS晶體管N7。該逆變器的輸入耦合到NAND電路NAN1的輸出，同時(shí)該逆變器的輸出耦合到字線WL的前端。

第0行的字線驅(qū)動(dòng)器22中的NAND電路NAN1接收選擇信號(hào)XU0和選擇信號(hào)XL0。當(dāng)選擇第0行時(shí)，選擇信號(hào)XU0和XL0處于高電平，并且NAND電路NAN1的輸出處于低電平。當(dāng)未選擇第0行時(shí)，選擇信號(hào)XU0和選擇信號(hào)XL0中的至少一個(gè)處于低電平，并且NAND電路NAN1的輸出處于高電平。

第1行的字線驅(qū)動(dòng)器22中的NAND電路NAN1接收選擇信號(hào)XU1和選擇信號(hào)XL1。當(dāng)選擇第1行時(shí)，選擇信號(hào)XU1和選擇信號(hào)XL1處于高電平，并且NAND電路NAN1的輸出處于低電平。當(dāng)未選擇第1行時(shí)，選擇信號(hào)XU1和選擇信號(hào)XL1中的至少一個(gè)處于低電平，并且NAND電路NAN1的輸出處于高電平。

當(dāng)NAND電路NAN1的輸出處于低電平時(shí)，PMOS晶體管P7被導(dǎo)通(ON)，并且NMOS晶體管N7被關(guān)斷(OFF)。因此，字線WL的前端X耦合到電源Vdd，并且字線WL的前端的電壓上升。電壓的該上升逐漸地被發(fā)送到字線WL的終端。

當(dāng)NAND電路NAN1的輸出處于高電平時(shí)，PMOS晶體管P7被導(dǎo)通(OFF)，并且NMOS晶體管N7被關(guān)斷(ON)。因此，字線WL的前端X接地，并且字線WL的前端的電壓上升。電壓的該上升逐漸地被發(fā)送到字線WL的終端。

根據(jù)對(duì)應(yīng)的字線WL的另一端部的電壓，輔助驅(qū)動(dòng)器10將對(duì)應(yīng)的字線WL的終端Y耦合到電源Vdd或者將對(duì)應(yīng)的字線WL的終端Y與電源Vdd關(guān)斷。

輔助驅(qū)動(dòng)器10包括逆變器IV3和PMOS晶體管P8。

在字線WL的終端Y與電源Vdd之間提供PMOS晶體管P8。逆變器IV3的輸入耦合到字線WL的終端Y，同時(shí)逆變器IV3的輸出耦合到PMOS晶體管P8的柵極。

圖3是圖示第二實(shí)施例中的字線WL的前端和終端和輔助驅(qū)動(dòng)器10的電壓改變的示圖。

在時(shí)間t1處，當(dāng)字線WL的前端X通過(guò)所選擇的行的字線驅(qū)動(dòng)器22耦合到電源Vdd時(shí)，字線WL的前端X的電壓相對(duì)地以高速度上升，如由(1)所圖示的，同時(shí)字線WL的終端Y的電壓相對(duì)地以低速度上升，如由(2)所圖示的。

在時(shí)間t2處，當(dāng)字線WL的終端Y的電壓超過(guò)輔助驅(qū)動(dòng)器10中的逆變器IV3的閾值電壓時(shí)，逆變器IV3的輸出終端Z的電壓處于低電平。然后，輔助驅(qū)動(dòng)器10中的PMOS晶體管P8被導(dǎo)通(ON)。因此，電源Vdd耦合到字線WL的終端Y，因此加速終端Y處的電壓的上升，如由(3)所圖示的。

在時(shí)間t3處，當(dāng)所選擇的行向非選擇的行偏移時(shí)并且當(dāng)字線WL的前端X由字線驅(qū)動(dòng)器22接地時(shí)，字線WL的前端X的電壓相對(duì)地以高速度下降，如由(4)所圖示的。由于PMOS晶體管P8保持導(dǎo)通(ON)，字線WL的終端Y的電壓相對(duì)地以低速度下降，如由(5)所圖示的。

在時(shí)間T4處，當(dāng)字線WL的終端Y的電壓等于或小于輔助驅(qū)動(dòng)器10中的逆變器IV3的閾值時(shí)，逆變器IV3的輸出終端Z的電壓處于高電平。然后，輔助驅(qū)動(dòng)器10中的PMOS晶體管P8被關(guān)斷(OFF)。因此，斷開(kāi)電源Vdd和字線WL的終端Y，因此加速終端Y處的電壓的下降，如由(6)所圖示的。

根據(jù)該實(shí)施例，如上文所描述的，通過(guò)輔助驅(qū)動(dòng)器10在激活字線WL時(shí)將字線WL的終端Y耦合到電源Vdd。另外，在激活字線WL時(shí)斷開(kāi)字線WL的終端Y和電源Vdd。因此，避免遠(yuǎn)離字線驅(qū)動(dòng)器22的位置的電壓的上升速度和下降速度小于靠近字線驅(qū)動(dòng)器22的位置的電壓的上升速度和下降速度是可能的。

第三實(shí)施例

圖4是圖示第三實(shí)施例的半導(dǎo)體器件的配置的示圖。

現(xiàn)在將對(duì)圖4的半導(dǎo)體器件200與圖2的半導(dǎo)體器件100的那些差異中的任一個(gè)進(jìn)行描述。

輔助控制電路12包括兩級(jí)逆變器IV4和IV5。

控制電路/地址解碼器21通過(guò)信號(hào)線LA將控制信號(hào)脈沖PL發(fā)送給輔助控制電路12和輔助驅(qū)動(dòng)器11。信號(hào)線LA被提供在與其中實(shí)現(xiàn)半導(dǎo)體器件200的襯底水平的方向上的存儲(chǔ)器陣列62外部。

逆變器IV4從控制電路/地址解碼器21接收控制信號(hào)脈沖PL。逆變器IV5從逆變器IV4接收輸出。

輔助驅(qū)動(dòng)器11包括NAND電路NAN2和PMOST晶體管P8。

在字線WL的終端Y與電源Vdd之間提供PMOS晶體管P8。在該實(shí)施例中，當(dāng)字線WL的終端Y的電壓增加直到預(yù)定值時(shí)，PMOS晶體管P8在字線WL的上升時(shí)間處被導(dǎo)通(ON)。其響應(yīng)于來(lái)自控制電路/地址解碼器21的控制電路在字線WL的下降時(shí)間處被關(guān)斷(OFF)。

NAND電路NAN2的輸入耦合到字線WL的終端Y，同時(shí)其另一輸入耦合到逆變器IV5。NAND電路NAN2的輸出耦合到PMOS晶體管P8的柵極。

控制信號(hào)脈沖PL為來(lái)自控制電路/地址解碼器21的輸出，并且通過(guò)逆變器IV4和IV5被輸入到NAND電路NAN2。該控制信號(hào)脈沖PL在從字線WL的上升開(kāi)始時(shí)間直到字線WL的終端Y的電壓達(dá)到Vdd的周期中處于高電平，并且脈沖在從字線WL的下降開(kāi)始時(shí)間直到字線WL的終端Y的電壓到達(dá)接地電壓(0V)的周期中處于低電平。

圖5是圖示第三實(shí)施例中的字線WL的前端和終端和輔助驅(qū)動(dòng)器的電壓改變的示圖。

在時(shí)間t0處，一旦接收到從控制電路/地址解碼器21輸出的控制信號(hào)脈沖PL，則NAND電路NAN2的輸入終端W的電壓上升。

在時(shí)間t1處，當(dāng)字線WL的前端X通過(guò)所選擇的行的字線驅(qū)動(dòng)器22耦合到電源Vdd時(shí)，字線WL的前端X的電壓相對(duì)地以高速度上升，如由(1)所圖示的，并且字線WL的終端Y的電壓相對(duì)地以低速度上升，如由(2)所圖示的。

在時(shí)間t2處，如果字線WL的終端Y的電壓足夠高并且超過(guò)被包括在NAND電路NAN2中的逆變器的閾值，則輔助驅(qū)動(dòng)器10中的NAND電路NAN2的輸出終端Z的電壓處于低電平。然后，輔助驅(qū)動(dòng)器10中的PMOS晶體管P8將被導(dǎo)通。因此，電源Vdd耦合到字線WL的終端Y，因此加速終端Y處的電壓的上升，如由(3)所圖示的。

在時(shí)間t3處，如果控制信號(hào)脈沖PL在NAND電路NAN2的輸入終端W處下降，則NAND電路NAN2的輸出終端Z的電壓處于高電平。然后，PMOS晶體管P8被關(guān)斷(OFF)。因此，斷開(kāi)電源Vdd和字線WL的終端Y。

在時(shí)間t4處，當(dāng)所選擇的行向非選擇的行偏移時(shí)并且當(dāng)字線WL的前端X由字線驅(qū)動(dòng)器22接地時(shí)，字線WL的前端X的電壓相對(duì)地以高速度下降，如由(4)所圖示的。由于PMOS晶體管P8已經(jīng)被關(guān)斷(OFF)，字線WL的終端Y的電壓也相對(duì)地以高速度下降，如由(5)所圖示的。

在第二實(shí)施例中，存在其中輔助驅(qū)動(dòng)器10中的上拉PMOS晶體管P8和被包括在字線驅(qū)動(dòng)器22中的NMOS晶體管N7二者在字線WL的失活時(shí)間處被導(dǎo)通(ON)的時(shí)間段。因此，如由圖3的(5)所圖示的，終端Y的電壓變?yōu)橐缘退俣认陆怠?/p>

在該實(shí)施例中，相反，不存在其中上拉PMOS晶體管P8和被包括在字線驅(qū)動(dòng)器22中的NMOS晶體管N7被導(dǎo)通(ON)的這樣的時(shí)間段。因此，如由圖5的(5)所圖示的，終端Y的電壓以與前端X的電壓相同速度下降。因此，在字線WL的失活時(shí)間處實(shí)現(xiàn)高速操作和低功耗操作是可能的。

由于字線WL被布置在正好在其中布置存儲(chǔ)器單元1的區(qū)域上面的半導(dǎo)體層中，幾乎沒(méi)有設(shè)計(jì)形成厚字線WL。在該實(shí)施例中，從控制電路/地址解碼器21輸出的控制信號(hào)脈沖PL通過(guò)被布置在存儲(chǔ)器陣列62外部的信號(hào)線LA被發(fā)送到輔助控制電路12和輔助驅(qū)動(dòng)器11。因此，在沒(méi)有對(duì)像字線WL的布局的限制的情況下通過(guò)具有厚寬度實(shí)現(xiàn)低電阻是可能的。

第四實(shí)施例

圖6是圖示第四實(shí)施例的半導(dǎo)體器件的示圖。

現(xiàn)在將對(duì)圖6的半導(dǎo)體器件300與圖2的半導(dǎo)體器件100的那些差異中的任一個(gè)進(jìn)行描述。

輔助驅(qū)動(dòng)器13包括NAND電路NAN3、PMOS晶體管P8和延遲電路DL。延遲電路DL包括三級(jí)逆變器IV6、IV7和IV8。

逆變器IV6的輸入耦合到字線WL的終端Y，逆變器IV7的輸入耦合到逆變器IV6的輸出，并且逆變器IV8的輸入耦合到逆變器IV7的輸入。

在字線WL的終端Y與電源Vdd之間提供PMOS晶體管P8。PMOS晶體管P8通過(guò)單脈沖被導(dǎo)通(ON)，所述單脈沖將在字線WL的上升時(shí)間，在從字線WL的終端的電壓已經(jīng)上升直到預(yù)定值的預(yù)定時(shí)間段處于低電平。

NAND電路NAN3的一個(gè)輸入耦合到字線WL的終端Y，同時(shí)其另一輸入耦合到逆變器IN8的輸出。NAND電路NAN3的輸出耦合到PMOS晶體管P8的柵極。

圖7是圖示第四實(shí)施例中的字線WL的前端和終端和輔助驅(qū)動(dòng)器13的電壓改變的示圖。

在時(shí)間t1處，當(dāng)字線WL的前端X通過(guò)所選擇的行的字線驅(qū)動(dòng)器22耦合到電源Vdd時(shí)，字線WL的前端X的電壓相對(duì)地以高速度上升，如由(1)所圖示的，同時(shí)字線WL的終端Y的電壓相對(duì)地以低速度上升，如由(2)所圖示的。

在時(shí)間t2處，當(dāng)字線WL的終端Y的電壓足夠高并且超過(guò)逆變器IV6的閾值時(shí)，通過(guò)延遲電路DL和NAND電路NAN3生成單脈沖。該單脈沖用于使得NAND電路NAN3的輸出終端Y的電壓在從時(shí)間t2直到由延遲電路DL造成的延遲時(shí)間dt的周期內(nèi)處于低電平，如由(3)所圖示的。然后，輔助驅(qū)動(dòng)器10中的PMOS晶體管P8將被導(dǎo)通。因此，電源Vdd耦合到字線WL的終端Y，因此加速終端Y處的電壓的上升，如由(3)所圖示的。

在時(shí)間t3處，當(dāng)單脈沖結(jié)束時(shí)并且當(dāng)終端Z的電壓處于高電平時(shí)，輔助驅(qū)動(dòng)器10中的PMOS晶體管P8將被關(guān)斷(OFF)。因此，斷開(kāi)電源Vdd和字線WL的終端Y。

在時(shí)間t4處，當(dāng)所選擇的行向非選擇的行偏移時(shí)并且當(dāng)字線WL的前端X由字線驅(qū)動(dòng)器22接地時(shí)，字線WL的前端X的電壓相對(duì)地以高速度下降，如由(4)所圖示的。由于PMOS晶體管P8已經(jīng)被關(guān)斷(OFF)，字線WL的終端Y的電壓也相對(duì)地以高速度下降，如由(5)所圖示的。

根據(jù)該實(shí)施例，如上文所描述的，像第三實(shí)施例那樣，不存在輔助驅(qū)動(dòng)器10中的上拉PMOS晶體管P8和被包括在字線驅(qū)動(dòng)器22中的NMOS晶體管N7二者在字線WL的失活時(shí)間處被導(dǎo)通(ON)的第二實(shí)施例的這樣的現(xiàn)象。因此，在字線WL的失活時(shí)間處實(shí)現(xiàn)高速操作和低功耗操作是可能的。

根據(jù)該實(shí)施例，像第三實(shí)施例那樣，不存在從控制電路/地址解碼器21輸出控制信號(hào)脈沖PL的需要，因此增加時(shí)序設(shè)計(jì)中的自由度。第五實(shí)施例

以上實(shí)施例的存儲(chǔ)器單元1垂直地長(zhǎng)的存儲(chǔ)器單元。該實(shí)施例的半導(dǎo)體器件包括橫向地長(zhǎng)存儲(chǔ)器單元作為存儲(chǔ)器單元。

像以上實(shí)施例的存儲(chǔ)器單元1那樣，該實(shí)施例的存儲(chǔ)器單元MC包括負(fù)載晶體管(P溝道MOS晶體管)41和42、驅(qū)動(dòng)器晶體管(N溝道MOS晶體管)43和44和存取晶體管(N溝道MOS晶體管)45和46。該存儲(chǔ)器單元500與晶體管41至晶體管46的布局中的存儲(chǔ)器單元1不同。

即，如圖8B中所圖示的，橫向地長(zhǎng)存儲(chǔ)器單元MC形成在被布置在其兩側(cè)的一個(gè)N型阱NW和P型阱PW和PW的表面上。由多晶硅層形成的那些電極包括在從N型阱NW到一個(gè)P型阱PW的圖示的X方向上延伸的柵極電極GE1、在從N型阱NW到另一P型阱PW的圖示的X方向上延伸的柵極電極GE2、在一個(gè)P型阱PW上的圖示的X方向上延伸的柵極電極GE3和在另一P型阱PW上的X方向上延伸的柵極電極GE4。

形成了有源層，其包括跨一個(gè)P型阱PW中的柵極電極GE1和GE3的N型有源層NA1、跨另一P型阱PW中的柵極電極GE2和GE4的N型有源層NA2和跨N型阱NW中的柵極電極GE1和GE2的P型有源層PA1和PA2。

柵極電極GE1和P型有源層PA1形成P溝道MOS晶體管41。柵極電極GE2和P型有源層PA2形成P溝道MOS晶體管42。柵極電極GE1和N型有源層NA1形成N溝道MOS晶體管43。柵極電極GE3和N型有源層NA1形成N溝道MOS晶體管45。柵極電極GE2和N型有源層NA2形成N溝道MOS晶體管44。柵極電極GE4和N型有源層NA2形成N溝道MOS晶體管46。

跨N型有源層NA1的中心段、P型有源層PA1的一個(gè)端部段和柵極電極GE2的一個(gè)端部段形成本地線LL1?？鏝型有源層NA2的中心段、P型有源層PA1的一個(gè)端部段和柵極電極GE1的一個(gè)端部段形成本地線LL2。在圖8B中，其中有源層NA1和PA1重疊本地線LL1的那些部分是導(dǎo)電的。其中有源層NA2和PA2重疊本地線LL2的那些部分是導(dǎo)電的。柵極電極GE2和本地線LL1通過(guò)接觸孔CH耦合到彼此，并且柵極電極GE1和本地線LL2通過(guò)接觸孔CH耦合到彼此。

如圖8C中所圖示的，在圖示的X方向上延伸的多個(gè)金屬線ML由第一鋁線層形成。而且，在此，在圖示的Y方向上延伸的存儲(chǔ)器單元接地線MGL、位線BL、存儲(chǔ)器單元電源線MVL、位線/BL和存儲(chǔ)器單元接地線MGL由第二鋁線層形成。關(guān)于金屬線ML，跨存儲(chǔ)器單元MC的中心段的金屬線是字線WL。

P型有源層PA1的一個(gè)端部(P溝道MOS晶體管41的源極)通過(guò)接觸孔CH、金屬線ML并且經(jīng)由孔VH耦合到存儲(chǔ)器單元電源線MVL。P型有源層PA2的一個(gè)端部(P溝道MOS晶體管42的源極)通過(guò)接觸孔CH、金屬線ML并且經(jīng)由孔VH耦合到存儲(chǔ)器單元電源線MVL。

N型有源層NA1的一個(gè)端部(N溝道MOS晶體管43的源極)通過(guò)接觸孔CH、金屬線ML并且經(jīng)由孔VH耦合到存儲(chǔ)器單元接地線MGL。N型有源層NA2的一個(gè)端部(N溝道MOS晶體管44的源極)通過(guò)接觸孔CH、存儲(chǔ)器線ML并且經(jīng)由孔VH耦合到存儲(chǔ)器單元接地線MGL。

N型有源層NA1的另一端部(N溝道MOS晶體管45的漏極)通過(guò)接觸孔CH、金屬線ML并且經(jīng)由孔VH耦合到位線BL。N型有源層NA2的另一端部(N溝道MOS晶體管46的漏極)通過(guò)接觸孔CH、金屬線ML并且經(jīng)由孔VH耦合到位線/BL。柵極電極GE3和柵極電極GE4相應(yīng)地通過(guò)接觸孔CH耦合到字線WL。

在該實(shí)施例中，如上文所描述的，由于存儲(chǔ)器單元MC是橫向地長(zhǎng)的，因而該實(shí)施例的字線WL形成長(zhǎng)的。在激活字線WL時(shí)，長(zhǎng)字線WL引起遠(yuǎn)離字線驅(qū)動(dòng)器22的位置的電壓的上升速度小于靠近字線驅(qū)動(dòng)器22的位置的電壓的上升速度的明顯的問(wèn)題。

該實(shí)施例的半導(dǎo)體器件包括第一實(shí)施例至第四實(shí)施例中所描述的輔助驅(qū)動(dòng)器10、11和13，從而防止該問(wèn)題。

在上文實(shí)施例中，寫(xiě)入驅(qū)動(dòng)器5和感測(cè)放大器6被提供用于每個(gè)相鄰兩列，并且耦合到相鄰兩列然而，本發(fā)明不限于此。寫(xiě)入驅(qū)動(dòng)器5和感測(cè)放大器6可以被提供用于每個(gè)相鄰三個(gè)或更多個(gè)列，并且可以耦合到相鄰三個(gè)或更多個(gè)列的位線對(duì)BT和BB。

因此，基于優(yōu)選的實(shí)施例，已經(jīng)特別地描述由本發(fā)明人做出的本發(fā)明。然而，本發(fā)明不限于優(yōu)選的實(shí)施例。更不用說(shuō)，可以在不脫離其范圍的情況下做出各種改變。