本申請要求2015年9月10日向韓國知識產(chǎn)權局提交的申請?zhí)枮?0-2015-0128235的韓國專利申請的優(yōu)先權，其全部內容通過引用合并于此，如同全文闡述。

技術領域

本公開的實施例涉及用于設置參考電壓的電路和包括所述電路的半導體器件。

背景技術：

通常，諸如半導體集成電路(IC)的集成電路可以包括半導體系統(tǒng)，所述半導體系統(tǒng)接收從外部系統(tǒng)供應的外部信號，以產(chǎn)生內部信號。半導體系統(tǒng)可以將外部信號與參考電壓進行比較，并且可以緩沖外部信號，以產(chǎn)生用于半導體系統(tǒng)的內部電路的內部信號。內部信號可以基于外部信號與參考電壓的比較結果來設置邏輯電平。例如，如果內部信號的電壓電平比參考電壓更高，則內部信號可以被設置成邏輯“高”電平，而如果內部信號的電壓電平比參考電壓更低，則內部信號可以被設置成邏輯“低”電平。輸入至半導體系統(tǒng)的參考電壓可以具有介于預定的最大電平(VILmax)與預定的最小電平(VILmin)之間的中間電平。然而，參考電壓的電平可能根據(jù)環(huán)境條件、系統(tǒng)的電力信號的噪聲、印刷電路板(PCB)的互連線的形狀、和/或封裝體的互連線的形狀而波動。如果參考電壓的電平波動，則半導體系統(tǒng)會錯誤地識別外部信號的電平，且因而可能產(chǎn)生具有錯誤邏輯電平的內部信號，從而可能引起內部電路的故障。因而，重要的是驗證并確認參考電壓電平，使得半導體系統(tǒng)正確地接收外部信號。

近來，用于查找參考電壓的電平范圍并且設置參考電壓的電平的命令總線訓練(CBT)方案已經(jīng)廣泛地用于初始化操作(例如，半導體器件的啟動操作)，以使得半導體器件能夠正常地操作。

技術實現(xiàn)要素：

各種實施例涉及用于設置參考電壓的電路以及包括所述電路的半導體器件。

根據(jù)一個實施例，提供了一種用于設置參考電壓的電路。所述電路包括參考電壓信息儲存單元和參考電壓輸入/輸出(I/O)控制單元。參考電壓信息儲存單元被配置成如果訓練操作開始于第一設置模式，則根據(jù)儲存在第一寄存器或第二寄存器中的信息來設置參考電壓的電平。參考電壓I/O控制單元被配置成如果訓練操作開始于第二設置模式，則根據(jù)第一數(shù)據(jù)或第二數(shù)據(jù)來設置參考電壓的電平。

根據(jù)另一個實施例，半導體器件包括第一通道和第二通道。第一通道被配置成包括第一數(shù)據(jù)焊盤部分和第二數(shù)據(jù)焊盤部分，所述第一數(shù)據(jù)焊盤部分在第一輸入模式和第二輸入模式下接收第一數(shù)據(jù)，所述第二數(shù)據(jù)焊盤部分在第一輸入模式下接收第二數(shù)據(jù)。第一通道被配置成根據(jù)第一數(shù)據(jù)或第二數(shù)據(jù)來設置第一參考電壓的電平。第二通道被配置成包括第三數(shù)據(jù)焊盤部分和第四數(shù)據(jù)焊盤部分，所述第三數(shù)據(jù)焊盤部分在第一輸入模式和第二數(shù)據(jù)模式下接收第一數(shù)據(jù)，所述第三數(shù)據(jù)焊盤部分在第一輸入模式下接收第二數(shù)據(jù)。第二通道被配置成根據(jù)第一數(shù)據(jù)或第二數(shù)據(jù)來設置第二參考電壓的電平。

附圖說明

結合附圖和所附具體描述，本公開的各種實施例將變得更加顯然，其中：

圖1為圖示根據(jù)一個實施例的半導體器件的框圖；

圖2為圖示包括在圖1的半導體器件中的第一參考電壓設置電路的框圖；

圖3為圖示包括在圖2的第一參考電壓設置電路中的控制信號發(fā)生單元的電路圖；

圖4為圖示包括在圖2的第一參考電壓設置電路中的參考電壓信息儲存單元框圖；

圖5為圖示包括在圖2的第一參考電壓設置電路中的參考電壓輸入/輸出控制單元的電路圖；

圖6為圖示根據(jù)儲存在圖4的參考電壓信息儲存單元中的信息而被調節(jié)的參考電壓的電平的訓練操作的時序圖；

圖7為圖示根據(jù)另一個實施例的半導體器件的框圖；以及

圖8為圖示包括圖1至圖7中所示的半導體器件中的至少一種的電子系統(tǒng)的框圖。

具體實施方式

在下文中，將參照附圖來描述本公開的各種實施例。然而，本文中所述的實施例僅是說明性的目的，并非旨在限制本公開的范圍。

如圖1中所示，根據(jù)一個實施例的半導體器件1可以包括第一通道11和第二通道12。第一通道11可以包括：第一數(shù)據(jù)焊盤部分111、第二數(shù)據(jù)焊盤部分112、第一緩沖單元113、第一參考電壓設置電路114以及第一存儲核心區(qū)115。第二通道12可以包括：第三數(shù)據(jù)焊盤部分121、第四數(shù)據(jù)焊盤部分122、第二緩沖單元123、第二參考電壓設置電路124以及第二存儲核心區(qū)125。

第一參考電壓設置電路114可以在第一輸入模式和第二輸入模式下通過第一數(shù)據(jù)焊盤部分111來接收第一數(shù)據(jù)DQ<1:8>。第一參考電壓設置電路114可以在第一輸入模式下通過第二數(shù)據(jù)焊盤部分112來接收第二數(shù)據(jù)DQ<9:16>。第一參考電壓設置電路114可以響應于訓練開始信號CBT_EN、第一布置選擇信號DIR_SEL1、第一輸入選擇信號DQMRS_SEL1、第一選通信號DQS1以及第二選通信號DQS2而設置第一參考電壓VREF_CA1的電平。第一緩沖單元113可以響應于第一參考電壓VREF_CA1而緩沖命令/地址信號CA，以產(chǎn)生第一內部命令/地址信號ICA1。命令/地址信號CA可以被設置成包括命令和地址二者，或者命令/地址信號CA可以包括命令或地址。隨后將參照圖2至圖6來描述第一參考電壓設置電路114的具體配置和具體操作。

第一輸入模式可以被定義為其中三十二比特的數(shù)據(jù)被輸入至半導體器件1的模式，而第二輸入模式可以被定義為其中十六比特的數(shù)據(jù)被輸入至半導體器件1的模式。訓練開始信號CBT_EN可以被使能成執(zhí)行命令總線訓練(CBT)操作，所述命令總線訓練(CBT)操作用于設置第一參考電壓VREF_CA1的電平和第二參考電壓VREF_CA2的電平。如果第一數(shù)據(jù)焊盤部分111和第二數(shù)據(jù)焊盤部分112被布置在第一通道11的與第二通道12對置的端部上，則第一布置選擇信號DIR_SEL1可以被設置成具有邏輯“低”電平?？商孢x地，根據(jù)實施例，第一布置選擇信號DIR_SEL1可以被設置成具有邏輯“高”電平。在第一設置模式下，第一輸入選擇信號DQMRS_SEL1可以被設置成具有邏輯“低”電平。第一測試模式可以為如下的模式：其中第一參考電壓設置電路114利用儲存在第一參考電壓設置電路114中的信息來調節(jié)第一參考電壓VREF_CA1的電平。在第二設置模式下，第一輸入選擇信號DQMRS_SEL1可以被設置成具有邏輯“高”電平。第二測試模式可以為如下的模式：其中第一參考電壓設置電路114利用第一數(shù)據(jù)DQ<1:8>或者第二數(shù)據(jù)DQ<9:16>來調節(jié)第一參考電壓VREF_CA1的電平。第一輸入選擇信號DQMRS_SEL1的邏輯電平可以根據(jù)半導體器件1的第一輸入選擇信號DQMRS_SEL1焊盤與封裝襯底的特定引腳(未示出)之間的電連接狀態(tài)來設置。第一輸入選擇信號DQMRS_SEL1的邏輯電平還可以根據(jù)實施例來設置。如果第一數(shù)據(jù)DQ<1:8>通過第一數(shù)據(jù)焊盤部分111被輸入至第一通道11，則第一選通信號DQS1可以被使能。使能的第一選通信號DQS1的邏輯電平可以根據(jù)實施例而被設置成不同。如果第二數(shù)據(jù)DQ<9:16>通過第二數(shù)據(jù)焊盤部分112被輸入至第一通道11，則第二選通信號DQS2可以被使能。使能的第二選通信號DQS2的邏輯電平可以根據(jù)實施例而被設置成不同。

第二參考電壓設置電路124可以在第一輸入模式和第二輸入模式下通過第三數(shù)據(jù)焊盤部分121來接收第一數(shù)據(jù)DQ<1:8>。第二參考電壓設置電路124可以在第一輸入模式下通過第四數(shù)據(jù)焊盤部分122來接收第二數(shù)據(jù)DQ<9:16>。第二參考電壓設置電路124可以響應于訓練開始信號CBT_EN、第二布置選擇信號DIR_SEL2、第二輸入選擇信號 DQMRS_SEL2、第一選通信號DQS1以及第二選通信號DQS2而設置第二參考電壓VREF_CA2的電平。第二緩沖單元123可以響應于第二參考電壓VREF_CA2而緩沖命令/地址信號CA，以產(chǎn)生第二內部命令/地址信號ICA2。

如果第三數(shù)據(jù)焊盤部分121和第四數(shù)據(jù)焊盤部分122被布置在第二通道12的與第一通道11對置的端部上，則第二布置選擇信號DIR_SEL2可以被設置成具有邏輯“高”電平?？商孢x地，根據(jù)實施例，第二布置選擇信號DIR_SEL2可以被設置成具有邏輯“低”電平。第二輸入選擇信號DQMRS_SEL2在第一設置模式下可以被設置成具有邏輯“低”電平，所述第一設置模式為：其中第二參考電壓設置電路124利用儲存在第二參考電壓設置電路124中的信息來調節(jié)第二參考電壓VREF_CA2的電平。另外，第二輸入選擇信號DQMRS_SEL2在第二設置模式下可以被設置成具有邏輯“高”電平，所述第二設置模式為：其中第二參考電壓設置電路124利用第一數(shù)據(jù)DQ<1:8>或者第二數(shù)據(jù)DQ<9:16>來調節(jié)第二參考電壓VREF_CA2的電平。第二輸入選擇信號DQMRS_SEL2的邏輯電平可以根據(jù)實施例而不同地設置。如果第一數(shù)據(jù)DQ<1:8>通過第三數(shù)據(jù)焊盤部分121被輸入至第二通道12，則第一選通信號DQS1可以被使能。使能的第一選通信號DQS1的邏輯電平可以根據(jù)實施例而不同地設置。如果第二數(shù)據(jù)DQ<9:16>通過第四數(shù)據(jù)焊盤部分122被輸入至第二通道12，則第二選通信號DQS2可以被使能。使能的第二選通信號DQS2的邏輯電平可以根據(jù)實施例而不同地設置。另外，在一個示例中，可以響應于輸入選擇信號DQMRS_SEL1或者DQMRS_SEL2(其邏輯電平根據(jù)引線鍵合工藝來設置)來選擇第一設置模式和第二設置模式中的任意一種。

參見圖2，第一參考電壓設置電路114可以包括：控制信號發(fā)生單元21、參考電壓信息儲存單元22以及參考電壓輸入/輸出(I/O)控制單元23。

控制信號發(fā)生單元21可以響應于訓練開始信號CBT_EN、第一布置選擇信號DIR_SEL1、第一輸入選擇信號DQMRS_SEL1、第一選通信號DQS1以及第二選通信號DQS2而產(chǎn)生第一和第二輸入控制信號INCNT<1:2>、鎖存控制信號LATCNT以及控制脈沖CNTP。如果被使能成邏輯“高”電平的訓練開始信號CBT_EN被輸入以開始訓練操作，則控制信號發(fā)生單元21可以產(chǎn)生在預定的時間幀期間具有邏輯“高”電平的控制脈沖CNTP。控制信號發(fā)生單元21可以響應于第一選通信號DQS1和第二選通信號DQS2而接收具有邏輯“低”電平的第一布置選擇信號DIR_SEL1和具有邏輯“高”電平的第一輸入選擇信號DQMRS_SEL1，以產(chǎn)生第一和第二輸入控制信號INCNT<1:2>。控制信號發(fā)生單元21可以根據(jù)第一通道11中元件的布置來接收具有邏輯“低”電平的第一布置選擇信號DIR_SEL1。如果第一數(shù)據(jù)DQ<1:8>被輸入至第一參考電壓設置電路114以將第一選通信號DQS1使能成具有邏輯“高”電平，則控制信號發(fā)生單元21可以產(chǎn)生 被使能成具有邏輯“高”電平的第一輸入控制信號INCNT<1>和被禁止成具有邏輯“低”電平的第二輸入控制信號INCNT<2>。如果第二數(shù)據(jù)DQ<9:16>被輸入至第一參考電壓設置電路114以將第二選通信號DQS2使能成具有邏輯“高”電平，則控制信號發(fā)生單元21可以產(chǎn)生被禁止成具有邏輯“低”電平的第一輸入控制信號INCNT<1>和被使能成具有邏輯“高”電平的第二輸入控制信號INCNT<2>?？刂菩盘柊l(fā)生單元21可以響應于控制脈沖CNTP、第一選通信號DQS1和第二選通信號DQS2而產(chǎn)生鎖存控制信號LATCNT。如果控制脈沖CNTP被產(chǎn)生、或者第一選通信號DQS1和第二選通信號DQS2中的至少一種被使能成具有邏輯“高”電平，則控制信號發(fā)生單元21可以產(chǎn)生具有邏輯“高”電平的鎖存控制信號LATCNT。鎖存控制信號LATCNT的邏輯電平可以根據(jù)實施例而被設置成不同。

參考電壓信息儲存單元22可以響應于訓練開始信號CBT_EN而設置第一參考電壓VREF_CA1的電平。更具體地，參考電壓信息儲存單元22可以基于儲存在參考電壓信息儲存單元22中的信息而根據(jù)頻率來設置第一參考電壓VREF_CA1的電平，并且如果被使能成邏輯“高”電平的訓練開始信號CBT_EN被輸入以在第一設置模式下開始訓練操作，則參考電壓信息儲存單元22可以通過節(jié)點ND21來輸出第一參考電壓VREF_CA1。第二通道12可以包括另一個參考電壓信息儲存單元，其大體上如同所述電壓信息儲存單元一樣進行工作。因此，如果被使能成邏輯“高”電平的訓練開始信號CBT_EN被輸入，以開始訓練操作，則另一個參考電壓信息儲存單元可以輸出第二參考電壓VREF_CA2。參考電壓信息儲存單元22可以將訓練開始信號CBT_EN延遲，以產(chǎn)生延遲的訓練開始信號CBT_END。

參考電壓I/O控制單元23可以響應于第一和第二輸入控制信號INCNT<1:2>來接收第一數(shù)據(jù)DQ<1:8>或第二數(shù)據(jù)DQ<9:16>，以設置第一參考電壓VREF_CA1的電平。更具體地，當訓練操作在第二模式下開始時，在一個示例中，如果第一輸入控制信號INCNT<1>被使能，則參考電壓I/O控制單元23可以接收第一數(shù)據(jù)DQ<1:8>以設置第一參考電壓VREF_CA1的電平，而如果第二輸入控制信號INCNT<2>被使能，則參考電壓I/O控制單元23也可以接收第二數(shù)據(jù)DQ<9:16>以設置第一參考電壓VREF_CA1的電平。如果訓練操作在第二模式下開始，則另一個參考電壓I/O控制單元可以被配置成根據(jù)第一數(shù)據(jù)DQ<1:8>或者第二數(shù)據(jù)DQ<9:16>來設置第二參考電壓VREF_CA2的電平。參考電壓I/O控制單元23可以響應于鎖存控制信號LATCNT而鎖存節(jié)點ND21的信號。參考電壓I/O控制單元23可以響應于控制脈沖CNTP而鎖存第一參考電壓VREF_CA1。響應于延遲的訓練開始信號CBT_END，參考電壓I/O控制單元23可以緩沖節(jié)點ND21的鎖存的信號，以將緩沖信號作為第一參考電壓VREF_CA1輸出。

參見圖3，控制信號發(fā)生單元21可以包括：輸入控制信號發(fā)生單元31、脈沖發(fā)生單元32和鎖存控制信號發(fā)生單元33。

輸入控制信號發(fā)生單元31可以被配置成包括反相器IV31、IV32和IV33、以及與非門NAND31和NAND32。輸入控制信號發(fā)生單元31可以響應于第一布置選擇信號DIR_SEL1和第一輸入選擇信號DQMRS_SEL1而緩沖第一選通信號DQS1和第二選通信號DQS2，以產(chǎn)生第一和第二輸入控制信號INCNT<1:2>。輸入控制信號發(fā)生單元31可以接收根據(jù)第一通道11中元件的布置而被設置成邏輯“低”電平的第一布置選擇信號DIR_SEL1和被設置成具有邏輯“高”電平的第一輸入選擇信號DQMRS_SEL1，以產(chǎn)生第一和第二輸入控制信號INCNT<1:2>，其中，輸入控制信號發(fā)生單元31可以響應于第一選通信號DQS1和第二選通信號DQS2而產(chǎn)生第一和第二輸入控制信號INCNT<1:2>。如果第一數(shù)據(jù)DQ<1:8>被輸入至第一參考電壓設置電路114以將第一選通信號DQS1使能成具有邏輯“高”電平，則輸入控制信號發(fā)生單元31可以產(chǎn)生被使能成邏輯“高”電平的第一輸入控制信號INCNT<1>和被禁止成邏輯“低”電平的第二輸入控制信號INCNT<2>。如果第二數(shù)據(jù)DQ<9:16>被輸入至第一參考電壓設置電路114以將第二選通信號DQS2使能成邏輯“高”電平，則輸入控制信號發(fā)生單元31可以產(chǎn)生被禁止成邏輯“低”電平的第一輸入控制信號INCNT<1>和被使能成邏輯“高”電平的第二輸入控制信號INCNT<2>。

如果被使能成邏輯“高”電平的訓練開始信號CBT_EN被輸入以開始訓練操作，則脈沖發(fā)生單元32可以產(chǎn)生在預定的時間幀期間具有邏輯“高”電平的控制脈沖CNTP。

鎖存控制信號發(fā)生單元33可以被配置成包括或非門NOR31和反相器IV34，所述反相器IV34連接至或非門NOR31的輸出端子。鎖存控制信號發(fā)生單元33可以響應于控制脈沖CNTP、第一選通信號DQS1和第二選通信號DQS2而產(chǎn)生鎖存控制信號LATCNT。如果具有邏輯“高”電平的控制脈沖CNTP被產(chǎn)生、或者如果第一選通信號DQS1和第二選通信號DQS2中的至少一種被使能成具有邏輯“高”電平，則鎖存控制信號發(fā)生單元33可以產(chǎn)生具有邏輯“高”電平的鎖存控制信號LATCNT。

參見圖4，參考電壓信息儲存單元22可以包括：延遲單元41、輸出選擇信號發(fā)生單元42、緩沖器43、第一寄存器44、第二寄存器45以及鎖存單元46。

延遲單元41可以將訓練開始信號CBT_EN延遲預定的延遲時間，以產(chǎn)生延遲的訓練開始信號CBT_END。即，從訓練開始信號CBT_EN被使能至邏輯“高”電平以開始訓練操作的時刻起，在預定的延遲時間之后，延遲的訓練開始信號CBT_END可以被使能。

輸出選擇信號發(fā)生單元42可以響應于訓練開始信號CBT_EN而產(chǎn)生第一輸出選擇信號OP_SEL1。更具體地，輸出選擇信號發(fā)生單元42可以在訓練開始信號CBT_EN被禁止成具有邏輯“低”電平的同時產(chǎn)生被使能成具有邏輯“高”電平的第一輸出選擇信號OP_SEL1。輸出選擇信號發(fā)生單元42也可以在訓練開始信號CBT_EN被使能成具有邏輯“高”電平的同時產(chǎn)生被禁止成具有邏輯“低”電平的第一輸出選擇信號OP_SEL1。使能的第一輸出選擇信號OP_SEL1的邏輯電平可以根據(jù)實施例來設置。

緩沖器43可以反相地緩沖第一輸出選擇信號OP_SEL1，以產(chǎn)生第二輸出選擇信號OP_SEL2。更具體地，如果第一輸出選擇信號OP_SEL1被使能成邏輯“高”電平，則緩沖器43可以產(chǎn)生被禁止成邏輯“低”電平的第二輸出選擇信號OP_SEL2。如果第一輸出選擇信號OP_SEL1被禁止成邏輯“低”電平，則緩沖器43也可以產(chǎn)生被使能成具有邏輯“高”電平的第二輸出選擇信號OP_SEL2。

第一寄存器44可以包括用于以高頻設置第一參考電壓VREF_CA1的電平的信息。第一寄存器44可以根據(jù)在半導體器件1的初始化操作期間執(zhí)行的模式寄存器設置(MRS)操作來儲存可以用于設置第一參考電壓VREF_CA1的電平的信息。如果第一輸出選擇信號OP_SEL1被使能成邏輯“高”電平，則第一寄存器44可以將儲存于其中的信息作為選擇數(shù)據(jù)SD輸出。在某些實施例中，第一寄存器44可以被配置成包括用于以低頻設置第一參考電壓VREF_CA1的電平的信息。采用大體上類似的方式，第二通道12可以包括另一個參考電壓信息儲存單元，其包括第三寄存器，所述第三寄存器被配置成包括用于設置第二參考電壓VREF_CA2的電平的信息。

第二寄存器45可以包括用于以低頻設置第一參考電壓VREF_CA1的電平的信息。第二寄存器45可以根據(jù)在半導體器件1的初始化操作期間執(zhí)行的MRS操作來儲存信息。如果第二輸出選擇信號OP_SEL2被使能成具有邏輯“高”電平，則第二寄存器45可以將儲存于其中的信息作為選擇數(shù)據(jù)SD輸出。在某些實施例中，第二寄存器45可以被配置成包括用于以高頻設置第一參考電壓VREF_CA1的電平的信息。采用大體上類似的方式，第二通道12可以包括另一個參考電壓信息儲存單元，其包括第四寄存器，所述第四寄存器被配置成包括用于設置第二參考電壓VREF_CA2的電平的信息。

鎖存單元46可以響應于延遲的訓練開始信號CBT_END而接收并鎖存選擇數(shù)據(jù)SD，并且可以將鎖存的選擇數(shù)據(jù)SD作為第一參考電壓VREF_CA1輸出。更具體地，如果延遲的訓練開始信號CBT_END被使能成邏輯“高”電平，則鎖存單元46可以將鎖存的選擇數(shù)據(jù)SD作為第一參考電壓VREF_CA1輸出。

參見圖5，參考電壓I/O控制單元23可以包括選擇輸入部或選擇輸入單元51和參 考電壓鎖存器或參考電壓鎖存單元52。

選擇輸入單元51可以包括第一輸入部或第一輸入單元511和第二輸入部或第二輸入單元512。第一輸入單元511可以包括反相器IV511、IV512和IV513。如果第一輸入控制信號INCNT<1>被使能成邏輯“高”電平，則第一輸入單元511可以響應于第一輸入選擇信號DQMRS_SEL1而緩沖第一數(shù)據(jù)DQ<1:8>，以通過節(jié)點ND51輸出緩沖的第一數(shù)據(jù)。第二輸入單元512可以包括反相器IV514、IV515和IV516。如果第二輸入控制信號INCNT<2>被使能成邏輯“高”電平，則第二輸入單元512可以響應于第二輸入選擇信號DQMRS_SEL2而緩沖第二數(shù)據(jù)DQ<9:16>，并通過節(jié)點ND51輸出緩沖的第二數(shù)據(jù)。

參考電壓鎖存單元52可以包括鎖存輸出部或者鎖存輸出單元521和反饋部或者反饋單元522。鎖存輸出單元521可以包括反相器IV521、IV522、IV523、IV524和IV525。鎖存輸出單元521可以反相緩沖并鎖存節(jié)點ND51的信號，以通過節(jié)點ND52輸出反相緩沖的信號。如果鎖存控制信號LATCNT具有邏輯“低”電平，則鎖存輸出單元521可以鎖存節(jié)點ND51和ND52的信號。鎖存輸出單元521可以響應于延遲的訓練開始信號CBT_END而反相緩沖節(jié)點ND51的信號，以將反相緩沖的信號作為第一參考電壓VREF_CA1輸出。更具體地，如果延遲的訓練開始信號CBT_END被使能成具有邏輯“高”電平，則鎖存輸出單元521可以反相緩沖節(jié)點ND51的信號，以通過節(jié)點ND21輸出反相緩沖的信號。反饋單元522可以包括反相器IV526、IV527和IV528，并且可以響應于控制脈沖CNTP而反饋節(jié)點ND21的信號。更具體地，反饋單元522可以響應于訓練開始信號CBT_EN而在控制脈沖CNTP具有邏輯“高”電平的同時緩沖輸出第一參考電壓VREF_CA1的節(jié)點ND21的信號，并且可以將緩沖的信號傳送至節(jié)點ND51。照此，參考電壓鎖存單元52可以接收并鎖存第一參考電壓VREF_CA1，其電平通過參考電壓信息儲存單元22來設置。

在下文中將結合其中第一參考電壓VREF_CA1的電平根據(jù)圖1中所示的半導體器件1的第一通道11中的第一數(shù)據(jù)DQ<1:8>來設置的示例來描述具有前述配置的半導體器件1的訓練操作。另外，描述了另一個示例，其中第一參考電壓VREF_CA1的電平基于儲存在圖1中所示的半導體器件1的第一通道11中的第一寄存器44和第二寄存器45中的信息來設置。

如果訓練開始信號CBT_EN被使能成邏輯“高”電平，同時第一布置選擇信號DIR_SEL1具有邏輯“低”電平，并且第一輸入選擇信號DQMRS_SEL1具有邏輯“高”電平，則當?shù)谝贿x通信號DQS1被使能時，第一參考電壓設置電路114可以根據(jù)經(jīng)由第一數(shù)據(jù)焊盤部分111輸入的第一數(shù)據(jù)DQ<1:8>來調節(jié)第一參考電壓VREF_CA1的電平， 或者當?shù)诙x通信號DQS2被使能時，第一參考電壓設置電路114可以根據(jù)經(jīng)由第二數(shù)據(jù)焊盤部分112輸入的第二數(shù)據(jù)DQ<9:16>來調節(jié)第一參考電壓VREF_CA1的電平。

如果訓練開始信號CBT_EN被使能成具有邏輯“高”電平，同時第一布置選擇信號DIR_SEL1具有邏輯“低”電平，并且第一輸入選擇信號DQMRS_SEL1具有邏輯“低”電平，則第一參考電壓設置電路114可以基于儲存在第一寄存器44和第二寄存器45中的信息來設置第一參考電壓VREF_CA1的電平。

參見圖6，訓練操作的第一參考電壓VREF_CA1的電平基于儲存在第一寄存器44和第二寄存器45中的信息來設置，并且可以被確認。如果訓練開始信號CBT_EN被使能成具有邏輯“高”電平，則控制脈沖CNTP可以被產(chǎn)生成具有與從時刻“T61”起直到時刻“T62”的間隔相對應的脈沖寬度，所述時刻“T62”是從時間點“T61”之后經(jīng)過第一持續(xù)時間PD1的時間點。延遲的訓練開始信號CBT_END可以在時間點“T63”處被使能成具有邏輯“高”電平，時間點“T63”為在時間點“T61”之后經(jīng)過第二持續(xù)時間PD2的時間點。

儲存在第一寄存器44中的邏輯“高”電平的信息可以在時刻“T61”之前作為選擇數(shù)據(jù)SD輸出。儲存在第二寄存器45中的邏輯“低”電平的信息可以在時刻“T61”之后作為選擇數(shù)據(jù)SD輸出。選擇數(shù)據(jù)SD可以在時刻“T63”之后作為第一參考電壓VREF_CA1輸出。

如上所述，即使當兩個通道彼此組合時接收數(shù)據(jù)的數(shù)據(jù)焊盤的位置根據(jù)輸入模式和布置狀態(tài)而改變，根據(jù)一個實施例的半導體器件也可以沒有任何錯誤地接收數(shù)據(jù)來設置參考電壓的電平。另外，根據(jù)一個實施例的半導體器件可以儲存用于利用模式寄存器設置(MRS)操作而根據(jù)高頻率或低頻率來調節(jié)參考電壓的電平的信息，并且可以基于儲存于其中的信息而以高速調節(jié)參考電壓的電平。

參見圖7，圖示了根據(jù)另一個實施例的半導體器件1a。半導體器件1a可以包括第一通道11a和第二通道12a。包括在圖7中所示的半導體器件1a中的第一通道11a和第二通道12a可以被排列成行，而包括在圖1中所示的半導體器件1中的第一通道11和第二通道12被排列成列。圖7中的第一通道11a可以具有與圖1中所示的第一通道11大體上相同的配置，并且圖7中的第二通道12a可以具有與圖1中所示的第二通道12大體上相同的配置。因此，下文中將省略第一通道11a和第二通道12a的具體描述。

接收各種信號的第一通道11a和第二通道12a的方向可以根據(jù)實施例被不同地設置。例如，第一通道11a可以按諸如圖7中的向下方向、向上方向、向左方向和向右方向的各種方向之中的任一方向接收命令/地址信號CA、訓練開始信號CBT_EN、第一布 置選擇信號DIR_SEL1、第一輸入選擇信號DQMRS_SEL1、第一選通信號DQS1以及第二選通信號DQS2。類似地，第二通道12a也可以按諸如圖7中的向下方向、向上方向、向左方向和向右方向的各種方向之中的任一方向接收命令/地址信號CA、訓練開始信號CBT_EN、第二布置選擇信號DIR_SEL2、第二輸入選擇信號DQMRS_SEL2、第一選通信號DQS1以及第二選通信號DQS2。

參照圖1至圖7所述的半導體器件中的至少一種可以被應用至電子系統(tǒng)，所述電子系統(tǒng)包括存儲系統(tǒng)、圖形系統(tǒng)、計算系統(tǒng)、或移動系統(tǒng)等。例如，如圖8中所示，根據(jù)一個實施例的電子系統(tǒng)1000可以包括：數(shù)據(jù)儲存單元1001、存儲器控制器1002、緩沖存儲器1003以及I/O接口1004。

數(shù)據(jù)儲存單元1001可以根據(jù)從存儲器控制器1002產(chǎn)生的控制信號來儲存從存儲器控制器1002輸出的數(shù)據(jù)、或者可以讀取并輸出儲存的數(shù)據(jù)至存儲器控制器1002。數(shù)據(jù)儲存單元1001可以包括圖1中所示的半導體器件1或者圖7中所示的半導體器件1a。此外，數(shù)據(jù)儲存單元1001可以包括非易失性存儲器，其即使電源中斷的情況下也能保持儲存的數(shù)據(jù)。非易失性存儲器可以為快閃存儲器(例如，或非型快閃存儲器或者與非型快閃存儲器)、相變隨機存取存儲器(PRAM)、電阻式隨機存取存儲器(RRAM)、自旋轉移力矩隨機存取存儲器(STTRAM)、或者磁性隨機存取存儲器(MRAM)等等。

存儲器控制器1002可以通過I/O接口1004來接收從外部設備(例如，主機設備)輸出的命令，并且可以將從主機設備輸出的命令解碼以控制用于輸入數(shù)據(jù)至數(shù)據(jù)儲存單元1001或者緩沖存儲器1003的操作，或者存儲器控制器1002可以將命令解碼，以控制用于將儲存在數(shù)據(jù)儲存單元1001或者緩沖存儲器1003中的數(shù)據(jù)輸出的操作。盡管圖8圖示了具有單個塊的存儲器控制器1002，但是存儲器控制器1002可以包括用于控制數(shù)據(jù)儲存單元1001(其由非易失性存儲器組成)的一個控制器和用于控制緩沖存儲器1003(其由易失性存儲器組成)的另一個控制器。

緩沖存儲器1003可以暫時地儲存由存儲器控制器1002處理的數(shù)據(jù)。即，緩沖存儲器1003可以暫時地儲存從數(shù)據(jù)儲存單元100的輸出的數(shù)據(jù)或者被輸入至數(shù)據(jù)儲存單元1001的數(shù)據(jù)。緩沖存儲器1003可以根據(jù)控制信號來儲存從存儲器控制器1002輸出的數(shù)據(jù)。緩沖存儲器1003可以讀取并輸出儲存的數(shù)據(jù)至存儲器控制器1002。緩沖存儲器1003可以包括易失性存儲器，例如，動態(tài)隨機存取存儲器(DRAM)、移動DRAM或者靜態(tài)隨機存取存儲器(SRAM)。

I/O接口1004可以將存儲器控制器1002物理地且電力地連接至外部設備(即，主機)。因而，存儲器控制器1002可以通過I/O接口1004來接收從外部設備(即，主機) 供應的控制信號和數(shù)據(jù)，并且可以通過I/O接口1004將從存儲器控制器1002產(chǎn)生的數(shù)據(jù)輸出至外部設備(即，主機)。即，電子系統(tǒng)1000可以經(jīng)由I/O接口1004與主機通信。I/O接口1004可以包括各種接口協(xié)議中的任意一種，例如通用串行總線(USB)、多媒體卡(MMC)、外圍組件互連-快速(PCI-E)、串行附接SCSI(SAS)、串行AT附件(SATA)、并行AT附件(PATA)、小型計算機系統(tǒng)接口(SCSI)、加強型小型設備接口(ESDI)、以及電子集成驅動(DIE)。

電子系統(tǒng)1000可以用作主機或外部儲存設備的輔助儲存設備。電子系統(tǒng)1000可以包括：固態(tài)盤(SSD)、USB存儲器、安全數(shù)字(SD)卡、迷你安全數(shù)字(mSD)卡、微型安全數(shù)字(微型SD)卡、安全數(shù)字高容量(SDHC)卡、記憶棒卡、智能媒體(SM)卡、多媒體卡(MMC)、嵌入式多媒體卡(eMMC)、或緊湊型閃存(CF)卡等。