本申請要求2015年5月20日在韓國知識產(chǎn)權局提交的申請?zhí)枮?0-2015-0070546的韓國專利申請的優(yōu)先權，其全部公開內(nèi)容通過引用整體合并于此。

技術領域

本公開的實施例涉及一種電子器件，且更具體地，涉及一種半導體存儲器件及其操作方法。

背景技術：

半導體存儲器件通常分類為易失性存儲器件和非易失性存儲器件。

雖然非易失性存儲器件以相對較低速度執(zhí)行讀寫操作，但即使在無恒定電源的情況下仍保持儲存的數(shù)據(jù)。因此，非易失性存儲器件被用在需要在無恒定電源的情況下儲存數(shù)據(jù)的情形中。非易失性存儲器件的示例包括只讀存儲器(ROM)、掩膜ROM(MROM)、可編程ROM(PROM)、可擦除可編程ROM(EPROM)、電可擦除可編程ROM(EEPROM)、快閃存儲器、相變隨機存取存儲器(PRAM)、磁性RAM(MRAM)、電阻式RAM(RRAM)和鐵電RAM(FRAM)等。快閃存儲器分類為或非(NOR)型快閃存儲器和與非(NAND)型快閃存儲器。

快閃存儲器具有RAM的優(yōu)點：數(shù)據(jù)被任意地編程和擦除，以及ROM的優(yōu)點：在其中即使在無恒定的電源的情況下仍保持儲存的數(shù)據(jù)。快閃存儲器廣泛用作便攜式電子設備(諸如，數(shù)字相機、個人數(shù)字助理(PDA)和MP3播放器)的儲存介質(zhì)。

技術實現(xiàn)要素：

實施例提供一種半導體存儲器件及其操作方法，其可以防止在讀取操作和編程驗證操作期間的干擾現(xiàn)象。

根據(jù)本公開的實施例，提供一種半導體存儲器件，包括：存儲單元陣列，存儲單元陣列包括多個頁；外圍電路，適用于對存儲單元陣列執(zhí)行編程操作和讀取操作；以及控制邏輯，適用于控制外圍電路以在編程驗證操作或讀取操作期間分別將第一通過電壓和第二通過電壓施加至與選中字線相鄰的第一字線和第二字線。

根據(jù)本公開的實施例，提供一種半導體存儲器件的編程操作方法，包括：將編程電壓施加至從多個字線中選擇的字線，所述多個字線耦接至包括多個頁的存儲單元陣列；以及對耦接至選中字線的頁執(zhí)行編程驗證操作。編程驗證操作可以包括：將驗證電壓施加至選中字線；以及分別將第一通過電壓和第二通過電壓施加至與選中字線相鄰的第一字線和第二字線。

根據(jù)本公開的實施例，提供一種半導體存儲器件的讀取操作方法，包括：將讀取電壓施加至從多個字線中選擇的字線，所述多個字線耦接至包括多個頁的存儲單元陣列；以及分別將第一通過電壓和第二通過電壓施加至與選中字線相鄰的第一字線和第二字線。

附圖說明

現(xiàn)在將參照附圖來在下文中更充分地描述示例性實施例；然而，示例性實施例可以以不同的形式來實現(xiàn)，而不應當被解釋為局限于本文中陳述的實施例。更確切地說，這些實施例被提供使得本公開將是徹底且完整的，且這些實施例將把本發(fā)明的范圍充分地傳達給本領域技術人員。

將理解的是，當元件被稱作在兩個元件“之間”時，其可以為兩個元件中唯一的元件，或者也可以存在一個或更多個中間元件。相同的附圖標記在本文中指代相同的元件。

圖1是圖示根據(jù)本公開的實施例的半導體存儲器件的框圖。

圖2是圖示圖1的存儲塊的電路圖。

圖3是圖示根據(jù)本公開的實施例的半導體存儲器件的編程操作的流程圖。

圖4A和圖4B是圖示根據(jù)本公開的實施例的在編程驗證操作期間施加至字線的電壓的波形圖。

圖5是圖示根據(jù)本公開的實施例的半導體存儲器件的讀取操作的流程圖。

圖6A和圖6B是圖示根據(jù)本公開的實施例的在讀取操作期間施加至字線的電壓的波形圖。

圖7是圖示包括圖1的半導體存儲器件的存儲系統(tǒng)的框圖。

圖8是圖示圖7的存儲系統(tǒng)的應用示例的框圖。

圖9是圖示包括參照圖8描述的存儲系統(tǒng)的計算系統(tǒng)的框圖。

具體實施方式

在下面的具體實施方式中，將描述實施例。如本領域技術人員將認識到的，可以在 完全不脫離本公開的精神或范圍的情況下以各種方式來修改實施例。因此，附圖和描述將被當作本質(zhì)上是說明性的而非限制性的。

在整個說明書中，當元件被稱作“連接”或“耦接”至另一個元件時，其可以直接連接或耦接至另一個元件，或者可以在一個或更多個中間元件介于其間的情況下間接連接或耦接至另一個元件。此外，當元件被稱作“包括”組件時，這表示該元件還可以包括另一個組件。

圖1是圖示根據(jù)本公開的實施例的半導體存儲器件的框圖。

參見圖1，半導體存儲器件100包括存儲單元陣列110、地址解碼器120、讀寫電路130、控制邏輯140和電壓發(fā)生器150。

存儲單元陣列110包括多個存儲塊BLK1至BLKz。多個存儲塊BLK1至BLKz通過字線WL耦接至地址解碼器120。多個存儲塊BLK1至BLKz耦接至讀寫電路130。多個存儲塊BLK1至BLKz中的每個包括多個存儲單元。在實施例中，多個存儲單元為非易失性存儲單元。在多個存儲單元之中，耦接至單個字線的存儲單元被定義為單個頁。即，存儲單元陣列110用多個頁來配置。

存儲單元陣列110中的多個存儲塊BLK1至BLKz中的每個包括多個單元串。多個單元串中的每個包括串聯(lián)耦接在位線與源極線之間的漏極選擇晶體管、多個存儲單元和源極選擇晶體管。之后將詳細地描述存儲單元陣列110。

地址解碼器120、讀寫電路130和電壓發(fā)生器150作為用于驅(qū)動存儲單元陣列110的外圍電路來操作。

地址解碼器120通過字線WL耦接至存儲單元陣列110。地址解碼器120在控制邏輯的控制下操作。地址解碼器120通過半導體存儲器件100內(nèi)部的輸入/輸出緩沖器(未示出)來接收地址ADDR。

地址解碼器120將在編程操作期間提供的地址ADDR的行地址解碼，并根據(jù)解碼的行地址來將從電壓發(fā)生器150產(chǎn)生的編程電壓、第一通過電壓至第三通過電壓Vpass1、Vpass2和Vpass3、驗證電壓Vverify或讀取電壓Vread以及多個操作電壓供應至存儲單元陣列110中的多個存儲單元以及漏極選擇晶體管和源極選擇晶體管。

地址解碼器120將在編程操作和讀取操作期間提供的地址ADDR的列地址解碼。地址解碼器120將解碼的列地址Yi傳輸至讀寫電路130。

半導體存儲器件100可以以頁為單位來執(zhí)行半導體存儲器件100的編程操作和讀取操作。此外，半導體存儲器件100可以執(zhí)行在存儲塊中包括的多個頁之中僅針對單個頁編程或讀取的單頁編程/讀取操作。

在編程操作和讀取操作期間提供的地址ADDR包括塊地址、行地址和列地址。地址解碼器120根據(jù)塊地址和行地址來選擇一個存儲塊和一個字線。地址解碼器120可以將列地址解碼并提供至讀寫電路130。

地址解碼器120可以包括塊解碼器、行解碼器和地址緩沖器等。

讀寫電路130包括多個頁緩沖器PB1至PBm。多個頁緩沖器PB1至PBm通過位線BL1至BLm耦接至存儲單元陣列110。在編程操作期間當編程電壓被施加時，多個頁緩沖器PB1至PBm中的每個根據(jù)要被編程的數(shù)據(jù)DATA來控制對應的位線BL1至BLm的電勢。此外，在編程操作期間多個頁緩沖器PB1至PBm中的每個感測對應的位線BL1至BLm的電勢或電流，由此執(zhí)行驗證操作。此外，在讀取操作期間多個頁緩沖器PB1至PBm中的每個感測對應的位線BL1至BLm的電勢或電流，由此鎖存數(shù)據(jù)DATA，然后將鎖存的數(shù)據(jù)DATA輸出至外部。

讀寫電路130在控制邏輯140的控制下操作。

作為示例性實施例，讀寫電路130可以包括頁緩沖器(或頁寄存器)、列選擇電路等。

控制邏輯140耦接至地址解碼器120、讀寫電路130和電壓發(fā)生器150。控制邏輯140通過半導體存儲器件100內(nèi)部的輸入/輸出緩沖器(未示出)來接收命令CMD和控制信號CTRL。控制邏輯140響應于命令CMD和控制信號CTRL來控制半導體存儲器件100的總體操作。

在選中存儲塊中包括的所有頁的編程驗證操作或讀取操作期間，控制邏輯140可以控制電壓發(fā)生器150和地址解碼器120來將比被施加至其他未選中字線的電壓高的通過電壓施加至與選中字線兩側相鄰的未選中字線。此外，在選中存儲塊中包括的多個頁中的一個頁的編程驗證操作或讀取操作期間，控制邏輯140可以控制電壓發(fā)生器150和地址解碼器120來將不同的通過電壓施加至與選中字線兩側相鄰的未選中字線。

例如，在單頁編程/讀取操作期間，第一通過電壓Vpass1被施加至在源極選擇晶體管方向上與選中字線相鄰的未選中字線，而第二通過電壓Vpass2被施加至在漏極選擇晶體管方向上與選中字線相鄰的未選中字線。此外，第三通過電壓Vpass3被施加至除與選中字線相鄰的未選中字線以外的剩余的未選中字線。第一通過電壓Vpass1可以低于第二通過電壓Vpass2，而第三通過電壓Vpass3可以低于第一通過電壓Vpass1。

當執(zhí)行編程操作和讀取操作時，電壓發(fā)生器150根據(jù)控制邏輯140的控制來產(chǎn)生編程電壓、驗證電壓Vverify、讀取電壓Vread、第一通過電壓至第三通過電壓Vpass1、Vpass和Vpass3以及多個操作電壓。第一通過電壓Vpass1可以低于第二通過電壓Vpass，而第三通過電壓Vpass3可以低于第一通過電壓Vpass1。

圖2是圖示圖1中示出的多個存儲塊之中的一個存儲塊BLK1的電路圖。

參見圖2，存儲塊BLK1包括多個單元串ST0至STm。多個單元串ST0至STm分別耦接至多個位線BL1至BLm。

多個單元串ST0至STm中的每個包括源極選擇晶體管SST、串聯(lián)耦接的多個存儲單元MC0至MCn以及漏極選擇晶體管DST。源極選擇晶體管SST耦接至源極選擇線SSL。多個存儲單元MC0至MCn分別耦接至字線WL0至WLn。漏極選擇晶體管DST耦接至漏極選擇線DSL。源極線SL耦接至源極選擇晶體管SST的源極。位線BL1至BLm中的每個耦接至對應的漏極選擇晶體管DST的漏極。多個字線WL包括源極選擇線SSL、字線WL0至WLn以及漏極選擇線DSL。源極選擇線SSL、字線WL0至WLn以及漏極選擇線DSL由地址解碼器120來驅(qū)動。

圖3是圖示根據(jù)本公開的實施例的半導體存儲器件的編程操作的流程圖。

圖4A和圖4B是圖示根據(jù)本公開的實施例的在編程驗證操作期間施加至字線WL的電壓的波形圖。

將參照圖1至圖4A來將根據(jù)本公開的實施例的半導體存儲器件的單頁編程操作描述如下。

1)輸入編程命令(S310)

一旦接收到針對單個頁的編程命令，控制邏輯140就控制外圍電路來執(zhí)行半導體存儲器件的單頁編程操作。讀寫電路130暫時地儲存從外部輸入的要被編程的數(shù)據(jù)DATA，并根據(jù)儲存的數(shù)據(jù)DATA來控制位線BL1至BLm的電勢電平作為編程許可電壓或編程禁止電壓。

2)施加編程電壓(S320)

電壓發(fā)生器150產(chǎn)生要被施加至選中字線的編程電壓以及要被施加至未選中字線的第三通過電壓Vpass3。此外，電壓發(fā)生器150與編程電壓和第三通過電壓Vpass3一起來產(chǎn)生要被施加至漏極選擇線DSL和源極選擇線SSL的操作電壓。

地址解碼器120響應于地址信號ADDR來選擇用于執(zhí)行單頁編程操作的單個字線，并將由電壓發(fā)生器150產(chǎn)生的編程電壓施加至選中字線。

3)驗證操作(S330)

一旦完成編程電壓的施加，就對選中存儲單元執(zhí)行驗證操作。驗證操作將詳細描述如下。

3-1)將驗證電壓施加至選中字線(S331)

電壓發(fā)生器150產(chǎn)生要被施加至選中字線Sel WL<α>的驗證電壓Vverify。地址解碼器120響應于地址信號ADDR來將驗證電壓Vverify施加至選中字線Sel WL<α>以執(zhí)行單頁編程操作。在此情形下，可以在驗證電壓Vverify被施加之前將第三通過電壓Vpass3施加至選中字線Sel WL<α>。

3-2)將第一電壓和第二電壓施加至相鄰的字線(S332)

電壓發(fā)生器150產(chǎn)生要被分別施加至與選中字線Sel WL<α>兩側相鄰的未選中字線WL<α-1>和WL<α+1>的第一通過電壓Vpass1和第二通過電壓Vpass2，并且地址解碼器120分別將第一通過電壓Vpass1和第二通過電壓Vpass2施加至未選中字線WL<α-1>和WL<α+1>。

未選中字線WL<α-1>和WL<α+1>之中的未選中字線WL<α-1>耦接至在源極選擇晶體管SST的方向上與選中存儲單元相鄰的存儲單元，而未選中字線WL<α+1>耦接至在漏極選擇晶體管DST的方向上與選中存儲單元相鄰的存儲單元。

第一通過電壓Vpass1可以低于第二通過電壓Vpass2。

3-3)將第三通過電壓施加至剩余的未選中字線(S333)

電壓發(fā)生器150產(chǎn)生要被施加至多個字線WL0至WLn之中的除相鄰且未選中字線WL<α-1>和WL<α+1>以外的剩余的未選中字線的第三通過電壓Vpass3，并且地址解碼器120將第三通過電壓Vpass3施加至剩余的未選中字線。

第三通過電壓Vpass3可以低于第一通過電壓Vpass1。

在單頁編程操作期間，耦接至選中字線和在源極選擇線SSL的方向上與選中字線相鄰的字線WL<α-1>的存儲單元的溝道耦接至具有接地電勢電平的源極線SL，由此引起干擾現(xiàn)象，在干擾現(xiàn)象中電子被高于第三通過電壓Vpass3的第一通過電壓Vpass1隧穿，因此閾值電壓的分布增大。由于在單頁編程操作期間僅單個頁被連續(xù)選中并被編程，因此干擾現(xiàn)象持續(xù)出現(xiàn)在耦接至相鄰字線WL<α-1>的存儲單元上，因此，閾值電壓的分布逐漸劣化。為了防止這種情況，分別將比被施加至剩余的未選中字線的第三通過電壓Vpass3高的第一通過電壓Vpass1和第二通過電壓Vpass2施加至與如上所述的選中字線相鄰的未選中字線WL<α-1>和WL<α+1>。在此狀態(tài)下，第一通過電壓Vpass1被施加為比第二通過電壓Vpass2低，其中，第一通過電壓Vpass1被施加至在源極選擇線SSL的方向上與選中字線相鄰的未選中字線WL<α-1>，第二通過電壓Vpass2低被施加至在漏極選擇晶體線DSL的方向上與選中字線相鄰的未選中字線WL<α+1>，使得能夠防止干擾現(xiàn)象的同時改善閾值電壓的分布。

3-4)確定驗證結果(S334)

讀寫電路130通過感測位線BL0至BLm的電勢電平或電流量來檢測編程驗證結果，并將檢測到的編程驗證結果傳輸至控制邏輯140。當確定選中頁中包括的所有存儲單元都已經(jīng)被編程時，控制邏輯140結束編程操作。

4)增大編程電壓(S340)

當在步驟S334處確定至少一個存儲單元還未被編程時，增大編程電壓，且從步驟S320重新執(zhí)行編程操作。

參見圖4B，在步驟S331處，將施加至選中字線Sel WL<α>的第三通過電壓Vpass3放電為接地電壓，然后將驗證電壓Vverify施加至選中字線Sel WL<α>。因此，在驗證操作期間，可以通過在步驟S331之前被施加至選中字線Sel WL<α>的第三通過電壓Vpass3來防止選中字線Sel WL<α>的電勢電平高于驗證電壓Vverify。

圖5是圖示根據(jù)本公開的實施例的半導體存儲器件的讀取操作的流程圖。

圖6A和圖6B是圖示根據(jù)本公開的實施例的在讀取操作期間施加至字線WL的電壓的波形圖。

將參照圖1、圖2、圖5和圖6A來將根據(jù)本公開的實施例的半導體存儲器件的單頁讀取操作描述如下。

1)輸入讀取命令(S510)

一旦接收到針對單個頁的讀取命令，控制邏輯140就控制外圍電路來執(zhí)行半導體存儲器件的單頁讀取操作。

2)將讀取電壓施加至選中字線(S520)

電壓發(fā)生器150產(chǎn)生要被施加至選中字線Sel WL<α>的讀取電壓Vread。地址解碼器120響應于地址信號ADDR來將讀取電壓Vread施加至選中字線Sel WL<α>以執(zhí)行單頁讀取操作。在此情形下，可以在驗證電壓Vverify被施加之前將第三通過電壓Vpass3施加至選中字線Sel WL<α>。

3)將第一通過電壓和第二通過電壓施加至相鄰字線(S530)

電壓發(fā)生器150產(chǎn)生要被分別施加至與選中字線Sel WL<α>兩側相鄰的未選中字線WL<α-1>和WL<α+1>的第一通過電壓Vpass1和第二通過電壓Vpass2，并且地址解碼器120分別將第一通過電壓Vpass1和第二通過電壓Vpass2施加至未選中字線WL<α-1>和WL<α+1>。

未選中字線WL<α-1>和WL<α+1>之中的未選中字線WL<α-1>耦接至在源極選擇晶體管SST的方向上與選中存儲單元相鄰的存儲單元，而未選中字線WL<α+1>耦接至 在漏極選擇晶體管DST的方向上與選中存儲單元相鄰的存儲單元。

第一通過電壓Vpass1可以低于第二通過電壓Vpass2。

4)將第三通過電壓施加至其他字線(S540)

電壓發(fā)生器150產(chǎn)生要被施加至多個字線WL0至WLn之中的除相鄰且未選中字線WL<α-1>和WL<α+1>以外的剩余的未選中字線的第三通過電壓Vpass3，并且地址解碼器120將第三通過電壓Vpass3施加至剩余的未選中字線。

第三通過電壓Vpass3可以低于第一通過電壓Vpass1。

在單頁讀取操作期間，耦接至選中字線以及在源極選擇線SSL的方向上與選中字線相鄰的字線WL<α-1>的存儲單元的溝道耦接至具有接地電勢電平的源極線SL，由此引起干擾現(xiàn)象，在干擾現(xiàn)象中電子被高于第三通過電壓Vpass3的第一通過電壓Vpass1隧穿，因此，閾值電壓的分布增大。由于在單頁讀取操作期間僅單個頁被連續(xù)選中并讀取，因此干擾現(xiàn)象持續(xù)出現(xiàn)在耦接至相鄰字線WL<α-1>的存儲單元上，因此，閾值電壓的分布逐漸劣化。為了防止這種情況，將比被施加至剩余的未選中字線的第三通過電壓Vpass3高的第一通過電壓Vpass1和第二通過電壓Vpass2分別施加至與如上所述的選中字線相鄰的未選中字線WL<α-1>和WL<α+1>。在此情形下，第一通過電壓Vpass1被施加為比第二通過電壓Vpass2低，其中，第一通過電壓Vpass1被施加至在源極選擇線SSL的方向上與選中字線相鄰的未選中字線WL<α-1>，第二通過電壓Vpass2被施加至在漏極選擇線DSL的方向上與選中字線相鄰的未選中字線WL<α+1>，使得可以在防止干擾現(xiàn)象的同時改善閾值電壓的分布。

參見圖6B，在步驟S520處，將施加至選中字線Sel WL<α>的第三通過電壓Vpass3放電為接地電壓，然后將讀取電壓Vread施加至選中字線Sel WL<α>。因此，在讀取操作期間，可以通過在步驟S520之前被施加至選中字線Sel WL<α>的第三通過電壓Vpass3來防止選中字線Sel WL<α>的電勢電平高于讀取電壓Vread。

在本公開的實施例中，已經(jīng)作為示例描述了單頁編程/讀取操作。然而，上述技術也可以應用至編程或讀取存儲塊中包括的所有頁的操作。

圖7是圖示包括圖1的半導體存儲器件的存儲系統(tǒng)的框圖。

參見圖7，存儲系統(tǒng)1000包括半導體存儲器件100和控制器1100。

半導體存儲器件100與參照圖1描述的半導體存儲器件相同。在下文中，將省略重復的描述。

控制器1100連接至主機Host和半導體存儲器件100。控制器1100被配置用來響應于來自主機Host的請求來訪問半導體存儲器件100。例如，控制器1100被配置用來控 制半導體存儲器件100的讀取操作、寫入操作、擦除操作和后臺操作。控制器1100被配置用來提供半導體存儲器件100與主機Host之間的接口?？刂破?100被配置用來驅(qū)動用于控制半導體存儲器件100的固件。

控制器1100包括隨機存取存儲器(RAM)1110、處理單元1120、主機接口1130、存儲器接口1140和錯誤校正塊1150。RAM 1110用作處理單元1120的操作存儲器、半導體存儲器件100與主機Host之間的高速緩沖存儲器以及半導體存儲器件100與主機Host之間的緩沖存儲器中的至少一種。處理單元1120控制控制器1100的全部操作。此外，控制器1100可以在讀取操作被執(zhí)行時任意地儲存從主機Host提供的程序數(shù)據(jù)。

主機接口1130包括用于在主機Host與控制器1100之間交換數(shù)據(jù)的協(xié)議。作為實施例，控制器1100被配置用來通過各種接口協(xié)議(諸如，通用串行總線(USB)協(xié)議、多媒體卡(MMC)協(xié)議、外圍組件互連(PCI)協(xié)議、PCI-快速(PCI-E)協(xié)議、高級技術附件(ATA)協(xié)議、串行ATA協(xié)議、并行ATA協(xié)議、小型計算機小接口(SCSI)協(xié)議、增強型小盤接口(ESDI)協(xié)議、集成驅(qū)動器電路(IDE)協(xié)議和私人協(xié)議)中的至少一種來與主機Host通信。

存儲器接口1140與半導體存儲器件100接口。例如，存儲器接口1140可以包括與非(NAND)接口或或非(NOR)接口。

錯誤校正塊1150被配置用來通過使用錯誤校正碼(ECC)來檢測和校正從半導體存儲器件100接收到的數(shù)據(jù)的錯誤。處理單元1120可以基于錯誤校正塊1150的錯誤校正結果來調(diào)節(jié)讀取電壓，以及控制半導體存儲器件100來執(zhí)行重新讀取操作。作為示例性實施例，錯誤校正塊1150可以被設置為控制器1100的組件。

控制器1100和半導體存儲器件100可以集成在一個半導體器件中。作為實施例，控制器1100和半導體存儲器件100可以集成在一個半導體器件中以構成存儲卡。例如，控制器1100和半導體存儲器件100可以集成在一個半導體器件中以構成存儲卡(諸如，PC卡(個人計算機存儲卡國際協(xié)會(PCMCIA)、小型快閃(CF)卡、智能媒體卡(SM或SMC)、記憶棒、多媒體卡(MMC、RS-MMC或微型MMC)、SD卡(SD、迷你SD、微型SD或SDHC)或通用快閃儲存器(UFS))。

控制器1100和半導體存儲器件100可以集成在一個半導體器件中以構成半導體驅(qū)動器(固態(tài)驅(qū)動器(SSD))。半導體驅(qū)動器SSD包括被配置用來將數(shù)據(jù)儲存在半導體存儲器中的儲存設備。如果存儲系統(tǒng)1000被用作半導體驅(qū)動器SSD，則連接至存儲系統(tǒng)1000的主機Host的操作速度可以大幅提升。

作為另一個示例，存儲系統(tǒng)1000可以被提供作為電子設備(諸如，計算機、超移動PC(UMPC)、工作站、網(wǎng)絡本、個人數(shù)字助理(PDA)、便攜式計算機、網(wǎng)絡平板、 無線電話、移動電話、智能電話、電子書、便攜式多媒體播放器(PMP)、便攜式游戲機、導航系統(tǒng)、黑匣子、數(shù)字相機、三維電視、數(shù)字錄音機、數(shù)字音頻播放器、數(shù)字圖片記錄儀、數(shù)字圖片播放器、數(shù)字錄像機、數(shù)字視頻播放器、能夠在無線環(huán)境中發(fā)送/接收信息的設備、構成家庭網(wǎng)絡的各種電子設備中的一種、構成計算機網(wǎng)絡的各種電子設備中的一種、構成遠程信息處理網(wǎng)絡的各種電子設備中的一種、RFID設備或者構成計算系統(tǒng)的各種組件中的一種)的各種組件中的一種。

作為實施例，半導體存儲器件100或存儲系統(tǒng)1000可以以各種形式來封裝。例如，半導體存儲器件100或存儲系統(tǒng)1000可以以諸如層疊封裝(PoP)、球柵陣列(BGA)、芯片級封裝(CSP)、塑料引線芯片載體(PLCC)、塑料雙列直插封裝(PDIP)、華夫包式裸片、晶片形式裸片、板上芯片(COB)、陶瓷雙列直插封裝(CERDIP)、塑料度量四方扁平封裝(MQFP)、薄型扁平封裝(TQFP)、小外形集成電路(SOIC)、收縮型小外形封裝(SSOP)、薄型小外形封裝(TSOP)、薄型四方扁平封裝(TQFP)、系統(tǒng)級封裝(SIP)、多芯片封裝(MCP)、晶片級制造封裝(WFP)或晶片級處理層疊封裝(WSP)的方式來封裝。

圖8是圖示圖7的存儲系統(tǒng)的應用示例的框圖。

參見圖8，存儲系統(tǒng)2000包括半導體存儲器件2100和控制器2200。半導體存儲器件2100包括多個半導體存儲芯片。多個半導體存儲芯片劃分為多個組。

在圖8中，圖示了多個組通過第一通道CH1至第k通道CHk來與控制器2200通信。每個半導體存儲芯片可以與參照圖1描述的半導體存儲器件100相同地配置和操作。

每個組被配置用來通過一個公共通道與控制器2200通信?？刂破?200類似于參照圖6描述的控制器1100來配置?？刂破?200被配置用來通過多個通道CH1至CHk來控制半導體存儲器件2100的多個存儲芯片。

圖9是圖示包括參照圖8描述的存儲系統(tǒng)的計算系統(tǒng)的框圖。

參見圖9，計算系統(tǒng)3000包括中央處理單元3100、RAM 3200、用戶接口3300、電源3400、系統(tǒng)總線3500和存儲系統(tǒng)2000。

存儲系統(tǒng)2000通過系統(tǒng)總線3500電連接至中央處理單元3100、RAM 3200、用戶接口3300和電源3400。通過用戶接口3300提供的數(shù)據(jù)或由中央處理單元3100處理過的數(shù)據(jù)被儲存在存儲系統(tǒng)2000中。

在圖9中，圖示了半導體存儲器件2100通過控制器2200連接至系統(tǒng)總線3500。然而，半導體存儲器件2100可以直接連接至系統(tǒng)總線3500。在此情形下，控制器2200的功能可以由中央處理單元3100和RAM 3200來執(zhí)行。

在圖9中，圖示了參照圖8描述的存儲系統(tǒng)2000被提供。然而，存儲系統(tǒng)2000可以由參照圖8描述的存儲系統(tǒng)1000來取代。作為示例性實施例，計算系統(tǒng)3000可以被配置為包括參照圖7和圖8描述的存儲系統(tǒng)1000和2000二者。

根據(jù)本公開，當半導體存儲器件的讀取操作和編程驗證操作被執(zhí)行時，不同的電壓被分別施加至選中字線以及第一字線和第二字線，使得能夠在執(zhí)行單頁操作時防止干擾現(xiàn)象。此外，能夠改善存儲單元的閾值電壓的分布。

在本文中已經(jīng)公開了實施例，盡管采用了特定術語，但特定術語將僅在一般意義和描述性意義上使用和解釋而非用于限制。在某些情況下，通過本申請的提交時的內(nèi)容對本領域技術人員將明顯的是，除非另外具體指出，否則關于特定實施例描述的特征、特性和/或元件可以單獨地使用，或者可以結合關于其他實施例描述的特征、特性和/或元件來使用。因此，本領域技術人員將理解，在不脫離由所附權利要求書所限定的本公開的精神和范圍的情況下，可以做出形式和細節(jié)上的各種改變。

通過以上實施例可以看出，本申請?zhí)峁┝艘韵碌募夹g方案。

技術方案1.一種半導體存儲器件，包括：

存儲單元陣列，包括多個頁；

外圍電路，適用于對存儲單元陣列執(zhí)行編程操作和讀取操作；以及

控制邏輯，適用于控制外圍電路以在編程驗證操作或讀取操作期間分別將第一通過電壓和第二通過電壓施加至與選中字線相鄰的第一字線和第二字線。

技術方案2.如技術方案1所述的半導體存儲器件，其中，第一字線在源極選擇線的方向上與選中字線相鄰。

技術方案3.如技術方案1所述的半導體存儲器件，其中，第二字線在漏極選擇線的方向上與選中字線相鄰。

技術方案4.如技術方案1所述的半導體存儲器件，其中，第一通過電壓具有比第二通過電壓更低的電勢。

技術方案5.如技術方案1所述的半導體存儲器件，其中，控制邏輯控制外圍電路來將第三通過電壓施加至除選中字線以及第一字線和第二字線以外的未選中字線。

技術方案6.如技術方案5所述的半導體存儲器件，其中，第三通過電壓具有比第一 通過電壓更低的電勢。

技術方案7.如技術方案1所述的半導體存儲器件，其中，編程操作是對從所述多個頁中選擇的一個頁執(zhí)行編程操作的單頁編程操作。

技術方案8.如技術方案1所述的半導體存儲器件，其中，讀取操作是對從所述多個頁中選擇的一個頁執(zhí)行讀取操作的單頁讀取操作。

技術方案9.一種半導體存儲器件的編程操作方法，包括：

將編程電壓施加至從多個字線中選擇的字線，所述多個字線耦接至包括多個頁的存儲單元陣列；以及

對耦接至選中字線的頁執(zhí)行編程驗證操作，

其中，編程驗證操作包括：

將驗證電壓施加至選中字線；以及

分別將第一通過電壓和第二通過電壓施加至與選中字線相鄰的第一字線和第二字線。

技術方案10.如技術方案9所述的編程操作方法，其中，編程驗證操作還包括：將第三通過電壓施加至所述多個字線之中的除選中字線以及第一字線和第二字線以外的未選中字線。

技術方案11.如技術方案9所述的編程操作方法，其中，第一字線在源極選擇線的方向上與選中字線相鄰。

技術方案12.如技術方案9所述的編程操作方法，其中，第二字線在漏極選擇線的方向上與選中字線相鄰。

技術方案13.如技術方案9所述的編程操作方法，其中，第一通過電壓具有比第二通過電壓更低的電勢。

技術方案14.如技術方案10所述的編程操作方法，其中，第三通過電壓具有比第一通過電壓更低的電勢。

技術方案15.一種半導體存儲器件的讀取操作方法，包括：

將讀取電壓施加至從多個字線中選擇的字線，所述多個字線耦接至包括多個頁的存儲單元陣列；以及

分別將第一通過電壓和第二通過電壓施加至與選中字線相鄰的第一字線和第二字線。

技術方案16.如技術方案15所述的讀取操作方法，還包括：將第三通過電壓施加至所述多個字線之中的除選中字線以及第一字線和第二字線以外的未選中字線。

技術方案17.如技術方案15所述的讀取操作方法，其中，第一字線在源極選擇線的方向上與選中字線相鄰。

技術方案18.如技術方案15所述的讀取操作方法，其中，第二字線在漏極選擇線的方向上與選中字線相鄰。

技術方案19.如技術方案15所述的讀取操作方法，其中，第一通過電壓具有比第二通過電壓更低的電勢。

技術方案20.如技術方案16所述的讀取操作方法，其中，第三通過電壓具有比第一通過電壓更低的電勢。