Sram讀取時間自測試電路的制作方法
【專利摘要】本實用新型涉及一種SRAM讀取時間自測試電路，包括待測SRAM、一個二路選擇器、一個延時掃描電路、一個鎖存器、一個比較器、一個計數(shù)器、第一反相器和第二反相器。通過增加一個延時掃描電路、一個比較器和一個計數(shù)器，可以實現(xiàn)對延時時間的自動掃描從而可以快速的找到合適的延時，并通過測量環(huán)形振蕩器的輸出振蕩周期得到SRAM的讀取時間值。本實用新型避免了測試時頻繁的人工操作介入，測試效率高，并且由于采用固定延時單元和具有多個可選延時的單元的組合方式，在保證較大的測量范圍的前提下，節(jié)省了版圖面積。
【專利說明】SRAM讀取時間自測試電路
【【技術(shù)領域】】
[0001]本實用新型涉及靜態(tài)隨機存儲器(SRAM)的時序測試電路領域，尤其涉及一種對SRAM的讀取時間進行快速自測試的電路。
【【背景技術(shù)】】
[0002]SRAM是一種常見的隨機存取存儲器，廣泛應用于集成電路領域。讀取時間(tACC:Access Time)是衡量SRAM性能的重要時序參數(shù)指標,它表征的是讀操作時從時鐘信號(CLK)上升沿到輸出數(shù)據(jù)(Q)有效的延時。
[0003]目前存儲器的測試一般依賴于內(nèi)自建測試(BIST)電路。BIST是一種廣泛應用的可測性設計技術(shù)，它通過在芯片上內(nèi)建的硬件電路自動實現(xiàn)存儲器的高速測試。雖然它實現(xiàn)了測試的自動化，但是它只能證明SRAM功能正常，且SRAM的周期時間(Cycle Time)不大于測試時鐘周期。因此通過傳統(tǒng)的BIST電路可以獲得SRAM的周期時間參數(shù)但是無法測量其讀取時間。
[0004]另外一種測試SRAM的讀取時間的電路如圖1所示，包括二路選擇器(MUXO)、多個不同的延時電路(DEL0，DEL1，DEL2，…)、多路選擇器(MUX1)、反相器(INV0, INVl)和用于對SRAM輸出數(shù)據(jù)進行采樣的鎖存器(DFF)。該電路通過測試輸入時鐘信號CLK和鎖存器DFF的時鐘信號CLK_DEL之間的延時獲得待測SRAM的讀取時間tACC。使用該電路分兩步進行測試:首先，二路選擇器MUXO的使能信號0SC_EN為‘0’，CLK信號經(jīng)過MUX0、延時電路其中之一、MUXl和INVO后變?yōu)樾盘?SC_0UT，0SC_0UT信號再經(jīng)過INVl后變?yōu)樾盘朇LK_DEL。通過多路選擇器 的使能信號DEL_SEL可以人為地選擇不同的延時電路從而產(chǎn)生具有不同延時的CLK_DEL信號作為鎖存器DFF的時鐘信號對數(shù)據(jù)輸出Q進行采樣。通過不斷的嘗試不同的延時電路，直到能夠測量到鎖存器能夠采樣結(jié)果QX正確為止。其次，二路選擇器MUXO的使能信號0SC_EN為‘ I’，使得二路選擇器(MUXO)、選定的延時電路、多路選擇器(MUXl)和反相器(INVO)形成了一個環(huán)形振蕩器，通過測量振蕩信號0SC_0UT的周期可以得到信號CLK到CLK_DEL的延時即SRAM的讀取時間。該電路的缺點是:1.測量的過程比較繁瑣，需要測試人員不停地改變延時電路選擇信號DEL_SEL直到找到合適的延時使得鎖存器的鎖存結(jié)果正確，整個測試過程比較耗費時間；2.為了獲得較大的測量范圍和測量精度，必須要放置大量的延時電路，造成芯片面積的浪費。
【實用新型內(nèi)容】
[0005]本實用新型提出了一種SRAM讀取時間自測試電路，以解決【背景技術(shù)】中所述現(xiàn)有技術(shù)的缺陷。通過對延時時間的自動掃描從而可以快速的找到合適的延時，并通過測量環(huán)形振蕩器的輸出振蕩周期得到SRAM的讀取時間值。
[0006]為了實現(xiàn)上述目的，本實用新型采用如下技術(shù)方案:
[0007]一種SRAM讀取時間自測試電路，包括待測SRAM、一個二路選擇器MUX、一個延時掃描電路DEL_TRM、一個鎖存器DFF、一個比較器COMPARATOR、一個計數(shù)器COUNTER、第一反相器和第二反相器；
[0008]所述待測SRAM連接至輸入地址信號線A、輸入寫使能信號線WEN、輸入片選使能信號線CEN、輸入時鐘信號線CLK、輸入數(shù)據(jù)線D和輸出數(shù)據(jù)線Q ；
[0009]所述二路選擇器MUX用于測試電路模式的切換，其使能端連接至測試模式選擇信號線0SC_EN，其輸入端A連接至第一反相器的輸出端，其輸入端B連接至輸入時鐘信號線CLK，其輸出端連接至延時掃描電路DEL_TRM的輸入端I ;
[0010]當測試模式選擇信號0SC_EN有效時，二路選擇器MUX的輸入端A連接至其輸出端，否則其輸入端B連接至其輸出端；
[0011]所述延時掃描電路DEL_TRM的控制端C連接至計數(shù)器COUNTER的計數(shù)輸出端，其輸出端Z連接至第一反相器的輸入端，其輸入端至輸出端之間的延時由連接至控制端的信號決定；
[0012]所述第一反相器的輸出端連接至MUX的輸入端A和第二反相器的輸入端；
[0013]所述第二反相器的輸出端連接至鎖存器DFF的時鐘端；
[0014]所述鎖存器DFF負責對SRAM的輸出數(shù)據(jù)進行采樣，其時鐘端連接至第二反相器的輸出端，其輸入數(shù)據(jù)端連接至SRAM的輸出數(shù)據(jù)端Q，其輸出數(shù)據(jù)端QX連接至比較器COMPARATOR的第一數(shù)據(jù)端；
[0015]所述比較器COMPARATOR在SRAM執(zhí)行讀操作時負責對鎖存器的采樣數(shù)據(jù)和SRAM的輸出數(shù)據(jù)進行比較并在比較結(jié)果不同時的下一個時鐘周期生成一個脈沖信號，其時鐘端連接至輸入時鐘信號線CLK，其控制端連接至輸入寫使能信號線WEN、輸入片選使能信號線CEN、測試模式選擇信號線0SC_EN，比較器COMPARATOR的第二數(shù)據(jù)端連接至SRAM的輸出數(shù)據(jù)端Q ;
[0016]所述計數(shù)器COUNTER的時鐘端連接至比較器COMPARATOR的輸出端，其進位端連接至輸出進位信號線OVERFLOW，其復位端連接至輸入復位信號線CNT_RST。
[0017]本實用新型進一步的改進在于:當計數(shù)器COUNTER溢出時OVERFLOW有效。
[0018]本實用新型進一步的改進在于:延時掃描電路DEL_TRM包括可調(diào)延時電路DEL_STEP和固定延時電路DEL_FIX ;延時掃描電路DEL_TRM的控制端C連接至可調(diào)延時電路DEL_STEP的控制端C，其輸入端I連接至固定延時電路DEL_FIX的輸入端I，其輸出端Z連接至可調(diào)延時電路DEL_STEP的輸出端Z ;固定延時電路DEL_FIX的輸出端Z連接至可調(diào)延時電路DEL_STEP的輸入端I ;其中固定延時電路DEL_FIX具有固定延時，可調(diào)延時電路DEL_STEP具有多個可選延時，它們采用串聯(lián)連接。
[0019]本實用新型進一步的改進在于:可調(diào)延時電路DEL_STEP的延時tDT=tDTmin+N*tDS，其中tDTmin為延時最小值，tDS為可調(diào)步長；延時掃描電路DEL_TRM的延時tD0=tDF+tDT，其中tDF為固定延時電路DEL_FIX的延時，tDT為可調(diào)延時電路DEL_STEP的延時；進一步地，可以得到tD0=tDF+tDTmin+N*tDS，其中N為計數(shù)器的計數(shù)值，滿足N為自然數(shù)且O≤N≤M ;M為計數(shù)器的總步長。
[0020]本實用新型進一步的改進在于:可調(diào)延時電路由譯碼電路和延時鏈組成。
[0021]本實用新型進一步的改進在于:在輸入時鐘信號CLK的上升沿時:若輸入片選使能信號CEN為‘0’，輸入寫使能信號WEN為‘I’時，待測SRAM執(zhí)行寫操作，將輸入數(shù)據(jù)D存入地址A所對應的存儲單元中；輸入片選使能信號若輸入片選使能信號CEN為‘0’，輸入寫使能信號WEN為‘0’時，待測SRAM執(zhí)行讀操作，將地址A所對應的存儲單元的數(shù)據(jù)讀出并輸出至輸出數(shù)據(jù)Q，其中從輸入時鐘信號CLK上升沿到輸出數(shù)據(jù)Q有效之間的延時是待測SRAM的讀取時間。
[0022]本實用新型進一步的改進在于:計數(shù)器COUNTER是一個從O到M步長為I的計數(shù)器，M為自然數(shù)；其時鐘信號為CLK_ERR，其計數(shù)輸出信號為DEL_C0DE，其進位信號為OVERFLOW,其復位信號為 CNT_RST ;若 CNT_RST 為 ‘ I ’，則 DEL_C0DE 為 O ;若 CNT_RST 為 ‘0’，則當CLK_ERR上升沿時，計數(shù)加I。
[0023]相對于現(xiàn)有技術(shù)，本實用新型的優(yōu)點是:
[0024]1.節(jié)省測試時間；多個延時單元的選擇通過測試電路自動完成，只需要進行一次測試就能對所有的延時單元進行掃描從而找到合適的延時大小，避免了人工操作的介入，測試效率高。
[0025]2.節(jié)省布局空間；采用固定延時單元和具有多個可選延時的單元的組合方式，在保證較大的測量范圍的前提下，與現(xiàn)有技術(shù)相比，節(jié)省了版圖面積。
【【專利附圖】

【附圖說明】】
[0026]圖1是現(xiàn)有技術(shù)的SRAM讀取時間測試電路原理圖。
[0027]圖2是本實用新型的SRAM讀取時間測試電路原理圖。
[0028]圖3是本實用新型的延時掃描電路的原理圖。 [0029]圖4是本實用新型的可調(diào)延時電路的原理圖。
[0030]圖5是本實用新型的比較器的原理圖。
[0031]圖6是本實用新型的測試波形示意圖；其中圖6(a)是測試電路自動掃描并找到與SRAM讀取時間tACC相當延時的過程示意圖，圖6(b)是形成振蕩器后測量振蕩周期tOSC的過程示意圖。
【【具體實施方式】】
[0032]下面結(jié)合附圖對本實用新型的實施方式做進一步描述。
[0033]參見圖2，本實用新型SRAM讀取時間自測試電路包括:包括待測SRAM 17、二路選擇器10、延時掃描電路I1、鎖存器14、比較器15、計數(shù)器16、第一反相器12和第二反相器13。
[0034]二路選擇器IO的輸出端連接延時掃描電路Il的輸入口 I，延時掃描電路Il的輸出口 Z連接第一反相器12的輸入端,第一反相器12的輸出端連接第二反相器13的輸入端和二路選擇器IO的第一輸入端，第二反相器13的輸出端連接鎖存器14的時鐘端；鎖存器14的輸出端連接比較器15 ;比較器15連接計數(shù)器16 ;計數(shù)器16連接延時掃描電路Il的控制端C ；SRAM 17的數(shù)據(jù)輸出端連接鎖存器14和比較器15。輸入時鐘信號CLK連接二路選擇器IO的第二輸入端；比較器15的外接信號有:輸入寫使能信號WEN、輸入片選使能信號CEN、輸入時鐘信號CLK和測試模式選擇信號0SC_EN ;測試模式選擇信號0SC_EN連接二路選擇器IO的使能端；計數(shù)器16的外接信號有:復位信號CNT_RST。
[0035]SRAM 17連接的外接信號有:輸入地址信號A、輸入寫使能信號WEN、輸入片選使能信號CEN、輸入時鐘信號CLK、輸入數(shù)據(jù)D和輸出數(shù)據(jù)Q。在CLK的上升沿時:若CEN為‘O，,WEN為‘I’時，SRAM執(zhí)行寫操作，將D存入地址A所對應的存儲單元中；若CEN為‘0’，WEN為‘0’時，SRAM執(zhí)行讀操作，將地址A所對應的存儲單元的數(shù)據(jù)讀出并輸出至Q，其中從CLK上升沿到Q有效之間的延時是SRAM的讀取時間。
[0036]二路選擇器IO負責測試電路模式的切換，其使能端連接至來自外接的測試模式選擇信號0SC_EN，其輸入端A連接至第一反相器12的輸出端，其輸入端B連接至時鐘信號CLK，其輸出端連接至延時掃描電路Il的輸入端I。
[0037]延時掃描電路Il的輸出端Z連接至第一反相器12的輸入端，其控制端C連接至計數(shù)器16的計數(shù)輸出信號DEL_C0DE。DEL_C0DE信號決定了延時掃描電路Il的輸入端至輸出端之間的延時。
[0038]第一反相器12的輸出為0SC_EN信號，并連接至二路選擇器IO的輸入端A和第二反相器13的輸入端。第二反相器13的輸出為時鐘信號CLK_DEL，并接至鎖存器14的時鐘端。
[0039]鎖存器14的輸入數(shù)據(jù)端連接至SRAM 17的輸出數(shù)據(jù)端，其輸出數(shù)據(jù)端連接至比較器15的第一數(shù)據(jù)端。在CLK_DEL的上升沿時，鎖存器14對SRAM 17的輸出數(shù)據(jù)Q進行采樣，采樣結(jié)果為QX。
[0040]比較器15的時鐘端連接至CLK，其控制端連接至WEN、CEN、0SC_EN,其第一數(shù)據(jù)端連接至QX，其第二數(shù)據(jù)端連接至Q。在SRAM執(zhí)行讀操作時，比較器15負責對鎖存器14的采樣結(jié)果QX和SRAM的輸出數(shù)據(jù)Q進行比較并在比較結(jié)果不同時的該讀操作的下一個時鐘周期生成一個脈沖信 號CLK_ERR，作為本次讀操作的比較結(jié)果標志。
[0041]計數(shù)器16是一個從O到M(M為自然數(shù))步長為I的計數(shù)器，其時鐘信號為CLK_ERR,其計數(shù)輸出信號為DEL_C0DE，其進位信號為OVERFLOW，其復位信號為CNT_RST。若CNT_RST為‘1’，則DEL_C0DE為O ;若CNT_RST為‘0’，則當CLK_ERR上升沿時，計數(shù)加I。
[0042]基于以上所述的測試電路，本實用新型一種SRAM讀取時間自測試電路工作時，包括以下步驟:
[0043]第一步，將0SC_EN信號置為‘0’，將CNT_RST信號置為‘I’。
[0044]當0SC_EN為‘0’時，二路選擇器IO的輸入端B連接至其輸出端。CLK信號經(jīng)過二路選擇器10、延時掃描電路I1、第一反相器12和第二反相器13的延時后形成一個經(jīng)過延時的時鐘信號CLK_DEL。
[0045]當CNT_RST 為 ‘I’ 時，計數(shù)器 16 復位，DEL_C0DE 為 O, OVERFLOW 為 ‘0’。
[0046]第二步，將0SC_EN信號置為‘0’，將CNT_RST信號置為‘O’。
[0047]此時可以對SRAM進行正常的讀寫操作，在每次讀操作時，鎖存器14使用經(jīng)過延時產(chǎn)生的CLK_DEL信號作為時鐘對SRAM的輸出數(shù)據(jù)Q進行采樣。
[0048]與此同時比較器15會對采樣結(jié)果QX和Q進行比較，一旦比較結(jié)果不同時比較器15將在該讀操作的下一個時鐘周期生成一個脈沖信號CLK_ERR。
[0049]當CNT_RST為‘0’時，計數(shù)器16可以進行計數(shù)。一旦CLK_ERR信號的上升沿來臨，則計數(shù)值DEL_C0DE加1，隨著計數(shù)值的增加，延時掃描電路Il的延時將逐步增加，從而實現(xiàn)了延時的自動掃描。掃描結(jié)果有兩個:1.在計數(shù)值DEL_C0DE=N(N為自然數(shù)，且O≤N≤M)時，比較器的比較結(jié)果CLK_ERR保持為‘0’，計數(shù)器16未溢出且停止累加，此狀態(tài)從CLK到CLK_DEL的延遲就是測試電路找到的最接近且不小于SRAM 17的讀取時間的延時，繼續(xù)進行第三步的測量；2.計算器16溢出，OVERFLOW信號為‘ I’，此狀態(tài)中比較器15將停止工作，表示SRAM的讀取時間超過了測量范圍的最大值，測試結(jié)束。
[0050]第三步，將0SC_EN信號置為‘1’，將CNT_RST信號置為‘O’。
[0051]當0SC_EN為‘I’時，二路選擇器IO的輸入端A連接至其輸出端，二路選擇器10、延時掃描電路Il和第一反相器12就可以形成一個環(huán)形振蕩器，其輸出信號為0SC_0UT。通過測量0SC_0UT信號的震蕩周期tOSC，計算可得SRAM的讀取時間tACC=0.5*t0SC。
[0052]參見圖3，圖3是本實用新型的延時掃描電路的原理圖。延時掃描電路Il包括可調(diào)延時電路DEL_STEP IlO和固定延時電路DEL_FIX 111。延時掃描電路Il的控制端C連接至可調(diào)延時電路IlO的控制端C，其輸入端I連接至固定延時電路Ill的輸入端I，其輸出端Z連接至可調(diào)延時電路IlO的輸出端Z。固定延時電路Ill的輸出端Z連接至可調(diào)延時電路IlO的輸入端I。其中DEL_FIX Il具有固定延時，DEL_STEP具有多個可選延時，它們采用串聯(lián)連接的方式即可，先后順序無所謂。
[0053]可調(diào)延時電路IO的延時tDT=tDTmin+N*tDS，其中tDTmin為延時最小值，tDS為可調(diào)步長。延時掃描電路Il的延時tD0=tDF+tDT，其中tDF為固定延時電路Ill的延時，tDT為可調(diào)延時電路IlO的延時。進一步地，可以得到tDO=tDF+tDTmin+N*tDS，其中N為計數(shù)器的計數(shù)值，滿足N為自然數(shù)且O < N < M。因此可調(diào)延時電路IO的延時tDT的覆蓋范圍是[tDF+tDTmin，tDF+tDTmin+M*tDS]，最小精度為tDS。在測試電路設計時務必保證預期的SRAM讀取時間tACC能夠包含在tDT的覆蓋范圍內(nèi)并留有余量。
[0054]參見圖4，圖4是本實用新型的可調(diào)延時電路的原理圖?？烧{(diào)延時電路IlO由譯碼電路和延時鏈組成。本實例中可調(diào)延時電路的控制端為2位輸入，分別是C〈l>和C〈0>，能夠?qū)崿F(xiàn)4種不同延時的調(diào)整(即O≤N≤M=3)，為了提高測量覆蓋范圍和測量精度可以選擇更高位寬的控制端。實際上可調(diào)延時電路的實現(xiàn)方式有多種，這里只是列舉了其中一種。
[0055]譯碼電路是一個2到4的譯碼器，包括反相器(1100，1101)和或非門(1102，1103，1104，1105)。反相器1100的輸入為C〈0>，輸出為CON信號并連接至或非門1102和1103的一個輸入端。反相器IlOl的輸入為C〈l>，輸出為ClN信號并連接至或非門1102和1104的一個輸入端。C〈0>連接至或非門1104和1105的一個輸入端。C〈l>連接至或非門1103和1105的一個輸入端?；蚍情T1102，1103，1104和1105的輸出信號分別是 DEL_EN_3, DEL_EN_2, DEL_EN_1 和 DEL_EN_0 并連接至和二路選擇器 1107，1109, Illl 和1113的使能端。根據(jù)輸入C〈l>和C〈0>信號，譯碼器的輸出信號DEL_EN_3，DEL_EN_2, DEL_EN_1和DEL_EN_0中只有一個為‘1’，其余都為‘0’，從而可以實現(xiàn)4選I的功能。
[0056]延時鏈包括單位延時單元(1106，1108, 1110, 1112)和二路選擇器(1107，1109，1111，1113)，以上單位延時單元和二路選擇器一一對應。所有二路選擇器的輸入端B都連接至可調(diào)延時電路IlO的輸入I。單位延時單元1106的輸入端連接至可調(diào)延時電路IlO的輸入I，其輸出端連接至二路選擇器1107的輸入端A。單位延時單元1108的輸入端連接至二路選擇器1107的輸出端，其輸出端連接至二路選擇器1109的輸入端A。單位延時單元IllO的輸入端連接至二路選擇器1109的輸出端，其輸出端連接至二路選擇器Illl的輸入端A。 單位延時單元1112的輸入端連接至二路選擇器Illl的輸出端，其輸出端連接至二路選擇器1113的輸入端A。二路選擇器1113的輸出端就是可調(diào)延時電路IlO的輸出Z。[0057]當二路選擇器的使能端為‘I’時，其輸入端B連接至輸出端；否則其輸入端A連接至輸出端。因此根據(jù)輸入控制信號譯碼得到的與單位延時單元對應的二路選擇器的使能端為‘I’時，該單位之后的所有單位延時單元將進入從輸入端I到輸出端Z的延時鏈中。比如當C〈l>為‘0’，C〈0>為‘I’時，譯碼得到DEL_EN_1為‘I’，則延時鏈變?yōu)槎愤x擇器1111、單元延時單元1112和二路選擇器1113。
[0058]參見圖5，圖5是本實用新型的比較器的原理圖。一個比較器包括異或門150、或門152、與非門151、三輸入或非門153、鎖存器154和與門155。其輸入端口有輸入時鐘CLK、兩個數(shù)據(jù)Q和QX、SRAM控制信號WEN和CEN、測試電路控制信號0SC_EN和OVERFLOW，其輸出端口為比較結(jié)果CLK_ERR。
[0059]異或門150的輸入端分別連接到輸入數(shù)據(jù)Q和QX?；蜷T152的輸入端分別連接至測試電路控制信號0SC_EN和OVERFLOW。與非門151的輸入端分別連接SRAM控制信號WEN和CEN。三輸入或非門153的輸入分別連接至150，151和152的輸出端。鎖存器154的數(shù)據(jù)端D連接至153的輸出端，其時鐘端CK連接至CLK信號。與門155的輸入端分別連接至154的輸出端Q和CLK信號，其輸出端為CLK_ERR信號。
[0060]只有當CEN為‘ I’，WEN為‘ I’，0SC_EN為‘O，，OVERFLOW為‘O，時，比較器會對輸入數(shù)據(jù)Q和QX進行比較，若Q和QX不同，則EN為‘1’，否則EN為‘O’。而當CLK的上升沿時，若EN為‘I’則鎖存器154的輸出信號將為‘I’使得與門155導通，CLK_ERR上出現(xiàn)一個時鐘脈沖。
[0061]參見圖6 (a)和圖6 (b)所示，為本實用新型的測試波形示意圖。其中圖6(a)是測試電路自動掃描并找到與SRAM讀取時間tACC相當延時的過程示意圖，圖6(b)是形成振蕩器后測量振蕩周期tOSC的過程示意圖。
[0062]圖6(a)中0SC_EN為‘O’。首先，向測試電路發(fā)送讀命令READ(CEN=0，WEN=I)，測試電路將對SRAM 17進行一次讀操作讀出數(shù)據(jù)Q。此時DEL_C0DE=N-1，則經(jīng)過tDF+tDTmin+ (N-1) *tDS的延時后鎖存器14對讀出數(shù)據(jù)進行采樣得到QX。然后，向測試電路發(fā)送比較命令COMPARE (CEN=I, WEN=I)，測試電路對Q和QX進行比較。若比較結(jié)果是FAIL，即數(shù)據(jù)不同，則比較結(jié)果CLK_ERR上出現(xiàn)一個脈沖信號，該信號上升沿使得計數(shù)器16計數(shù)加1，此時DEL_C0DE=N。然后不斷重復以上兩個命令直到比較結(jié)果是PASS，則CLK_ERR保持為‘0’，計數(shù)停止累加，表示數(shù)據(jù)Q和QX相同，掃描完畢。圖中為方便起見，假設當DEL_CODE=N時比較結(jié)果是PASS，則SRAM的讀取時間tACC約為tDF+tDTmin+N*tDS。
[0063]圖6 (b)中0SC_EN為‘I，。當測試電路完成掃描后，將0SC_EN置為‘ I’。二路選擇器10的輸入端A連接至其輸出端，二路選擇器10、延時掃描電路Il和第一反相器12就可以形成一個環(huán)形振蕩器，其輸出信號為0SC_0UT。通過測量0SC_0UT信號的震蕩周期tosc，計算可得SRAM的讀取時間tACC=0.5*t0SC。
【權(quán)利要求】
1.一種SRAM讀取時間自測試電路，其特征在于，包括待測SRAM、一個二路選擇器MUX、一個延時掃描電路DEL_TRM、一個鎖存器DFF、一個比較器COMPARATOR、一個計數(shù)器COUNTER、第一反相器(12)和第二反相器(13)； 所述待測SRAM連接至輸入地址信號線A、輸入寫使能信號線WEN、輸入片選使能信號線CEN、輸入時鐘信號線CLK、輸入數(shù)據(jù)線D和輸出數(shù)據(jù)線Q ； 所述二路選擇器MUX用于測試電路模式的切換，其使能端連接至測試模式選擇信號線0SC_EN,其輸入端A連接至第一反相器的輸出端，其輸入端B連接至輸入時鐘信號線CLK，其輸出端連接至延時掃描電路DEL_TRIM的輸入端I ; 所述延時掃描電路DEL_TRM的控制端C連接至計數(shù)器COUNTER的計數(shù)輸出端，其輸出端Z連接至第一反相器的輸入端，其輸入端至輸出端之間的延時由連接至控制端的信號決定; 所述第一反相器的輸出端連接至MUX的輸入端A和第二反相器的輸入端； 所述第二反相器的輸出端連接至鎖存器DFF的時鐘端。
2.根據(jù)權(quán)利要求1所述的一種SRAM讀取時間自測試電路，其特征在于，所述鎖存器DFF負責對SRAM的輸出數(shù)據(jù)進行采樣，其時鐘端連接至第二反相器的輸出端，其輸入數(shù)據(jù)端連接至SRAM的輸出數(shù)據(jù)端Q，其輸出數(shù)據(jù)端QX連接至比較器COMPARATOR的第一數(shù)據(jù)端； 所述比較器COMPARATOR在SRAM執(zhí)行讀操作時負責對鎖存器的采樣數(shù)據(jù)和SRAM的輸出數(shù)據(jù)進行比較并在比較結(jié)果不同時的下一個時鐘周期生成一個脈沖信號，其時鐘端連接至輸入時鐘信號線CLK，其控制端連接至輸入寫使能信號線WEN、輸入片選使能信號線CEN、測試模式選擇信號線0SC_EN，比較器COMPARATOR的第二數(shù)據(jù)端連接至SRAM的輸出數(shù)據(jù)端Q； 所述計數(shù)器COUNTER的時鐘端連接至比較器COMPARATOR的輸出端，其進位端連接至輸出進位信號線OVERFLOW，其復位端連接至輸入復位信號線CNT_RST。
3.根據(jù)權(quán)利要求1所述的一種SRAM讀取時間自測試電路，其特征在于，延時掃描電路DEL_TRM包括可調(diào)延時電路DEL_STEP和固定延時電路DEL_FIX ;延時掃描電路DEL_TRM的控制端C連接至可調(diào)延時電路DEL_STEP的控制端C，其輸入端I連接至固定延時電路DEL_FIX的輸入端I，其輸出端Z連接至可調(diào)延時電路DEL_STEP的輸出端Z ;固定延時電路DEL_FIX的輸出端Z連接至可調(diào)延時電路DEL_STEP的輸入端I ;其中固定延時電路DEL_FIX具有固定延時，可調(diào)延時電路DEL_STEP具有多個可選延時，它們采用串聯(lián)連接。
4.根據(jù)權(quán)利要求1所述的一種SRAM讀取時間自測試電路，其特征在于，可調(diào)延時電路由譯碼電路和延時鏈組成。
【文檔編號】G11C29/08GK203799671SQ201420152047
【公開日】2014年8月27日 申請日期:2014年3月31日 優(yōu)先權(quán)日:2014年3月31日
【發(fā)明者】拜福君 申請人:西安華芯半導體有限公司