半導體存儲器件的制作方法
【專利摘要】本發(fā)明提供半導體存儲器件，該半導體存儲器件包含第一及第二負載晶體管、第一及第二驅動晶體管、第一及第二轉移晶體管，以及各自用作存儲節(jié)點的第一及第二單元節(jié)點線。其中單元節(jié)點線以及與單元節(jié)點線對應的位線在從上方觀看時彼此重疊的部分被形成于單元節(jié)點線與位線之間。
【專利說明】半導體存儲器件
[0001]相關申請的交叉引用
[0002]本申請基于在2013年8月5日提交的日本專利申請N0.2013-162107，并要求它的優(yōu)先權權益，該專利申請N0.2013-162107的公開通過引用以其全文并入本文。
【技術領域】
[0003]本發(fā)明涉及半導體存儲器件，并且更特別地涉及并入例如SRAM(靜態(tài)隨機存取存儲器)作為存儲單元的半導體存儲器件。
【背景技術】
[0004]近些年，半導體器件的工藝已變得越來越精細。但是，隨著半導體器件的工藝變得越來越精細，單個晶體管的驅動能力已經被降低，這會導致諸如SRAM (靜態(tài)隨機存取存儲器)的寫特性和數據保持能力的劣化之類的問題。在這方面，例如日本未經審查的專利申請公開N0.H08-17186,2006-85786和2008-90958公開了用于提高SRAM的寫特性或數據保持特性的技術。
[0005]在日本未經審查的專利申請公開N0.H08-17186中公開的半導體存儲器件包含電容器，該電容器將其一端與構成了存儲單元的觸發(fā)器的存儲節(jié)點的一側連接并且將其另一端與位線(bit line)連接,該位線通過轉移晶體管與存儲節(jié)點的另一側連接。在日本未經審查的專利申請公開N0.H08-17186中公開的半導體存儲器件能夠通過提供電容器來提高數據保持能力。但是，即使在半導體存儲器件內提供電容器，也無法提高寫操作裕度(writeoperat1n margin)。
[0006]在日本未經審查的專利申請公開N0.2006-85786中公開的半導體存儲器件包含:多個靜態(tài)存儲單元，這些靜態(tài)存儲單元被提供為分別對應于多個字線和多個互補位線；多個存儲單元供電線路，這些存儲單元供電線路為分別與該多個互補位線連接的多個存儲單元中的每個存儲單元供給工作電壓；包含電阻器裝置的多個供電電路，該電阻器裝置供給供電電壓，來分別對應于存儲單元供電線路；以及預充電(precharge)電路,該預充電電路為互補位線供給與供電電壓對應的預充電電壓。存儲單元供電線路每個都包含用于接收來自相應的互補位線的寫信號的耦合電容器。在日本未經審查的專利申請公開N0.2006-85786所公開的半導體存儲器件中，耦合電容器和供電電路能夠提高寫操作裕度和數據保持能力。
[0007]在日本未經審查的專利申請公開N0.2008-90958中公開的半導體存儲器件包含SRAM單元，該SRAM單元包含構成了一對反相器的第一及第二驅動晶體管，以及電壓產生電路，該電壓產生電路將具有低于或高于地電壓的值的電壓施加于第一及第二驅動晶體管的電流通路的一端。在日本未經審查的專利申請公開N0.2008-90958所公開的半導體存儲器件中，電壓產生電路提高了寫操作裕度和數據保持能力。
【發(fā)明內容】
[0008]但是，在日本未經審查的專利申請公開N0.H08-17186,2006-85786和2008-90958中被公開的相關技術的半導體存儲器件中，必須添加元件或電路以增大寫操作裕度，這會導致電路尺寸增大的問題。例如，在日本未經審查的專利申請公開N0.2006-85786中公開的半導體存儲器件并入了供電電路，以及在日本未經審查的專利申請公開N0.2008-90958中公開的半導體存儲器件并入了電壓產生電路。
[0009]本發(fā)明的其他目的和新特征根據以下說明書及其附圖的描述將變得顯而易見。
[0010]本發(fā)明的一個方面是一種半導體存儲器件，該半導體存儲器件包含第一及第二負載晶體管、第一及第二驅動晶體管、第一及第二轉移晶體管，以及各自用作存儲節(jié)點的第一及第二單元節(jié)點線。其中單元節(jié)點線以及與單元節(jié)點線對應的位線在從上方觀看時彼此重疊的部分被形成于單元節(jié)點線與位線之間。
[0011]根據本發(fā)明的這一方面，半導體存儲器件的操作裕度和數據保持能力能夠在不添加任何元件或電路的情況下提高。
【專利附圖】
【附圖說明】
[0012]上述及其他方面、優(yōu)點及特征根據以下結合附圖進行的對于某些實施例的描述將變得更顯而易見，在附圖中:
[0013]圖1是根據第一實施例的半導體器件的框圖；
[0014]圖2是根據第一實施例的半導體存儲器件的存儲單元的電路圖；
[0015]圖3是示出根據第一實施例的半導體存儲器件的操作的時序圖；
[0016]圖4是示出包括根據第一實施例的半導體存儲器件的存儲單元的接觸層在內的層的布局的示意圖；
[0017]圖5是示出包括根據第一實施例的半導體存儲器件的存儲單元的第一布線層在內的層的布局的示意圖；
[0018]圖6是示出包括根據第一實施例的半導體存儲器件的存儲單元的第二布線層在內的層的布局的示意圖；
[0019]圖7是示出設置于根據第一實施例的半導體存儲器件的存儲單元內的電容器的布局的不意圖；
[0020]圖8是沿圖6的直線VII1-VIII截取的根據第一實施例的半導體存儲器件的存儲單元的剖面圖；
[0021]圖9是示出設置于根據第二實施例的半導體存儲器件的存儲單元內的電容器的布局的不意圖；
[0022]圖10是示出用于根據第三實施例的半導體存儲器件的存儲單元中的晶體管的形狀的不意圖；
[0023]圖11是沿圖10的直線X1-XI截取的晶體管的截面圖；
[0024]圖12是示出從其側面觀看到的圖10所示的晶體管的形狀的示意圖；
[0025]圖13是示出包括根據第三實施例的半導體存儲器件的存儲單元的第二布線層在內的層的布局的示意圖；
[0026]圖14是示出設置于根據第三實施例的半導體存儲器件的存儲單元內的電容器的布局的不意圖；
[0027]圖15是根據第四實施例的半導體存儲器件的存儲單元的電路圖；
[0028]圖16是示出包括根據第一實施例的半導體存儲器件的存儲單元的接觸層在內的層的布局的示意圖；
[0029]圖17是示出包括根據第四實施例的半導體存儲器件的存儲單元的第一布線層在內的層的布局的示意圖；
[0030]圖18是示出包括根據第四實施例的半導體存儲器件的存儲單元的第二布線層在內的層的布局的示意圖；
[0031]圖19是示出設置于根據第四實施例的半導體存儲器件的存儲單元內的電容器的布局的不意圖；
[0032]圖20是沿圖18的直線XX-XX截取的根據第四實施例的半導體存儲器件的存儲單元的剖面圖；
[0033]圖21是示出根據第四實施例的半導體存儲器件的存儲單元的布局的修改實例的示意圖；
[0034]圖22是示出在圖21所示的修改實例中的電容器的布局的示意圖；
[0035]圖23是示出包括根據第五實施例的半導體存儲器件的存儲單元的第一布線層在內的層的布局的示意圖；
[0036]圖24是示出包括根據第五實施例的半導體存儲器件的存儲單元的第二布線層在內的層的布局的示意圖；
[0037]圖25是示出設置于根據第五實施例的半導體存儲器件的存儲單元內的電容器的布局的不意圖；以及
[0038]圖26是示出設置于根據第六實施例的半導體存儲器件的存儲單元內的電容器的布局的示意圖。
【具體實施方式】
[0039]為了描述的清晰起見，下面的描述和附圖被適當地簡略或簡化。在附圖中，相同的元件由相同的附圖標記來表示，并且重復的解釋根據需要來省略。
[0040]根據下文所描述的一種實施例的半導體存儲器件的特征在于水平SRAM(靜態(tài)隨機存取存儲器)的存儲單元(以下稱為存儲單元)所涉及的電路以及電路的布局。該存儲單元能夠按照各種實現形式來使用，例如，內置存儲器件的存儲單元(例如，MCU(微控制單元))，以及單獨形成的存儲器的存儲單元(例如，SRAM模塊)。在下面的描述中，包含根據一種實施例的存儲單元的半導體器件將作為實現實例來描述。
[0041]圖1示出了包含根據第一實施例的半導體存儲器件的半導體器件I (例如，MCU)的框圖。如圖1所示，半導體器件I包含存儲器10和邏輯電路11。存儲器10是用于邏輯電路11的存儲器件，而邏輯電路11執(zhí)行從存儲器10或另一存儲器件(未示出)讀出的程序。
[0042]存儲器10基于控制信號以及由邏輯電路11輸出的存取地址ADD而執(zhí)行針對存取地址ADD的數據寫處理或數據讀處理。存儲器10包含寫電路20、列選擇電路21、行選擇電路22、存儲單元陣列23和讀電路24。
[0043]存儲單元陣列23包含按照柵格形狀布置的存儲單元MC。在圖1中，用于指示位置的數字被添加于每個附圖標記以表示每個存儲單元MC的位置。在圖1中，例如，布置于第一行和第一列內的存儲單元由MCOO表示。在存儲單元陣列23中，存儲單元陣列的每個列都設置有由位線BLt和BLb形成的位線對。對于位線，在圖1中，代表每個位線的編號的數字包含于表示每個位線的每個附圖標記內。在圖1中，例如，形成第一位線對的位線分別由BLOt和BLOb表示。此外，在存儲單元陣列23中，存儲單元陣列的每個行都設置有字線WL。對于字線，在圖1中，代表每個字線的編號的數字包含于表示每個位線的每個附圖標記內。在圖1中，例如，第一字線由WLO表示。如果在下面的描述中不需要特別指明編號，則字線、位線和存儲單元分別由WL、BLt和BLb、以及MC表示。
[0044]寫電路20接收來自邏輯電路11的寫數據Din，驅動位線對，并且將數據寫入存儲單元MC內。列選擇電路21選擇與存取地址ADD對應的位線對，并且將所選的位線對與寫電路20或讀電路24連接。行選擇電路22驅動與存取地址ADD對應的字線，并且激活布置于與所驅動的字線對應的行內的存儲單元MC。讀電路24將通過列選擇電路21從存儲單元陣列23中讀出的數據輸出到邏輯電路11，作為讀數據Dout。
[0045]根據第一實施例的半導體存儲器件(例如，存儲器10)的特征存在于每個存儲單元MC的電路配置和每個存儲單元MC的布局中。圖2示出了根據第一實施例的半導體存儲器件的存儲單元MC的電路圖。
[0046]如圖2所示，存儲單元MC包含第一負載晶體管PM1、第二負載晶體管PM2、第一驅動晶體管匪1、第二驅動晶體管匪2、第一轉移晶體管匪3和第二轉移晶體管NM4。存儲單元MC還包含第一單元節(jié)點線NDT、第二單元節(jié)點線NDB、第一電容器Cl和第二電容器C2。
[0047]第一負載晶體管PMl的源極和第二負載晶體管PM2的源極連接至第一供電線路(例如，單元內的供電線路VDDC)，該第一供電線路被供應以第一供電電壓(例如，供電電壓VDD)。第一負載晶體管PMl的漏極連接至第一驅動晶體管匪I的漏極。在第一負載晶體管PMl與第一驅動晶體管NMl之間的節(jié)點是存儲單元MC的正側數據存儲于其內的第一單元節(jié)點。第二負載晶體管PM2的漏極連接至第二驅動晶體管匪2的漏極。第一驅動晶體管匪I的源極和第二驅動晶體管匪2的源極連接至被供應以第二供電電壓(例如，地電壓VSS)的第二供電線路(例如，地線)。
[0048]第一負載晶體管PMl的柵極和第一驅動晶體管匪I的柵極相互連接。第一轉移晶體管NM3的源極和漏極中的一個端子(以下簡稱為一個端子)連接至第一驅動晶體管的漏極，而第一轉移晶體管NM3的源極和漏極中的另一個端子(以下簡稱為另一個端子)連接至第一位線BLt。第一轉移晶體管匪3的柵極連接至字線WL。第一單元節(jié)點線NDT使第一負載晶體管PMl的漏極、第一驅動晶體管匪I的漏極、第二負載晶體管PM2的柵極、第二驅動晶體管NM2的柵極和第一轉移晶體管NM3的一個端子互相連接。
[0049]第二負載晶體管PM2的柵極和第二驅動晶體管匪2的柵極相互連接。第二轉移晶體管NM4的一個端子連接至第一驅動晶體管的漏極，而第二轉移晶體管NM4的另一個端子連接至第二位線BLb。第二轉移晶體管NM4的柵極連接至字線WL。第二單元節(jié)點線NDB使第二負載晶體管PM2的漏極、第二驅動晶體管匪2的漏極、第一負載晶體管PMl的柵極、第一驅動晶體管NMl的柵極和第二轉移晶體管NM4的一個端子相互連接。
[0050]第一電容器Cl形成于第一單元節(jié)點線NDT與第一位線BLt之間。第二電容器C2形成于第二單元節(jié)點線NDB與第二位線BLb之間。如同下面將詳細描述的，第一電容器Cl和第二電容器C2是在形成于不同的布線層內的線路之間的寄生電容。
[0051]現在將描述根據第一實施例的半導體存儲器件的操作。圖3是示出根據第一實施例的半導體存儲器件的操作的時序圖。在圖3所示的實例中，寫處理和讀處理對與第一位線對(位線BLOt和BLOb)連接的存儲單元MCOO和MCOl當中的存儲單元MCOO執(zhí)行。
[0052]在圖3所示的實例中，數據讀處理在從時間t0到時間tl的時段內執(zhí)行。在數據讀操作中，字線WLO和選擇信號YO根據存取地址ADD而變?yōu)楦唠娖?。這致使存儲單元MCOO的第一轉移晶體管匪3和第二轉移晶體管NM4變?yōu)閷ǖ?。位線BLOt的電位根據存儲單元MCOO的單元節(jié)點NDT的電壓而降低。讀電路24放大在位線BLOt和BLOb之間的電壓差，并且將所放大的電壓差輸出到邏輯電路11。
[0053]在圖3所示的實例中，數據寫處理在從時間t2到時間t3的時段內執(zhí)行。在數據寫處理中，字線WLO和選擇信號YO根據存取地址ADD而變?yōu)楦唠娖?。因此，位線BLOt和BLOb連接至寫電路20，并且位線BLOt根據寫數據Din的邏輯電平而變?yōu)楦唠娖?例如，供電電壓電平)，而位線BLOb變?yōu)榈碗娖?例如，地電壓電平)。此外，還致使存儲單元MCOO的第一轉移晶體管匪3和第二轉移晶體管NM4變?yōu)閷ǖ摹?br>
[0054]在這種情況下，在時間t2之前，存儲單元MCOO的第一單元節(jié)點線NDT的電壓處于低電平，并且第二單元節(jié)點線NDB的電壓處于高電平。因此，根據寫處理在時間t2開始，第二單元節(jié)點線NDB的電壓根據位線BLOb的電壓而降低，而第一單元節(jié)點線NDT的電壓根據位線BLOt的電壓而升高。在此時，在根據第一實施例的半導體存儲器件中，第二單元節(jié)點線NDB的電壓和位線BLOb的電壓在時間t2之前的時段內處于高電平，使得沒有電荷存儲于第二電容器C2內。因此，在時間t2的寫操作開始時，第二單元節(jié)點線NDB的電壓由第二電容器C2強制降低。結果，在根據第一實施例的半導體器件內，第一驅動晶體管匪I快速斷開，并且第一負載晶體管PMl開啟。導致第一單元節(jié)點線NDT的電壓隨著第二單元節(jié)點線NDB的電壓的變化而變化。當寫入完成時(時間t3)，保持在第一單元節(jié)點線NDT和第二單元節(jié)點線NDB的每個節(jié)點線內的電壓指示相對于在寫處理之前的時間t2的電平的逆邏輯電平。特別地，在時間t3，第一單元節(jié)點線NDT的電壓變?yōu)楦唠娖?，而第二單元?jié)點線NDB的電壓變?yōu)榈碗娖健?br>
[0055]現在將詳細描述在開始寫入根據第一實施例的存儲單元MC時降低單元節(jié)點電壓的效果。假定第二電容器C2的電容值由C2表示，而與單元節(jié)點線連接的源極或漏極的寄生電容由Cn表示，當供電電壓為VDD時，單元節(jié)點電壓的降低電壓dV能夠由下列表達式(I)表不。
[0056]dV = (C2/(Cn+C2)) XVDD...(I)
[0057]在根據第一實施例的存儲單元MC內，能夠滿足Cn:C2 = 1:0.03?0.08。因此，在根據第一實施例的存儲單元MC內，當供電電壓為IV時，能夠獲得將單元節(jié)點電壓降低大約30?80mV的降低電壓的效果。
[0058]另一方面，例如，在日本未經審查的專利申請公開N0.2006-85786所公開的半導體存儲器件中，電容器被添加于供電線路與位線之間(見在日本未經審查的專利申請公開N0.2006-85786中的圖3)。電容器的電容值由C表示，而在表達式(I)中的C2由C代替，因此獲得在開始寫入日本未經審查的專利申請公開N0.2006-85786所公開的半導體存儲器件時單元節(jié)點的降低電壓。在日本未經審查的專利申請公開N0.2006-85786中的電容值C與寄生電容Cn之比約為Cn:C= 1:0.01?0.02。因此，在日本未經審查的專利申請公開N0.2006-85786所公開的半導體存儲器件中，單元節(jié)點電壓在寫入開始時的降低電壓dV約為 10 ?20mVo
[0059]換言之，在根據第一實施例的存儲單元MC內，單元節(jié)點電壓在寫入開始時的降低電壓dV與日本未經審查的專利申請公開N0.2006-85786所公開的半導體存儲器件相比能夠增至三倍或四倍。
[0060]如上所述，在根據第一實施例的半導體存儲器件的存儲單元內，每個電容器都被設置于單元節(jié)點線與同單元節(jié)點線連接的位線之間。因此，根據第一實施例的半導體存儲器件能夠便于單元節(jié)點線的電壓在寫入開始時從高電平轉變?yōu)榈碗娖?。因而，在根據第一實施例的半導體存儲器件中，能夠增加存儲單元的寫裕度。
[0061]此外，在根據第一實施例的半導體存儲器件中，每個電容器都通過使用線路的寄生電容來獲得，由此在不增加電路面積的情況下安裝每個電容器。在這方面，根據第一實施例的半導體存儲器件的存儲單元MC的布局將在下文中詳細地描述。
[0062]首先，圖4是示出包括根據第一實施例的半導體存儲器件的存儲單元的接觸層在內的層的布局的示意圖。如圖4所示，在根據第一實施例的存儲單元MC內，由第一導電類型(例如，P型)的半導體形成的P阱PW以及由第二導電類型(例如，N型)半導體形成的N阱NW形成于半導體基板上。在單個存儲單元MC形成于其內的區(qū)域中，N阱NW被形成為夾在P阱PW之間。
[0063]在一個P阱PW中，形成了第一驅動晶體管匪I和第一轉移晶體管匪3。第一驅動晶體管NWl的擴散層和第一轉移晶體管匪3的擴散層形成于同一列內。第一驅動晶體管匪I的漏極和第一轉移晶體管NM3的一個端子形成于一個擴散層區(qū)域上。在另一個P阱PW中，形成了第二驅動晶體管匪2和第二轉移晶體管NM4。第二驅動晶體管匪2的擴散層和第二轉移晶體管NM4的擴散層形成于同一列內。第二驅動晶體管NM2的漏極和第二轉移晶體管NM4的一個端子形成于一個擴散層區(qū)域內。
[0064]在N阱NW中，形成了第一負載晶體管PMl和第二負載晶體管PM2。第一負載晶體管PMl的擴散層和第二負載晶體管PM2的擴散層獨立形成。
[0065]在存儲單元MC內，第一驅動晶體管匪I的柵極和第一負載晶體管PMl的柵極整體形成。第二驅動晶體管匪2的柵極和第二負載晶體管PM2的柵極整體形成。第一轉移晶體管匪3的柵極和第二轉移晶體管NM4的柵極獨立形成。
[0066]在存儲單元MC內，用于使每個擴散層與形成于上層內的每個線路連接的觸頭形成于每個晶體管的源極和漏極上。在這種情況下，在存儲單元MC內，第一負載晶體管PMl的漏極以及第二負載晶體管PM2的柵極和第二驅動晶體管匪2的柵極經由觸頭來連接。第二負載晶體管PM2的漏極以及第一負載晶體管PMl的柵極和第一驅動晶體管匪I的柵極經由觸頭來連接。共同用于兩個端子的單個觸頭形成于第一驅動晶體管NMl的漏極和第一轉移晶體管的一個端子上。共同用于兩個端子的單個觸頭形成于第二驅動晶體管NM2的漏極和第二轉移晶體管NM4的一個端子上。
[0067]然后，圖5是示出包含根據第一實施例的半導體存儲器件的存儲單元的第一布線層在內的層的布局的示意圖。如圖5所示，在根據第一實施例的存儲單元MC內，第一單元節(jié)點線NDT和第二單元節(jié)點線NDB形成于第一布線層內。第一單元節(jié)點線NDT被形成為使第一負載晶體管PMl的漏極、第一驅動晶體管匪I的漏極、第二負載晶體管PM2的柵極、第二驅動晶體管NM2的柵極和第一轉移晶體管NM3的一個端子相互連接。第二單元節(jié)點線NDB被形成為使第二負載晶體管PM2的漏極、第二驅動晶體管匪2的漏極、第一負載晶體管PMl的柵極、第一驅動晶體管匪I的柵極和第二轉移晶體管NM4的一個端子相互連接。
[0068]在存儲單元MC內，第一驅動晶體管匪I的源極和第二驅動晶體管匪2的源極各自設置有用于允許地線被拉入的線路。第一轉移晶體管NM3的柵極和第二轉移晶體管NM4的柵極各自設置有用于使字線與每個柵極連接的線路。第一轉移晶體管NM3的另一個端子和第二轉移晶體管NM4的另一個端子各自設置有用于使位線與這兩個另一端子中的每個端子連接的線路。第一負載晶體管PMl的源極和第二負載晶體管PM2的源極各自設置有用于使每個源極與供電線路連接的線路。
[0069]然后，圖6是示出包含根據第一實施例的半導體存儲器件的存儲單元的第二布線層在內的層的布局的示意圖。如圖6所示，在根據第一實施例的存儲單元MC內，第一布線層的線路和第二布線層的線路經由通孔相互連接。在第二布線層內，形成第一位線BLt、第二位線BLb、第一供電線路(例如，在單元內的供電線路VDDC)、第二供電線路(例如，地線)以及分別與字線連接的線路。
[0070]第一位線BLt被形成為與連接至第一驅動晶體管匪3的另一個端子的通孔對齊。第二位線BLt被形成為與連接至第二驅動晶體管NM4的另一個端子的通孔對齊。第一位線BLt和第二位線BLb與其他存儲單元(未示出)的位線一起形成。第一位線BLt和第二位線BLb被形成為它們的長度方向沿與第一單元節(jié)點線NDT和第二單元節(jié)點線NDB各自的長度方向(單元節(jié)點線延伸的方向)垂直的方向設置。第一位線BLt在單個存儲單元MC形成于其內的區(qū)域中于第一位線BLt與第一單元節(jié)點線NDT重疊的部分處具有第一寬部。第一寬部被形成為具有比第一位線BLt的其他部分的線寬更大的線寬。第二位線BLb在單個存儲單元MC形成于其內的區(qū)域中于第二位線BLb與第二單元節(jié)點線NDB重疊的部分處具有第二寬部。第二寬部被形成具有比第二位線BLb的其他部分的線寬更大的線寬。
[0071]注意，在對實施例的描述中，每個位線的線寬對應于沿著垂直于每個位線的長度方向的方向(例如，在圖6中的水平方向)的線路的距離。由于與每個位線垂直的方向對應于每個單元節(jié)點線的長度方向，因而每個單元節(jié)點線的線寬對應于沿著與每個單元節(jié)點線的長度方向垂直的方向(例如，在圖6中的垂直方向)的線路的距離。
[0072]在單元內的供電線路VDDC被形成為將第一負載晶體管PMl的源極和第二負載晶體管PM2的源極互相連接。具有該單元的供電線路通過通孔(未示出)連接至在上層內的供電線路(未示出)。地線形成于第一驅動晶體管匪1的源極和第二驅動晶體管匪2的源極當中的每個源極上。地線通過通孔(未示出)連接至在上層內的地線(未示出)。與字線WL連接的線路形成于第一轉移晶體管匪3的柵極和第二轉移晶體管NM4的柵極當中的每個柵極上。與字線WL連接的線路通過通孔(未示出)連接至在上層內的字線(未示出)。
[0073]現在將更詳細地描述第一及第二寬部的形狀。圖7示出了設置于根據第一實施例的半導體存儲器件的存儲單元MC內的電容器的布局的示意圖。如圖7所示，在根據第一實施例的存儲單元MC內，第一電容器Cl形成于第一單元節(jié)點線NDT和第一位線BLt彼此重疊的部分。第二電容器C2形成于第二單元節(jié)點線NDB和第二位線BLb彼此重疊的部分。
[0074]寬部分別形成于單元節(jié)點線和位線彼此重疊的部分。每個寬部都具有與供電線路VDDC相對的第一側面，以及作為每個位線除寬部之外的部分的且與供電線路相對的第二側面。在第一側面與供電線路VDDC之間的距離W2被設置為短于在第二側面與供電線路VDDC之間的距離W1。每個寬部的線寬W4都大于每個位線在除了寬部之外的部分的寬度W3。假定每個位線的長度方向是第一方向，則在第一方向上的每個寬部的寬度W6被設置為大于在第一方向上的相應單元節(jié)點線的寬度W5。在根據第一實施例的存儲單元MC內，每個寬部都被形成為具有沿凸起方向設置的方向，其中在所述方向上寬部與單元內的供電線路VDDC之間的距離減小。寬度W5對應于相應單元節(jié)點線的線寬，而寬度W6對應于在相應位線的線長中的每個寬部的線長。
[0075]然后，圖8示出了根據第一實施例的半導體存儲器件的存儲單元MC沿圖6的直線VII1-VIII截取的剖面圖。如圖8所示，在存儲單元MC中，P阱PW和N阱NW形成于半導體基板Sub的表面層部分內。用作驅動晶體管和轉移晶體管的的源極或漏極的N+擴散層形成于每個P阱PW內。用作負載晶體管的源極或漏極的P+擴散層形成于每個N阱NW內。N+擴散層和P+擴散層被形成為暴露于半導體基板Sub的表面。N+擴散層和P+擴散層經由形成于上層內的觸頭連接至第一單元節(jié)點線NDT和第二單元節(jié)點線NDB。第一單元節(jié)點線NDT和第二單元節(jié)點線NDB形成于第一布線層內。第二布線層形成于第一布線層之上。在第二布線層內，至少形成了第一位線BLt和第二位線BLb。盡管未示出，但是用于防止線路間短路的層間絕緣膜形成于第一布線層與第二布線層之間。
[0076]第一電容器Cl形成于與第一位線BLt的第一寬部對應的位置。第一電容器Cl將層間絕緣膜用作介電膜來運行，并且被設置于第一單元節(jié)點線NDT與第一位線BLt之間。第二電容器C2形成于與第二位線BLb的第二寬部對應的位置。第二電容器C2將層間絕緣膜用作介電膜來運行，并且被設置于第二單元節(jié)點線NDB與第二位線BLb之間。第一電容器Cl和第二電容器C2各自形成于在轉移晶體管變?yōu)閷〞r連接的位線和單元節(jié)點線之間。
[0077]如上所述，在根據第一實施例的存儲單元MC內，用于增大存儲單元的寫裕度的第一電容器Cl和第二電容器C2通過線路之間的電容來實現。在根據第一實施例的存儲單元MC內，位線分別設置有寬部，以增加線路間的電容。為了設置寬部，不需要使在存儲單元之內的每個晶體管的位置或者每個線路的位置移位，來增加存儲單元布局區(qū)域。換言之，使用根據第一實施例的存儲單元MC使得可以在不增加電路面積的情況下獲得具有增加的寫裕度的存儲器。
[0078]第二實施例
[0079]在第二實施例中，將描述根據第一實施例的存儲單元MC的布局的另一種形式。圖9示出了在根據第二實施例的存儲單元MC內的第一電容器Cl和第二電容器C2的布局的示意圖。
[0080]圖9所不的布局的不意圖對應于圖7所不的不出設置于根據第一實施例的存儲單元MC內的電容器的布局的示意圖。如圖9所示，在根據第二實施例的存儲單元MC中，使在第一單元節(jié)點線NDT和第二單元節(jié)點線NDB各自的第一方向(例如，與每個位線的長度方向平行的方向)上的寬度W5盡可能地接近在寬部的第一方向上的寬度W6。
[0081]因而，在根據第二實施例的存儲單元MC內，第一電容器Cl和第二電容器C2的電容值能夠通過增加每個位線的寬部與相應的單元節(jié)點線彼此重疊的部分的面積來增加。
[0082]第三實施例
[0083]在第三實施例中，將描述多柵元件被用作構成存儲單元MC的晶體管的實例。在多柵元件中，多個柵極被設置于多個表面上，因此實現斷開狀態(tài)泄漏電流的降低以及接通狀態(tài)電流的增大。以下將描述具有鰭型結構(fin structure)的晶體管被用作多柵元件的實例。圖10至12示出了用于說明具有鰭型結構的晶體管的配置的示意圖。
[0084]圖10示出了說明在根據第三實施例的半導體存儲器件的存儲單元中使用的晶體管的形狀的示意圖。圖10示出了從上方(沿著向下看電路元件形成表面的方向)觀看時晶體管的形狀。具有圖10所示的鰭型結構的晶體管由擴散層和柵極G形成，其中在所述擴散層中源極S和漏極D以鰭型結構來形成，并且柵極G沿著與擴散層垂直的方向延伸。
[0085]然后，圖11示出了沿著圖10的直線X1-XI截取的晶體管的剖面圖。如圖11所示，柵極G形成為矩形，以包圍著形成于半導體基板上的寬部。此外，柵極氧化膜Ox形成于半導體基板與柵極G之間。具有鰭型結構的晶體管的柵極寬度由在寬部的上端側的寬度Wa以及與寬部的壁表面的柵極G平行的長度Wb來確定。也就是，在圖11所示的實例中，柵極寬度由Wa+2Wb表示。
[0086]然后，圖12示出了說明圖10所示的晶體管在從其側面觀看時的形狀的示意圖。如圖12所示，具有鰭型結構的晶體管具有被形成為具有源極S和漏極D，其中柵極G介于源極S和漏極D之間。
[0087]在具有鰭型結構的晶體管中，源極S和漏極D形成于其內的擴散區(qū)域與半導體基板Sub接觸的面積是小的，這使得可以降低源極S和漏極D各自的寄生電容。具有鰭型結構的晶體管具有比器件面積更小的柵極寬度。因此，與相關技術的平面型晶體管相比，當器件被小型化時，電流驅動能力能夠得以提高，同時泄漏電流降低。
[0088]在根據第三實施例的存儲單元MC中，圖2所示的存儲單元通過使用以上所描述的具有鰭型結構的晶體管來形成。因而，根據第三實施例的存儲單元MC的電路與圖2所示的存儲單元MC的電路相同，并因此省略關于它們的描述。
[0089]然后，將描述根據第三實施例的存儲單元MC的布局。圖13示出了包括根據第三實施例的半導體存儲器件的存儲單元的第二布線層在內的層的布局的示意圖。如圖13所示，根據第三實施例的存儲單元MC的布局與根據第一實施例的存儲單元MC的布局相同，除了 P阱PW和N阱NW沒有形成之外。雖然圖13所示的實例具有與圖6所示的根據第一實施例的存儲單元MC相同的尺寸，但是根據第三實施例的存儲單元MC具有比根據第一實施例的存儲單元MC的面積更小的面積。線路之間的距離或者每個線路的厚度能夠根據需要改變，取決于制造工藝和設計規(guī)格。
[0090]然后，圖14示出了說明設置于根據第三實施例的半導體存儲器件的存儲單元內的電容器的布局的示意圖。如圖14所示，同樣地，在根據第三實施例的存儲單元MC中，第一電容器Cl和第二電容器C2形成于位線與單元節(jié)點線彼此重疊的部分內，如同在根據第一實施例的存儲單元MC內那樣。第一位線BLt和第二位線BLb包含寬部，所述寬部在位線與各自的單元節(jié)點重疊的部分處具有寬的線寬。
[0091]在第三實施例中，具有鰭型結構的晶體管被用作構成存儲單元MC的晶體管。具有鰭型結構的晶體管具有以下特征:該晶體管的源極和漏極各自的寄生電容都是小的。也就是，在根據第三實施例的每個存儲單元MC中，源極和漏極各自的寄生電容Cn小于根據第一實施例的存儲單元MC的源極和漏極各自的寄生電容。因此，在根據第三實施例的存儲單元MC中，每個單元節(jié)點在寫入開始時的降低電壓dV(該降低電壓dV通過表達式⑴來計算)與根據第一實施例的存儲單元MC相比能夠增加。例如，每個單元節(jié)點在寫入開始時的降低電壓dV能夠增大大約80mV到lOOmV。
[0092]換言之，使用根據第三實施例的存儲單元MC使得可以確保比根據第一實施例的存儲單元MC的寫裕度更高的寫裕度。
[0093]第四實施例
[0094]在第四實施例中，將描述并入了具有鰭型結構的晶體管的存儲單元MC的另一種形式。圖15示出了根據第四實施例的半導體存儲器件的存儲單元的電路圖。如圖15所示，根據第四實施例的存儲單元MC包含兩個第一驅動晶體管和兩個第二驅動晶體管。
[0095]在圖15所示的實例中，第一驅動晶體管包含驅動晶體管匪11和匪12。第二驅動晶體管包含驅動晶體管匪21和匪22。
[0096]具有鰭型結構的每個晶體管的柵極寬度由具有鰭型形狀的部分(以下稱為“鰭型部分”)的高度和寬度來確定，在鰭型部分中形成用作源極和漏極的擴散層。在這種情況下，為了實現進一步的小型化，難以增加鰭型部分的寬度。此外，由于鰭型部分的形狀根據工藝來確定，因而難以根據所需要的驅動能力來改變鰭型部分的高度。因此，在根據第四實施例的存儲單元MC中，在存儲單元MC的驅動晶體管那側的電流驅動能力通過并行連接晶體管來增加。
[0097]如圖15所示，在根據第四實施例的存儲單元中，形成于第一單元節(jié)點線NDT與第一位線BLt之間的第一電容器ClO被安裝為第一分開式電容器(divided capacitor) Cll與第二分開式電容器C12的組合電容器。此外，在根據第四實施例的存儲單元中，形成于第二單元節(jié)點線NDB與第二位線BLb之間的第二電容器C20被安裝為第三分開式電容器C21與第四分開式電容器C22的組合電容器。
[0098]然后，將更詳細地描述根據第四實施例的存儲單元MC的布局。根據第四實施例的存儲單元MC的布局基本上與圖4至6所示的根據第一實施例的存儲單元MC的布局相同，除了它們彼此部分不同之外。以下將僅描述根據第一實施例的存儲單元MC與根據第四實施例的存儲單元MC之間的差異。
[0099]圖16示出了用于說明包括根據第四實施例的半導體存儲器件的存儲單元的第一布線層在內的層的布局的示意圖。如圖16所示，在根據第四實施例的存儲單元MC中，驅動晶體管匪11被布置為代替了圖4所示的根據第一實施例的第一驅動晶體管匪1。驅動晶體管匪12形成于驅動晶體管匪11與第一負載晶體管PMl之間。驅動晶體管匪11和匪12的柵極以及負載晶體管PMl的柵極被整體形成。
[0100]在根據第四實施例的存儲單元MC中，驅動晶體管匪21被布置為代替了圖4所示的根據第一實施例的第二驅動晶體管匪2。驅動晶體管匪22形成于驅動晶體管匪21與第一負載晶體管PM2之間。驅動晶體管匪21和匪22的柵極以及負載晶體管PM2的柵極被整體形成。
[0101]然后，圖17是示出包括根據第四實施例的半導體存儲器件的存儲單元的第一布線層在內的層的布局的示意圖。如圖17所示，在根據第四實施例的存儲單元MC中，第一單元節(jié)點線NDT被形成為使第一負載晶體管PMl的漏極、驅動晶體管Wll和匪12的漏極、第二負載晶體管PM2的柵極、驅動晶體管匪21和匪21的柵極以及第一轉移晶體管匪3的一個端子相互連接。第二單元節(jié)點線NDB被形成為使第二負載晶體管PM2的漏極、驅動晶體管麗21和匪22的漏極、第一負載晶體管PMl的柵極、驅動晶體管匪11和匪12的柵極以及第二轉移晶體管NM4的一個端子相互連接。
[0102]然后，圖18是示出包括根據第四實施例的半導體存儲器件的存儲單元的第二布線層在內的層的布局的示意圖。如圖18所示，根據第四實施例的存儲單元MC包含第一線路FLt和第二電容器線FLb，以及根據第一實施例的存儲單元MC。第一電容器線FLt形成于與第一位線BLt相鄰的位置處，其中第一電容器線FLt的長度方向沿與第一位線BLt平行的方向設置。第一電容器線FLt通過通孔連接至第一單元節(jié)點線NDT。第一電容器線FLt形成于存儲單元自身形成于其內的區(qū)域之內，并且不與其他區(qū)域內的任何線路連接。在圖18所示的實例中，第一電容器線FLt位于單元內與第一位線BLt的位置相比更接近于供電線路VDDC的位置處。
[0103]第二電容器線FLb形成于與第二位線BLb相鄰的位置處，其中第二電容器線FLb的長度方向沿著與第二位線BLb平行的方向設置。第二電容器線FLb通過通孔連接至第二單元節(jié)點線NDB。第二電容器線FLb形成于存儲單元自身形成于其內的區(qū)域之內，并且不與其他區(qū)域內的任何線路連接。在圖18所示的實例中，第二電容器線FLb位于單元內與第二位線BLb的位置相比更接近于供電線路VDDC的位置處。
[0104]第一位線BLt形成于與第一單元節(jié)點線NDT的布線層不同的布線層內，并且具有其中第一位線BLt在由上方觀看時與第一單元節(jié)點線NDT重疊的部分。第二位線BLb形成于與第二單元節(jié)點線NDB的布線層不同的布線層內，并且具有其中第二位線BLb在由上方觀看時與第二單元節(jié)點線NDB重疊的部分。
[0105]在根據第四實施例的存儲單元MC中，形成組合電容器的電容器之一形成于其中位線與單元節(jié)點線彼此重疊的部分內，而形成組合電容器的另一個電容器形成于其中位線與電容器線相互平行的部分內。以下將詳細地描述用于根據第四實施例的存儲單元MC內的每個電容器的具體配置。圖19示出了用于說明設置于根據第四實施例的半導體存儲器件的存儲單元內的電容器的布局的示意圖。
[0106]如圖19所示，在根據第四實施例的存儲單元MC中，在第一電容器ClO內的第一分開式電容器Cll形成于其中第一位線BLt與第一單元節(jié)點線NDT彼此重疊的部分內，而在第一電容器ClO內的第二分開式電容器C12形成于第一位線BLt與第一電容器線FLt之間。在這種情況下，第一分開式電容器Cll形成于第一單元節(jié)點線NDT與第一位線BLt之間，而第二分開式電容器C12的一個端子通過第一電容器線FLt連接至第一單元節(jié)點線NDT，并且第二分開式電容器C12的另一個端子連接至第一位線BLt。
[0107]在根據第四實施例的存儲單元MC中，在第二電容器C20內的第三分開式電容器C21形成于其中第二位線BLb與第二單元節(jié)點線NDB彼此重疊的部分內，而在第二電容器C20內的第四分開式電容器C22形成于第二位線BLb與第二電容器線FLb之間。在這種情況下，第三分開式電容器C21形成于第二單元節(jié)點線NDB與第二位線BLb之間，而第四分開式電容器C22的一個端子通過第二電容器線FLb連接至第二單元節(jié)點線NDB，并且第四分開式電容器C22的另一個端子連接至第二位線BLb。
[0108]然后，圖20示出了根據第四實施例的半導體存儲器件的存儲單元沿圖18的直線XX-XX截取的剖面圖。如圖20所示，在根據第四實施例的存儲單元MC中，第一單元節(jié)點線NDT和第二單元節(jié)點線NDB形成于第一布線層內。在根據第四實施例的存儲單元MC中，形成了第一位線BLt、第二位線BLb、第一電容器線FLt和第二電容器線FLb。盡管在根據第四實施例的存儲單元MC中未示出，但是第一層間絕緣膜形成于第一布線層與第二布線層之間，而第二層間絕緣膜形成于第二布線層與在第二布線層上方形成的第三布線層(未示出)之間。
[0109]在第一單元節(jié)點線NDT與第一位線BLt彼此重疊的部分內，形成了第一分開式電容器CU。第一分開式電容器Cll將第一層間絕緣膜用作介電膜來運行，并且構成了設置于第一單兀節(jié)點線NDT與第一位線BLt之間的第一電容器C10。第二分開式電容器C12形成于第一位線BLt與第一電容器線FLt之間。第二分開式電容器C12將第二層間絕緣膜用作介電膜來運行，并且構成了設置于第一單元節(jié)點線NDT與第一位線BLt之間的第一電容器C10。在第二單元節(jié)點線NDB與第二位線BLb彼此重疊的部分內，形成了第三分開式電容器C21。第三分開式電容器C21將第一層間絕緣膜用作介電膜來運行，并且構成了設置于第二單元節(jié)點線NDB與第二位線BLb之間的第二電容器C20。在第二位線BLb與第二電容器線FLb之間形成了第四分開式電容器C22。第四分開式電容器C22將第二層間絕緣膜用作介電膜來運行，并且構成了設置于第二單元節(jié)點線NDB與第二位線BLb之間的第二電容器C20。
[0110]如上所述，在根據第四實施例的存儲單元MC中，驅動晶體管包含多個晶體管，這使得可以適當地設置每個負載晶體管的驅動能力與每個驅動晶體管的驅動能力之比，這取決于規(guī)格。
[0111]此外，在根據第四實施例的存儲單元MC中，分別與單元節(jié)點線連接的電容器線被形成為與位線平行的。因此，在根據第四實施例的存儲單元MC中，第一電容器ClO和第二電容器C20的電容值能夠按照與根據第一實施例的存儲單元MC的形式不同的形式來增加。在使用具有鰭型結構的晶體管的制造工藝中，其線寬可以是小的，并且其線高可以大于線寬。這樣的制造工藝會存在以下問題:形成于在垂直方向上重疊的線路之間的寄生電容是小的。但是，如同在根據第四實施例的存儲單元MC中那樣，形成于相鄰線路之間的寄生電容的使用使得可以增大第一電容器ClO和第二電容器C20，并且增大寫裕度。
[0112]而且，在根據第四實施例的存儲單元MC的布局中，電容器線能夠形成于位線之夕卜。圖21示出了根據第四實施例的存儲單元MC的布局的修改實例。圖21所示的布局代表存儲單元MC，在所述存儲單元MC中包括第二布線層在內的層如同在圖18所示的布局那樣形成。
[0113]在圖21所示的實例中，第一電容器線FLt位于單元內與第一位線的位置相比離供電線路VDDC更遠的位置處。在圖21所示的實例中，第二電容器線FLb位于單元內與第二位線BLb的位置相比離供電線路VDDC更遠的位置處。在圖21所示的實例中，驅動晶體管匪11和匪12的位置被反轉，這取決于電容器線的位置。在圖21所示的實例中，驅動晶體管匪21和匪22的位置同樣被反轉。
[0114]圖22示出了用于說明在圖21所示的修改實例中的電容器的布局的示意圖。同樣地，在圖22所示的修改實例中，形成了第一至第四分開式電容器Cll至C22。特別地，在第一單元節(jié)點線NDT和第一位線BLt彼此重疊的部分內，形成了第一分開式電容器CU。第一分開式電容器Cll將第一層間絕緣膜用作介電膜而運行，并且構成了設置于第一單元節(jié)點線NDT與第一位線BLt之間的第一電容器C1。在第一位線BLt與第一電容器線FLt之間，形成了第二分開式電容器C12。第二分開式電容器C12將第二層間絕緣膜用作介電膜而運行，并且構成了設置于第一單元節(jié)點線NDT與第一位線BLt之間的第一電容器C10。在第二單元節(jié)點線NDB與第二位線BLb彼此重疊的部分內，形成了第三分開式電容器C21。第三分開式電容器C21將第一層間絕緣膜用作介電膜來運行，并且構成了設置于第二單元節(jié)點線NDB與第二位線BLb之間的第二電容器C20。在第二位線BLb與第二電容器線FLb之間，形成了第四分開式電容器C22。第四分開式電容器C22將第二層間絕緣膜用作介電膜來運行，并且構成了設置于第二單元節(jié)點線NDB和第二位線BLb之間的第二電容器C20。
[0115]同樣地，在圖21和22所示的修改實例中，如同在圖19和20所示的存儲單元MC中那樣，形成了第一電容器ClO和第二電容器C20。因此，電容值能夠得以增大，并且寫裕度能夠得以增大。
[0116]第五實施例
[0117]在第五實施例中，將描述第一電容器Cl和第二電容器C2形成于其內的區(qū)域的形狀的另一種形式。在第五實施例的描述中將省略關于與其他實施例的那些構件相同的構件的描述。
[0118]圖23是示出包括根據第五實施例的半導體存儲器件的存儲單元MC的第一布線層在內的層的布局的示意圖。如圖23所示，在根據第五實施例的存儲單元MC中，第一單元節(jié)點線NDT和第二單元節(jié)點線NDB的形狀與其他實施例的第一單元節(jié)點線NDT和第二單元節(jié)點線NDB的形狀不同。在根據第五實施例的存儲單元MC中，第一單元節(jié)點線NDT具有位于驅動晶體管匪I和轉移晶體管匪3形成于其內的擴散層之上的第一寬部，并且沿著與擴散層延伸的方向平行的方向延伸。第二單元節(jié)點線NDB具有位于驅動晶體管匪2和轉移晶體管NM4形成于其內的擴散層之上的第二寬部，并且沿著與擴散層延伸的方向平行的方向延伸。
[0119]第一單元節(jié)點線NDT的第一寬部形成于第一位線BLt之下，以沿著第一位線BLt延伸的方向延伸，該第一位線BLt形成于上層內。第二單元節(jié)點線NDB的第二寬部形成于第二位線BLb之下，以沿著第二位線BLb延伸的方向延伸，該第二位線BLb形成于上層內。
[0120]然后，圖24示出了包括根據第五實施例的半導體存儲器件的存儲單元MC的第二布線層在內的層的布局的示意圖。如圖24所示，在根據第五實施例的存儲單元MC中，第一位線BLt和第二位線BLb不具有寬部，并且被形成為以相同的線寬來延伸。
[0121]然后，將描述第一電容器Cl和第二電容器C2的形狀，該第一電容器Cl和第二電容器C2形成于包含以上所述的線路的根據第五實施例的存儲單元MC內。圖25示出了用于說明設置于根據第五實施例的半導體存儲器件的存儲單元內的電容器的布局的示意圖。如圖25所不,在根據第五實施例的存儲單兀MC中，第一電容器Cl和第二電容器C2被形成為這樣的形狀:第一電容器Cl和第二電容器C2在位線之下于位線延伸的方向上延長，并且在與位線延伸的方向垂直的方向上縮短。在單元節(jié)點線中，第一電容器Cl和第二電容器C2被形成為具有比用于連接驅動晶體管、轉移晶體管和負載晶體管中的每個的線路部分的寬度更大的寬度。
[0122]如同以上關于其他實施例所描述的，同樣地，在根據第五實施例的存儲單元MC中，形成于單元節(jié)點線與位線之間的每個電容器的面積能夠增大，因此如同在其他實施例中那樣在不增加電路面積的情況下獲得具有增大的寫裕度的存儲器。
[0123]第六實施例
[0124]如同在上述實施例中那樣，同樣地,在第六實施例中將描述其中第一電容器Cl和第二電容器C2形成于其內的區(qū)域的形狀的另一種形式。在第六實施例中，將描述通過結合在第五實施例中所描述的每個單元節(jié)點線的形狀與在第一實施例中所描述的每個位線的形狀而形成的每個電容器的形狀。注意，在第六實施例的描述中將省略與其他實施例的那些構件相同的構件的描述。
[0125]圖26示出了用于說明設置于根據第六實施例的半導體存儲器件的存儲單元MC內的電容器的布局的示意圖。如圖26所示，在根據第六實施例的存儲單元MC中，第一電容器Cl和第二電容器C2各自形成為T形。
[0126]在根據第六實施例的存儲單元MC中，第一電容器Cl和第二電容器C2能夠被形成為具有比其他實施例的面積更大的面積。因此，與其他實施例相比，使用根據第六實施例的存儲單元MC使得可以增大寫裕度。同時，在根據第六實施例的存儲單元MC中，不需要如同在其他實施例中那樣為了形成第一電容器Cl和第二電容器C2而單獨為電容器形成區(qū)域。因此，不會存在增大存儲單元MC的面積的不利效果。
[0127]第一至第六實施例能夠由本領域普通技術人員根據需要來結合在一起。
[0128]雖然本發(fā)明已經針對若干實施例進行了描述，但是本領域技術人員應當意識到:本發(fā)明能夠由落入所附權利要求書的精神和范圍之內各種修改來實現，并且本發(fā)明并不限定于以上所描述的實例。
[0129]此外，權利要求書的范圍并不受以上所描述的實施例所限制。
[0130]而且，應當注意， 申請人:旨在涵蓋所有權利要求要素的等同物，即使在后續(xù)審查過程中對權利要求進行過修改。
[0131]例如，在以上所描述的實施例中，上文已經描述了每個寬部都具有從相應的位線朝單元內的供電線VDDC突出的凸起形狀。但是，例如，寬部可以在寬部的兩側具有沿著相應位線的線寬方向的凸起形狀，或者可以在位線處具有在單元內的供電線路VDDC的相反側上的凸起形狀。盡管本文已經示出了單端口 SRAM，但是同樣能夠使用雙端口 SRAM等。
[0132]而且，根據以上所描述的實施例的半導體器件可以具有半導體基板、半導體層、擴散層(擴散區(qū)域)等各自的導電類型(P型或η型)被反轉的配置。因此，假定η型和P型的導電類型之一是第一導電類型，而另一種導電類型是第二導電類型，則第一導電類型可以是P型，而第二導電類型可以是η型，或者第一導電類型可以是η型，而第二導電類型可以是P型。
【權利要求】
1.一種半導體存儲器件，包含: 第一負載晶體管及第二負載晶體管，各自具有與第一供電線路連接的源極； 第一驅動晶體管及第二驅動晶體管，各自具有與第二供電線路連接的源極； 第一轉移晶體管，具有與所述第一驅動晶體管的漏極連接的一個端子以及與第一位線連接的另一個端子； 第二轉移晶體管，具有與所述第二驅動晶體管的漏極連接的一個端子以及與第二位線連接的另一個端子； 第一單元節(jié)點線，使所述第一負載晶體管的漏極、所述第一驅動晶體管的所述漏極、所述第二負載晶體管的柵極、所述第二驅動晶體管的柵極以及所述第一轉移晶體管的所述一個端子相互連接；以及 第二單元節(jié)點線，使所述第二負載晶體管的漏極、所述第二驅動晶體管的所述漏極、所述第一負載晶體管的柵極、所述第一驅動晶體管的柵極以及所述第二轉移晶體管的所述一個端子相互連接，其中 所述第一單元節(jié)點線和所述第一位線形成于不同的布線層內，并且在所述第一單元節(jié)點線和所述第一位線由上方觀看時彼此重疊的部分處具有第一寬部， 所述第二單元節(jié)點線和所述第二位線形成于不同的布線層內，并且在所述第二單元節(jié)點線和所述第二位線由上方觀看時彼此重疊的部分處具有第二寬部， 所述第一寬部被形成為具有比所述第一位線的其他部分的線寬更大的線寬，并且 所述第二寬部被形成為具有比所述第二位線的其他部分的線寬更大的線寬。
2.根據權利要求1所述的半導體存儲器件，其中 所述第一位線被形成為其長度方向沿著垂直于所述第一單元節(jié)點線的長度方向的方向設置，并且 所述第二位線被形成為其長度方向沿著垂直于所述第二單元節(jié)點線的長度方向的方向設置。
3.根據權利要求1所述的半導體存儲器件，還包含: 第一布線層，所述第一單元節(jié)點線和所述第二單元節(jié)點線形成于所述第一布線層內；第二布線層，所述第一位線和所述第二位線形成于所述第二布線層內；以及層間絕緣膜，形成于所述第一布線層與所述第二布線層之間，其中在所述第一寬部內，第一電容器形成于所述第一單元節(jié)點線與所述第一位線之間，所述第一電容器將所述層間絕緣膜用作介電膜來運行，并且 在所述第二寬部內，第二電容器形成于所述第二單元節(jié)點線與所述第二位線之間，所述第二電容器將所述層間絕緣膜用作介電膜來運行。
4.根據權利要求1所述的半導體存儲器件，其中所述第一供電線路與所述第一寬部內的同所述第一供電線路相對的第一側面之間的距離短于所述第一供電線路與除了所述第一位線的所述第一寬部之外的部分內的同所述第一供電線路相對的第二側面之間的距離。
5.根據權利要求1所述的半導體存儲器件，其中假定所述第一位線的所述長度方向是第一方向，在所述第一寬部的所述第一方向上的寬度被形成為大于在所述第一單元節(jié)點線的所述第一方向上的寬度。
6.一種半導體存儲器件，包含: 第一負載晶體管及第二負載晶體管，各自具有與第一供電線路連接的源極； 第一驅動晶體管及第二驅動晶體管，各自具有與第二供電線路連接的源極； 第一轉移晶體管，具有與所述第一驅動晶體管的漏極連接的一個端子以及與第一位線連接的另一個端子； 第二轉移晶體管，具有與所述第二驅動晶體管的漏極連接的一個端子以及與第二位線連接的另一個端子； 第一單元節(jié)點線，使所述第一負載晶體管的漏極、所述第一驅動晶體管的所述漏極、所述第二負載晶體管的柵極、所述第二驅動晶體管的柵極以及所述第一轉移晶體管的一個端子相互連接； 第二單元節(jié)點線，使所述第二負載晶體管的漏極、所述第二驅動晶體管的所述漏極、所述第一負載晶體管的柵極、所述第一驅動晶體管的柵極以及所述第二轉移晶體管的一個端子相互連接； 第一電容器線，通過通孔與所述第一單元節(jié)點線連接，所述第一電容器線位于在與所述第一位線相同的布線層內的與所述第一位線相鄰的位置處，并且被形成為所述第一電容器線的長度方向沿與所述第一位線平行的方向設置；以及 第二電容器線，通過通孔與所述第二單元節(jié)點線連接，所述第二電容器線位于在與所述第二位線相同的布線層內的與所述第二位線相鄰的位置處，并且被形成為所述第二電容器線的長度方向沿與所述第二位線平行的方向設置，其中 所述第一單元節(jié)點線和所述第一位線形成于不同的布線層內，并且具有其中所述第一單元節(jié)點線和所述第一位線由上方觀看時彼此重疊的部分，并且 所述第二單元節(jié)點線和所述第二位線形成于不同的布線層內，并且具有其中所述第二單元節(jié)點線和所述第二位線由上方觀看時彼此重疊的部分。
7.根據權利要求6所述的半導體存儲器件，其中 所述第一位線被形成為其長度方向沿著垂直于所述第一單元節(jié)點線的長度方向的方向設置，并且 所述第二位線被形成為其長度方向沿著垂直于所述第二單元節(jié)點線的長度方向的方向設置。
8.根據權利要求6所述的半導體存儲器件，還包含: 第一布線層，所述第一單元節(jié)點線和所述第二單元節(jié)點線形成于所述第一布線層內；第二布線層，所述第一位線、所述第二位線、所述第一電容器線和所述第二電容器線形成于所述第二布線層內； 第一層間絕緣膜，形成于所述第一布線層與所述第二布線層之間； 第二層間絕緣膜，形成于所述第二布線層與在所述第二布線層上方形成的第三布線層之間，其中 在所述第一單元節(jié)點線與所述第一位線彼此重疊的部分內形成有第一分開式電容器，所述第一分開式電容器將所述第一層間絕緣膜用作介電膜來運行，并且構成設置于所述第一單元節(jié)點線與所述第一位線之間的第一電容器，并且 在所述第一位線與所述第一電容器線之間形成有第二分開式電容器，所述第二分開式電容器將所述第二層間絕緣膜用作介電膜而運行，并且構成設置于所述第一單元節(jié)點線與所述第一位線之間的所述第一電容器， 在所述第二單元節(jié)點線與所述第二位線彼此重疊的部分內形成有第三分開式電容器，所述第三分開式電容器將所述第一層間絕緣膜用作介電膜來運行，并且構成設置于所述第二單元節(jié)點線與所述第二位線之間的第二電容器， 在所述第二位線與所述第二電容器線之間形成有第四分開式電容器，所述第四分開式電容器將所述第二層間絕緣膜用作介電膜來運行，并且構成設置于所述第二單元節(jié)點線與所述第二位線之間的所述第二電容器。
9.根據權利要求6所述的半導體存儲器件，其中所述第一電容器線和所述第二電容器線形成于其內形成有所述半導體存儲器件的存儲單元的區(qū)域內。
10.根據權利要求6所述的半導體存儲器件，其中所述第一電容器線和所述第二電容器線各自布置于離所述第一供電線路比所述第一位線和所述第二位線更近的位置處。
11.根據權利要求6所述的半導體存儲器件，其中所述第一電容器線和所述第二電容器線各自布置于離所述第一供電線路比所述第一位線和所述第二位線更遠的位置處。
12.—種半導體存儲器件，包含: 第一負載晶體管及第二負載晶體管，各自具有與第一供電線路連接的源極； 第一驅動晶體管及第二驅動晶體管，各自具有與第二供電線路連接的源極； 第一轉移晶體管，具有與所述第一驅動晶體管的漏極連接的一個端子以及與第一位線連接的另一個端子； 第二轉移晶體管，具有與所述第二驅動晶體管的漏極連接的一個端子以及與第二位線連接的另一個端子； 第一單元節(jié)點線，使所述第一負載晶體管的漏極、所述第一驅動晶體管的所述漏極、所述第二負載晶體管的柵極、所述第二驅動晶體管的柵極以及所述第一轉移晶體管的一個端子相互連接；以及 第二單元節(jié)點線，使所述第二負載晶體管的漏極、所述第二驅動晶體管的所述漏極、所述第一負載晶體管的柵極、所述第一驅動晶體管的柵極以及所述第二轉移晶體管的一個端子相互連接，其中 所述第一單元節(jié)點線和所述第一位線形成于不同的布線層內，并且在所述第一單元節(jié)點線和所述第一位線由上方觀看時彼此重疊的部分處具有第一寬部， 所述第二單元節(jié)點線和所述第二位線形成于不同的布線層內，并且在所述第二單元節(jié)點線和所述第二位線由上方觀看時彼此重疊的部分處具有第二寬部， 所述第一寬部形成于所述第一位線下方的所述第一單元節(jié)點線處，以沿著所述第一位線延伸的方向延伸，并且 所述第二寬部形成于所述第二位線下方的所述第二單元節(jié)點線處，以沿著所述第二位線延伸的方向延伸。
【文檔編號】G11C11/41GK104347110SQ201410380778
【公開日】2015年2月11日 申請日期:2014年8月5日 優(yōu)先權日:2013年8月5日
【發(fā)明者】小畑弘之 申請人:瑞薩電子株式會社