能夠?qū)Χ鄠€存儲器進行獨立控制的測試裝置制造方法
【專利摘要】本發(fā)明涉及一種能夠?qū)Χ鄠€存儲器進行獨立控制的測試裝置，包括：主終端，其接收用戶的控制信號；通信接口部，其進行連接，以便主終端、嵌入式處理器、數(shù)據(jù)引擎部之間能夠收發(fā)數(shù)據(jù)；嵌入式處理器，其收發(fā)用于測試的各種數(shù)據(jù)；數(shù)據(jù)引擎部，其實時生成模式數(shù)據(jù)和指令數(shù)據(jù)，從存儲器讀取寫入的結(jié)果模式數(shù)據(jù)，與模式數(shù)據(jù)進行比較；序列控制部，其根據(jù)從所述嵌入式處理器接收的指令數(shù)據(jù)，獨立控制多個SATA/SAS/PCIe接口部；多個SATA/SAS/PCIe接口部，根據(jù)由所述嵌入式處理器生成的接口選擇信號，由SATA、SAS、PCIe接口中的任意一個與存儲器連接，根據(jù)序列控制部的控制，來控制多個存儲器，以便能夠測試各存儲器。
【專利說明】能夠?qū)Χ鄠€存儲器進行獨立控制的測試裝置

【技術(shù)領域】
[0001]本發(fā)明涉及一種存儲器測試裝置，更加詳細而言，涉及一種能夠通過控制多個SATA/SAS/PCIe的多個序列控制模塊，分別不同地控制存儲器(Storage)測試的測試裝置。

【背景技術(shù)】
[0002]目前為止，作為大容量的數(shù)字媒體存儲裝置而被普及使用的正是硬盤(HDD)。但是，近年來隨著存儲功能的半導體元件中擁有能夠存儲最大容量，即使不提供電源其內(nèi)部的數(shù)據(jù)也不消失的特征的快閃記憶體(Nand Flash)半導體元件價格的下降，利用內(nèi)存功能的半導體元件的如固態(tài)硬盤(SSD)等的大容量數(shù)字媒體存儲裝置開始問世。
[0003]這樣的固態(tài)硬盤性能通過固態(tài)硬盤測試器實現(xiàn)，用于測試所述固態(tài)硬盤的現(xiàn)有的固態(tài)硬盤測試裝置如圖1所示。
[0004]如圖1所示，由主終端100、網(wǎng)絡200、通信接口部300、內(nèi)存400、嵌入式處理器500、數(shù)據(jù)引擎部600、SATA/SAS/PCIe接口部700等組成一個現(xiàn)場可編程門陣列(field-programmable gate array, FPGA)或單片。
[0005]此時，若主終端100通過網(wǎng)絡200和通信接口部300向嵌入式處理器500發(fā)出測試存儲器10的宏指令，則嵌入式處理器500向數(shù)據(jù)引擎部600和SATA/SAS/PCIe接口部700等發(fā)出指令，向存儲器10寫入(write)數(shù)據(jù)，讀取寫入的數(shù)據(jù)，與期望值進行比較，判定存儲器10的正常/故障(pass/fail)，將其結(jié)果傳輸至主終端100。
[0006]并且，通信接口部300具有接口作用，以便能夠收發(fā)主終端100與嵌入式處理器500、數(shù)據(jù)引擎部600、SATA/SAS/PCIe接口部700之間的數(shù)據(jù)。
[0007]并且，嵌入式處理器500作為設在現(xiàn)場可編程門陣列或ASIC芯片內(nèi)部的微處理器，控制數(shù)據(jù)引擎部600、SATA/SAS/PCIe接口部700等，執(zhí)行控制作用，以便能夠利用控制數(shù)據(jù)引擎部600、SATA/SAS/PCIe接口部700等測試存儲器10。
[0008]并且，數(shù)據(jù)引擎部600實時生成模式數(shù)據(jù)、指令數(shù)據(jù)等，從存儲器10實時讀取數(shù)據(jù)，并與數(shù)據(jù)引擎中生成的模式數(shù)據(jù)進行比較，存儲至故障內(nèi)存(fail memory)中。
[0009]并且，SATA/SAS/PCIe接口部700利用對應于存儲器10的接口的所需接口，能夠向存儲器10記錄和讀取數(shù)據(jù)。
[0010]另一方面，關于測試存儲器的裝置，除韓國公開專利10-2010-0114697號(以下稱為“在先文獻”)以外，被申請和公開有多個。
[0011]所述在先文獻，包括:存儲器接口部，其維持與存儲器的連接；用戶接口部，其從用戶接收所述存儲器測試的測試條件；測試模式生成部，其生成對應于從所述用戶接收的所述測試條件的用于所述存儲器測試的測試模式(test pattern);測試控制部，其通過所述測試模式控制所述存儲器的測試。
[0012]所述的包括在先文獻的上述現(xiàn)有技術(shù)，存在如下問題:為了控制多個SATA/SAS/PCIe接口部，利用一個嵌入式處理器，因此嵌入式處理器在控制多個SATA/SAS/PCIe接口部時，負荷過大，處理時間長。
[0013]對于向多個SATA/SAS/PCIe接口部同時傳達相同的控制指令，確認各SATA/SAS/PCIe接口部的狀態(tài)，沒有太大問題。
[0014]但是，在不同的時點向多個SATA/SAS/PCIe接口部傳達不同的控制指令并確認狀態(tài)時，若利用一個嵌入式處理器，則會延長測試時間。
[0015]因此，為了解決這樣的問題，可以通過設計序列控制部來實現(xiàn)，所述序列控制部在分別向多個SATA/SAS/PCIe接口部傳達不同的控制指令時，利用多個嵌入式處理器或者利用一個嵌入式處理器并利用用戶邏輯，來控制多個SATA/SAS/PCIe接口部。
[0016]此時，利用多個嵌入式處理器來控制多個SATA/SAS/PCIe接口部的方式，由于嵌入式處理器的門數(shù)大，需要附加外圍設備，因此邏輯大小增加，具有實際難以實現(xiàn)的問題。
[0017]因此，本發(fā)明利用一個嵌入式處理器，實現(xiàn)多個序列控制模塊，來控制多個SATA/SAS/PCIe 接口部。


【發(fā)明內(nèi)容】

[0018](一)要解決的技術(shù)問題
[0019]本發(fā)明是鑒于如上所述的問題點而提出的，其目的在于，提供一種測試裝置，其在執(zhí)行多個存儲器測試的情況下，利用一個嵌入式處理器，實現(xiàn)多個序列控制模塊，來獨立控制多個SATA/SAS/PCIe接口，由此能夠縮短存儲器測試時間。
[0020]( 二 )技術(shù)方案
[0021]為了解決這樣的技術(shù)問題的本發(fā)明涉及一種能夠?qū)Χ鄠€存儲器進行獨立控制的測試裝置，包括:主終端，其接收用于測試存儲器的用戶控制信號；通信接口部，其進行連接，以便能夠收發(fā)主終端、嵌入式處理器、數(shù)據(jù)引擎部之間的數(shù)據(jù)；嵌入式處理器，其收發(fā)用于測試數(shù)據(jù)引擎部及序列控制部與存儲器的各種數(shù)據(jù)；數(shù)據(jù)引擎部，其實時生成用于寫入存儲器的模式數(shù)據(jù)和用于控制SATA/SAS/PCIe接口部的指令數(shù)據(jù)，從存儲器讀取寫入的結(jié)果模式數(shù)據(jù)，與生成的模式數(shù)據(jù)進行比較；序列控制部，其根據(jù)從所述嵌入式處理器接收的指令數(shù)據(jù)，獨立控制多個SATA/SAS/PCIe接口部；SATA/SAS/PCIe接口部，其形成有多個，根據(jù)由所述嵌入式處理器生成的接口選擇信號，由SATA、SAS、PCIe接口中的任意一個與存儲器連接，根據(jù)基于嵌入式處理器的序列控制部的控制，來控制多個存儲器，以便能夠測試所連接的各存儲器。
[0022]并且，所述能夠?qū)Χ鄠€存儲器進行獨立控制的測試裝置的特征為，所述嵌入式處理器通過所述數(shù)據(jù)引擎部進行控制，以生成對應于用戶的測試條件的測試模式，通過所述序列控制部進行控制，以生成對于存儲器的數(shù)據(jù)寫入指令，通過所述SATA/SAS/PCIe接口部進行控制，根據(jù)欲測試的存儲器的接口類型來選擇接口，以測試模式為基礎，對存儲器進行測試，并接收其結(jié)果。
[0023]并且，所述能夠?qū)Χ鄠€存儲器進行獨立控制的測試裝置的特征為，所述數(shù)據(jù)引擎部包括:模式數(shù)據(jù)生成模塊，其根據(jù)從所述嵌入式處理器接收的指令，生成寫入存儲器的模式數(shù)據(jù)，向嵌入式處理器、序列控制部以及SATA/SAS/PCIe接口部傳輸，并接收寫入存儲器的模式結(jié)果數(shù)據(jù)；指令生成模塊，其根據(jù)從所述嵌入式處理器接收的指令，生成用于控制SATA/SAS/PCIe接口部800的指令數(shù)據(jù)，向嵌入式處理器、序列控制部以及SATA/SAS/PCIe接口部傳輸；數(shù)據(jù)比較模塊，其從所述SATA/SAS/PCIe接口部接收寫入存儲器的模式結(jié)果數(shù)據(jù)，按各信道比較通過所述模式數(shù)據(jù)生成模塊生成的模式數(shù)據(jù)，判定正常或故障后，存儲其結(jié)果，將存儲的信息通過通信接口部和網(wǎng)絡傳輸至主終端。
[0024]并且，所述能夠?qū)Χ鄠€存儲器進行獨立控制的測試裝置的特征為，所述模式數(shù)據(jù)生成模塊從所述主終端接收模式數(shù)據(jù)，從所述嵌入式處理器接收模式數(shù)據(jù)選擇信號。
[0025]并且，所述能夠?qū)Χ鄠€存儲器進行獨立控制的測試裝置的特征為，所述序列控制部包括:嵌入式處理器接口模塊，其將從所述嵌入式處理器接收的指令傳輸至序列控制模塊；多個序列控制模塊，其分別與多個SATA/SAS/PCIe接口部連接，在通過所述嵌入式處理器接口模塊接收指令的情況下，分別向多個SATA/SAS/PCIe接口部傳輸指令。
[0026]并且，所述能夠?qū)Χ鄠€存儲器進行獨立控制的測試裝置的特征為，所述嵌入式處理器接口模塊根據(jù)接收的指令，生成對于各序列控制模塊的地址和對于存儲器的數(shù)據(jù)寫入控制信號，根據(jù)對應地址，向指定的序列控制模塊傳輸指令。
[0027]并且，所述能夠?qū)Χ鄠€存儲器進行獨立控制的測試裝置的特征為，所述序列控制模塊為了運行所述SATA/SAS/PCIe接口部，生成指令清單和指令表，以便能夠向存儲器寫入和讀取接收數(shù)據(jù)，設置所需的寄存器(register)后，確認是否向存儲器傳輸指定大小的數(shù)據(jù)。
[0028]并且，所述能夠?qū)Χ鄠€存儲器進行獨立控制的測試裝置的特征為，所述SATA/SAS/PCIe 接口部包括:高級主控接口(Advanced Host Controller Interface:AHCI)模塊，其從所述序列控制部接收用于能夠向存儲器寫入和讀取數(shù)據(jù)的指令數(shù)據(jù)；直接內(nèi)存存取(Direct Memory Access:DMA)模塊,其從所述序列控制部接收用于寫入存儲器的模式數(shù)據(jù)，接收寫入存儲器的模式結(jié)果數(shù)據(jù)，傳輸至序列控制部；SATA接口模塊，其支持所述高級主控接口模塊及直接內(nèi)存存取模塊與存儲器之間的SATA(Serial-ATA)接口 ；SAS接口模塊，其支持所述高級主控接口模塊及直接內(nèi)存存取模塊與存儲器之間的SAS (SerialAttached SCSI)接口 ；PCIe接口模塊，其支持所述高級主控接口模塊及直接內(nèi)存存取模塊與存儲器之間的PCIe (PCI express)接口 ；復用器(MUX)，其根據(jù)由所述嵌入式處理器生成的接口選擇信號，選擇SATA接口模塊、SAS接口模塊以及PCIe接口模塊中的任意一個，連接存儲器和嵌入式存儲器，收發(fā)用于存儲器測試的數(shù)據(jù)。
[0029](三)有益效果
[0030]根據(jù)如上所述的本發(fā)明，利用具有控制SATA/SAS/PCIe接口部的作用的序列控制部，因此具有能夠減少整體的測試時間的效果。

【專利附圖】

【附圖說明】
[0031]圖1是表示現(xiàn)有測試裝置的結(jié)構(gòu)圖。
[0032]圖2是表示本發(fā)明的能夠?qū)Χ鄠€存儲器進行獨立控制的測試裝置的整體結(jié)構(gòu)圖。
[0033]圖3是表示本發(fā)明的數(shù)據(jù)引擎部的細部結(jié)構(gòu)圖。
[0034]圖4是表示本發(fā)明的序列控制部的細部結(jié)構(gòu)圖。
[0035]圖5是表示本發(fā)明的SATA/SAS/PCIe接口部的細部結(jié)構(gòu)圖。
[0036]附圖標記說明
[0037]100:主終端200:網(wǎng)絡
[0038]300:通信接口400:內(nèi)存
[0039]500:嵌入式處理器600:數(shù)據(jù)引擎部
[0040]700:序列控制部800:SATA/SAS/PCIe 接口部
[0041]610:模式數(shù)據(jù)生成模塊620:指令生成模塊
[0042]630:數(shù)據(jù)比較模塊710:嵌入式處理器接口部
[0043]720:序列控制模塊810:高級主控接口模塊
[0044]820:直接內(nèi)存存取模塊830:SATA接口模塊
[0045]840:SAS 接口模塊850 =PCIe 接口模塊
[0046]860:復用器

【具體實施方式】
[0047]本發(fā)明的具體特征和優(yōu)點，通過基于附圖的以下詳細說明，會更加明確。此前，需要注意在判斷有關本發(fā)明的公知技術(shù)和其結(jié)構(gòu)的具體說明，可能對本發(fā)明的主旨引起不必要的混淆的情況下，省略了其具體的說明。
[0048]以下，參照附圖，對本發(fā)明進行詳細的說明。
[0049]以下，參照圖2至圖5，對本發(fā)明的能夠?qū)Χ鄠€存儲器進行獨立控制的測試裝置進行說明。
[0050]圖2是表示本發(fā)明的能夠?qū)Χ鄠€存儲器進行獨立控制的測試裝置的整體結(jié)構(gòu)圖，如圖所示，由主終端100、網(wǎng)絡200、通信接口部300、內(nèi)存400、嵌入式處理器500、數(shù)據(jù)弓I擎部600、序列控制部700以及SATA/SAS/PCIe接口部800構(gòu)成。
[0051]主終端100接收用于測試存儲器10的用戶控制信號，網(wǎng)絡200進行主終端100與通信接口部300之間的數(shù)據(jù)連接，通信接口部300進行連接，以便能夠收發(fā)主終端100、嵌入式處理器500、數(shù)據(jù)引擎部600之間的數(shù)據(jù)，內(nèi)存400內(nèi)置有用于測試的程序。
[0052]嵌入式處理器500收發(fā)用于測試數(shù)據(jù)引擎部600及序列控制部700與存儲器10的各種數(shù)據(jù)。
[0053]具體地，嵌入式處理器500通過數(shù)據(jù)引擎部600進行控制，以生成對應于用戶的測試條件的測試模式，通過序列控制部700進行控制，以生成對于存儲器10的數(shù)據(jù)寫入指令，通過SATA/SAS/PCIe接口部800進行控制，根據(jù)欲測試的存儲器10的接口類型來選擇接口，以測試模式為基礎，對存儲器10進行測試，并接收其結(jié)果
[0054]數(shù)據(jù)引擎部600執(zhí)行實時生成用于寫入存儲器10的模式數(shù)據(jù)和用于控制SATA/SAS/PCIe接口部800的指令數(shù)據(jù)，從存儲器10讀取寫入的結(jié)果模式數(shù)據(jù)，與生成的模式數(shù)據(jù)進行比較的功能，如圖3所示，其包括模式數(shù)據(jù)生成模塊610、指令生成模塊620以及數(shù)據(jù)比較模塊630。
[0055]具體地，模式數(shù)據(jù)生成模塊610根據(jù)從嵌入式處理器500接收的指令，生成寫入存儲器10的模式數(shù)據(jù)，向嵌入式處理器500、序列控制部700以及SATA/SAS/PCIe接口部800傳輸，并接收寫入存儲器10的模式結(jié)果數(shù)據(jù)。此時，可以由主終端100輸入模式數(shù)據(jù)，可以由所述嵌入式處理器500輸入模式數(shù)據(jù)選擇信號。
[0056]指令生成模塊620根據(jù)從嵌入式處理器500接收的指令，生成用于控制SATA/SAS/PCIe接口部800的指令數(shù)據(jù)，向嵌入式處理器500、序列控制部700以及SATA/SAS/PCIe接口部800傳輸。
[0057]數(shù)據(jù)比較模塊630從所述SATA/SAS/PCIe接口部800接收寫入存儲器10的模式結(jié)果數(shù)據(jù)，按各信道比較通過所述模式數(shù)據(jù)生成模塊610生成的模式數(shù)據(jù)，判定正?；蚬收虾螅鎯ζ浣Y(jié)果，將存儲的信息通過通信接口部300和網(wǎng)絡200傳輸至主終端100。
[0058]序列控制部700執(zhí)行根據(jù)從所述嵌入式處理器500接收的指令數(shù)據(jù)，獨立控制多個SATA/SAS/PCIe接口部800的功能，如圖4所示，其包括嵌入式處理器接口模塊710和多個序列控制模塊720。
[0059]具體地，嵌入式處理器接口模塊710將從嵌入式處理器500接收的指令傳輸至序列控制模塊720。
[0060]此時，嵌入式處理器接口模塊710根據(jù)接收的指令，生成對于各序列控制模塊720的地址和對于存儲器10的數(shù)據(jù)寫入控制信號，根據(jù)該地址，向指定的序列控制模塊720傳輸指令。
[0061]多個序列控制模塊720分別與多個SATA/SAS/PCIe接口部800連接，在通過所述嵌入式處理器接口模塊710接收指令的情況下，分別向多個SATA/SAS/PCIe接口部800傳輸指令。此時，為了運行SATA/SAS/PCIe接口部800，生成指令清單和指令表，以便能夠向存儲器10寫入和讀取接收數(shù)據(jù)，設置所需的寄存器后，確認是否向存儲器10傳輸指定大小的數(shù)據(jù)。
[0062]另一方面，對具有SATA接口的存儲器10進行控制的序列控制模塊720的控制流程進行說明。
[0063]對數(shù)據(jù)引擎部600的SATA接口的寄存器進行初始化，根據(jù)從嵌入式處理器500接收的指令生成指令清單和指令表等。并且，生成的指令通過高級主控接口模塊810寄存器傳輸至SATA/SAS/PCIe接口部800的SATA接口模塊830，準備運行SATA接口模塊830。
[0064]若設置(setting)高級主控接口模塊810寄存器后，設定指令發(fā)出(commandissue, Cl)寄存器，則SATA接口模塊830根據(jù)設定的指令運行。
[0065]此后，為了確認傳達至SATA接口模塊830的指令是否結(jié)束，確認是否讀取指令發(fā)出寄存器并傳輸。
[0066]若傳達至SATA接口模塊830的指令結(jié)束，則讀取RFIS (Read FIS)來確認指令是否順利傳達至存儲器10。
[0067]此時，若指令順利傳達，則不發(fā)生錯誤。若沒有發(fā)生錯誤，則確認是否已傳輸(或接收)指定量的數(shù)據(jù)，若已傳輸(或接收)所有數(shù)據(jù)，則序列控制模塊720結(jié)束處理器，從嵌入式處理器500等待下一個指令。在讀取RFIS時，若發(fā)生錯誤，則確認是否能夠恢復，重新嘗試。另一方面，如果是能夠恢復的錯誤的情況下，重新回到初始狀態(tài)執(zhí)行指令，如果是無法恢復的錯誤的情況下，結(jié)束處理器，向嵌入式處理器500傳輸錯誤信息。
[0068]如果，嵌入式處理器500執(zhí)行這樣的操作，在一個信道中生成指令，以使向存儲器10寫入數(shù)據(jù)，并設定寄存器，在監(jiān)控數(shù)據(jù)是否全部傳輸?shù)钠陂g，不能控制其他信道的SATA/SAS/PCIe接口部800，因此產(chǎn)生時間損失?？刂频拇鎯ζ?0越多，時間損失隨之增加。
[0069]SATA/SAS/PCIe接口部800形成有多個，根據(jù)由所述嵌入式處理器500生成的接口選擇信號，由SATA、SAS、PCIe接口中的任意一個與存儲器10連接，根據(jù)基于嵌入式處理器500的序列控制部700的控制，執(zhí)行控制多個存儲器10的功能，以便能夠測試所連接的各存儲器10，如圖5所示，其包括高級主控接口模塊810、直接內(nèi)存存取模塊820、SATA接口模塊830、SAS接口模塊840、PCIe接口模塊850以及復用器860。
[0070]具體地，高級主控接口模塊810從序列控制部700接收用于能夠向存儲器10寫入和讀取數(shù)據(jù)的指令數(shù)據(jù)。
[0071]直接內(nèi)存存取模塊820從序列控制部700接收用于寫入存儲器10的模式數(shù)據(jù)，接收寫入存儲器10的模式結(jié)果數(shù)據(jù)，并傳輸至序列控制部700。
[0072]SATA接口模塊830支持高級主控接口模塊810和直接內(nèi)存存取模塊820與存儲器10之間的SATA連接。
[0073]SAS接口模塊840支持高級主控接口模塊810和直接內(nèi)存存取模塊820與存儲器10之間的SAS連接。
[0074]PCIe接口模塊850支持高級主控接口模塊810和直接內(nèi)存存取模塊820與存儲器10之間的PCIe連接。
[0075]復用器860根據(jù)由嵌入式處理器500生成的接口選擇信號，選擇SATA接口模塊830、SAS接口模塊840以及PCIe接口模塊850中的任意一個，連接存儲器10和嵌入式存儲器500，收發(fā)用于存儲器10測試的數(shù)據(jù)。
[0076]以上，對用于例示本發(fā)明的技術(shù)思想的優(yōu)選實施例進行了說明和圖示，但本發(fā)明并不限于遵照如上圖示并說明的結(jié)構(gòu)和作用，所屬領域的技術(shù)人員應理解為在不脫離技術(shù)思想主旨范圍內(nèi)能夠?qū)Ρ景l(fā)明進行多種變更和修改。因此，這樣的所有適當?shù)淖兏靶薷暮偷韧?，也應視為屬于本發(fā)明的范圍。
【權(quán)利要求】
1.一種能夠?qū)Χ鄠€存儲器進行獨立控制的測試裝置，其特征在于，包括: 主終端(100),其接收用于測試存儲器(10)的用戶控制信號； 通信接口部(300),其進行連接，以便主終端(100)、嵌入式處理器(500)、數(shù)據(jù)引擎部(600)之間能夠收發(fā)數(shù)據(jù)； 嵌入式處理器(500),其收發(fā)用于測試數(shù)據(jù)引擎部￠00)、序列控制部(700)及存儲器(10)的各種數(shù)據(jù)； 數(shù)據(jù)引擎部(600),其實時生成用于寫入存儲器(10)的模式數(shù)據(jù)和用于控制“I'八/3八3/9(:16接口部(800)的指令數(shù)據(jù)，從存儲器(10)讀取寫入的結(jié)果模式數(shù)據(jù)，與生成的模式數(shù)據(jù)進行比較； 序列控制部(700),其根據(jù)從所述嵌入式處理器(500)接收的指令數(shù)據(jù)，獨立控制多個3八接口部(800)； 3八丁接口部(800),其形成有多個，根據(jù)由所述嵌入式處理器(500)生成的接口選擇信號，由接口中的任意一個與存儲器(10)連接，根據(jù)基于嵌入式處理器(500)的序列控制部(700)的控制，來控制多個存儲器(10)，以便能夠測試所連接的各存儲器(10)。
2.根據(jù)權(quán)利要求1所述的能夠?qū)Χ鄠€存儲器進行獨立控制的測試裝置，其特征在于，所述嵌入式處理器(500)通過所述數(shù)據(jù)引擎部(600)進行控制，以生成對應于用戶的測試條件的測試模式，通過所述序列控制部(700)進行控制，以生成對于存儲器(10)的數(shù)據(jù)寫入指令，通過所述接口部(800)進行控制，根據(jù)欲測試的存儲器(10)的接口類型來選擇接口，以測試模式為基礎，對存儲器(10)進行測試，并接收其結(jié)果。
3.根據(jù)權(quán)利要求1所述的能夠?qū)Χ鄠€存儲器進行獨立控制的測試裝置，其特征在于，所述數(shù)據(jù)引擎部(600)包括: 模式數(shù)據(jù)生成模塊￠10),其根據(jù)從所述嵌入式處理器(500)接收的指令，生成寫入存儲器(10)的模式數(shù)據(jù)，向嵌入式處理器(500),序列控制部(700)以及接口部(800)傳輸，并接收寫入存儲器(10)的模式結(jié)果數(shù)據(jù)； 指令生成模塊￠20),其根據(jù)從所述嵌入式處理器(500)接收的指令，生成用于控制3八丁接口部(800)的指令數(shù)據(jù)，向嵌入式處理器(500),序列控制部(700)以及3八丁接口部(800)傳輸； 數(shù)據(jù)比較模塊￠30)，其從所述接口部(800)接收寫入存儲器(10)的模式結(jié)果數(shù)據(jù)，按各信道比較通過所述模式數(shù)據(jù)生成模塊￠10)生成的模式數(shù)據(jù)，判定正常或故障后，存儲其結(jié)果，將存儲的信息通過通信接口部(300)和網(wǎng)絡(200)傳輸至主終端(100)。
4.根據(jù)權(quán)利要求3所述的能夠?qū)Χ鄠€存儲器進行獨立控制的測試裝置，其特征在于，所述模式數(shù)據(jù)生成模塊(610)從所述主終端(100)接收模式數(shù)據(jù)，從所述嵌入式處理器(500)接收模式數(shù)據(jù)選擇信號。
5.根據(jù)權(quán)利要求1所述的能夠?qū)Χ鄠€存儲器進行獨立控制的測試裝置，其特征在于，所述序列控制部(700)包括: 嵌入式處理器接口模塊(710),其將從所述嵌入式處理器(500)接收的指令傳輸至序列控制模塊(720)； 多個序列控制模塊(720),其分別與多個接口部(800)連接，在通過所述嵌入式處理器接口模塊(710)接收指令的情況下，分別向多個接口部(800)傳輸指令。
6.根據(jù)權(quán)利要求5所述的能夠?qū)Χ鄠€存儲器進行獨立控制的測試裝置，其特征在于，所述嵌入式處理器接口模塊(710)根據(jù)接收的指令，生成對于各序列控制模塊(720)的地址和對于存儲器(10)的數(shù)據(jù)寫入控制信號，根據(jù)對應地址，向指定的序列控制模塊(720)傳輸指令。
7.根據(jù)權(quán)利要求5所述的能夠?qū)Χ鄠€存儲器進行獨立控制的測試裝置，其特征在于，所述序列控制模塊(720)為了運行所述接口部(800)，生成指令清單和指令表，以便能夠向存儲器(10)寫入和讀取接收數(shù)據(jù)，設置所需的寄存器后，確認是否向存儲器(10)傳輸指定大小的數(shù)據(jù)。
8.根據(jù)權(quán)利要求1所述的能夠?qū)Χ鄠€存儲器進行獨立控制的測試裝置，其特征在于，所述接口部(800)包括: 高級主控接口模塊(810),其從所述序列控制部(700)接收用于能夠向存儲器(10)寫入和讀取數(shù)據(jù)的指令數(shù)據(jù)； 直接內(nèi)存存取模塊(820),其從所述序列控制部(700)接收用于寫入存儲器(10)的模式數(shù)據(jù)，接收寫入存儲器(10)的模式結(jié)果數(shù)據(jù)，并傳輸至序列控制部(700)； 3八丁八接口模塊(830)，其支持所述高級主控接口模塊(810)和直接內(nèi)存存取模塊(820)與存儲器(10)之間的“I八接口 ； 3八3接口模塊(840),其支持所述高級主控接口模塊(810)和直接內(nèi)存存取模塊(820)與存儲器(10)之間的“3接口；
接口模塊(850)，其支持所述高級主控接口模塊(810)和直接內(nèi)存存取模塊(820)與存儲器(10)之間的？016接口 ； 復用器(860),其根據(jù)由所述嵌入式處理器(500)生成的接口選擇信號，選擇“I八接口模塊(830)3^接口模塊(840)以及？016接口模塊(850)中的任意一個，連接存儲器(10)和嵌入式存儲器(500),收發(fā)用于存儲器(10)測試的數(shù)據(jù)。
【文檔編號】G11C29/56GK104425041SQ201410353049
【公開日】2015年3月18日 申請日期:2014年7月23日 優(yōu)先權(quán)日:2013年8月29日
【發(fā)明者】李義元 申請人:韓商聯(lián)測股份有限公司