電荷流元件、電荷留置電路和集成電路芯片的制作方法
【專利摘要】一種電荷流元件包括在絕緣支撐物上的第一電極、電介質(zhì)層和第二電極的堆疊，該電介質(zhì)層具有能夠通過隧道效應(yīng)讓電荷流動的至少一個部分，其中電極中的至少一個電極由未摻雜多晶硅制成。本實用新型還涉及包含所述電荷流元件的電荷留置電路和集成電路芯片。
【專利說明】電荷流元件、電荷留置電路和集成電路芯片
【技術(shù)領(lǐng)域】
[0001]本公開內(nèi)容總體涉及電子電路，并且具體地涉及實現(xiàn)可控地保持電荷以用于時間測量的電路的形成。它更具體地涉及電荷流元件的形成。
【背景技術(shù)】
[0002]在許多應(yīng)用中，希望具有代表在兩個事件之間流逝的時間的信息，它是準確或者近似測量。應(yīng)用示例涉及尤其對媒體的訪問權(quán)限的時間管理。
[0003]獲得這樣的代表流逝時間的信息常規(guī)地需要例如借助電池供電的電子電路的時間測量以免在不使用電路時丟失信息變化。
[0004]將希望具有即使在未向電子測量電路供電時仍然工作的時間測量。
[0005]例如已經(jīng)在第8，331，203號號美國專利中提供一種電子器件，其中通過測量具有電極的電容存儲元件的電荷來確定在兩個事件之間流逝的時間，該電極連接到電容電荷流元件的電極，該電容電荷流元件在它的電介質(zhì)空間中具有泄漏。在向器件供電時對存儲元件充電，并且在再次向器件供電時測量存儲元件在功率供應(yīng)中斷之后的殘留電荷。這一殘留電荷視為代表在器件的兩次功率供應(yīng)之間流逝的時間段。
[0006]電荷流元件在它的電介質(zhì)空間中包括更小厚度的區(qū)域，該區(qū)域能夠通過隧道效應(yīng)讓電荷泄漏。存儲元件放電速度依賴于流元件的泄漏區(qū)域的尺度。具體而言，存儲元件放電速度在泄漏元件的厚度減少時和/或在泄漏區(qū)域的表面(在俯視圖中)增加時增加。
[0007]缺點在于在實踐中泄漏區(qū)域的尺寸設(shè)定強依賴于考慮的技術(shù)制造過程。實際上，一般向包括其它部件、例如存儲器、邏輯塊等的芯片集成電荷留置電路。為了避免增加芯片制造成本，希望形成電荷留置電路而相對于其它部件的制造步驟無附加制造步驟。在某些新近技術(shù)過程中，可用于形成流元件的泄漏區(qū)域的電介質(zhì)層太薄而即使在泄漏區(qū)域的表面積減少至最小時仍然無法實現(xiàn)存儲元件的緩慢放電。作為結(jié)果，時間測量僅可以在很短時間期間在不存在功率供應(yīng)時工作、無法適應(yīng)多數(shù)應(yīng)用。
實用新型內(nèi)容
[0008]因此，一個實施例提供一種至少部分克服已知電荷流元件的缺點中的一些缺點的電荷流元件。
[0009]另一實施例提供一種可被控制用于時間測量的電荷留置電路。
[0010]因此，一個實施例提供一種電荷流元件,該電荷流元件包括在絕緣支撐物上的第一電極、電介質(zhì)層和第二電極的堆疊，該電介質(zhì)層具有能夠通過隧道效應(yīng)讓電荷流動的至少一個部分，其中電極中的至少一個電極由未摻雜多晶娃制成。
[0011]根據(jù)一個實施例，電極之一由重摻雜多晶娃制成。
[0012]根據(jù)一個實施例，兩個電極由未摻雜多晶硅制成。
[0013]根據(jù)一個實施例，電介質(zhì)層包括氧化物-氮化物-氧化物堆疊，上述部分由氧化硅制成。[0014]根據(jù)一個實施例，電荷流元件具有在兩個電極之間的范圍在1*10_15與10*10_15法拉之間的電容。
[0015]另一實施例提供一種用于時間測量的電荷留置電路，該電荷留置電路包括連接到上述類型的電荷流元件的電容電荷存儲元件。
[0016]根據(jù)一個實施例，電容電荷存儲元件具有范圍在10_12與100*10_12法拉之間的電容。
[0017]根據(jù)一個實施例，該電荷留置電路還包括連接到與存儲元件和流元件共同的浮置節(jié)點的電容初始化元件。
[0018]根據(jù)一個實施例，電容初始化元件具有范圍在10*10_15與100*10_15法拉之間的電容。
[0019]另一實施例提供一種在半導(dǎo)體襯底以內(nèi)和上面形成的集成電路芯片，該集成電路芯片包括非易失性存儲器單元、邏輯塊和上述類型的電荷留置電路，該邏輯塊包括MOS晶體管。
[0020]通過使用根據(jù)本實用新型的實施例，可以獲得克服已知電荷流元件的缺點中的一些缺點的有益效果。
【專利附圖】

【附圖說明】
[0021]將結(jié)合附圖在具體實施例的以下非限制描述中具體討論前述以及其它特征和優(yōu)點。
[0022]圖1是能夠可控地保持電荷用于時間測量的電路的示例的電路圖；
[0023]圖2是示出電荷流元件的示例的截面；
[0024]圖3A至圖3H是示出用于制造電荷流元件的一個實施例的方法的步驟的截面圖；
[0025]圖4是示出圖3H的電荷流元件的一個備選實施例的截面圖；并且
[0026]圖5是示出圖3H的電荷流元件的另一備選實施例的截面圖。
【具體實施方式】
[0027]為了清楚，已經(jīng)在不同附圖中用相同標號指明相同元件，并且另外如在集成電路的表示中常見，各種附圖未按比例。另外，僅已經(jīng)輸出并且將描述對理解實施例有用的那些元件。具體而言，尚未詳述描述的電路生成的時間測量的目的，描述的實施例與這樣的時間測量的通常應(yīng)用兼容。
[0028]圖1是能夠可控地保持電荷用于時間測量的電路10的示例的電路圖。電路10包括第一電容元件Cl和第二電容器元件C2，該第一電容元件具有連接到浮置節(jié)點F的第一電極11和連接到電壓施加端子13的第二電極12，該第二電容器元件具有連接到節(jié)點F的第一電極14和連接到電壓施加端子16的第二電極15。電路10還包括第三電容元件C3，該第三電容元件具有連接到節(jié)點F的第一電極17和連接到電壓施加端子19的第二電極18并且讓它的電介質(zhì)空間由于它的介電率和/或它的厚度而設(shè)計為具有隨著時間的不可忽略的泄漏。電容元件Cl具有比元件C3的電荷留置容量更大的電荷留置容量，并且電容元件C2具有比元件C3的電荷留置容量更大、但是比元件Cl的電荷留置容量更小的電荷留置容量。[0029]電容元件Cl (存儲元件)的功能是存儲電荷。電容元件C3(流元件)的功能是相對于它的電極11的直接接地連接相對緩慢地對存儲元件Cl放電。電容元件C2的功能是允許快速注入(或者去除)(例如比通過電容元件C2快至少一百倍)電容元件Cl中的電荷。
[0030]在電荷留置階段初始化步驟中，端子13和19在參考電壓(例如接地)，并且向端子16供應(yīng)高功率供應(yīng)電壓(相對于接地為正)Valim，這引起電容元件Cl的充電。作為變化，為了對元件Cl充電，端子19可以接地，并且端子16和13可以被設(shè)置成相對于接地分別為正和負的電壓。
[0031]在不再在終端16與13之間施加功率供應(yīng)電壓時，例如在不再向電路供電時，存儲元件Cl通過流元件C3以受控方式(相對緩慢)放電。應(yīng)當注意也可以在仍然向電路供電時提供受控放電階段。在放電階段期間，端子13、16和19可以保留為浮置或者甚至被設(shè)置成相同參考電壓，例如接地。
[0032]在讀取階段中，在放電階段之后，測量存儲元件Cl的殘留電荷(該測量需要向器件供電)。元件Cl的殘留電荷視為代表在初始化步驟結(jié)束與讀取步驟之間流逝的時間。
[0033]可以可能提供重置步驟以通過電容元件C2對存儲元件Cl完全放電。出于這一目的，端子19和16可以接地，并且端子13可以被設(shè)置成高功率供應(yīng)電壓(例如Valim)。作為變化，端子19可以接地，并且端子13和16可以被設(shè)置成相對于接地分別為正和負的電壓。
[0034]也可以提供存儲元件Cl的加速受控放電階段(通過流元件C3)例如用于測試時間測量電路。為了實現(xiàn)這一點，端子19可以接地或者被設(shè)置成相對于接地的負電壓，并且端子13和16可以被偏置成相對于接地的相同正電壓，例如范圍在接地電壓與電壓Valim之間的電壓。
[0035]應(yīng)當注意，也可以提供不包括電容元件C2的一個實施例，其中經(jīng)由電容元件C3對浮置節(jié)點F充電和放電。在這一情況下，充電和放電時間對稱。
[0036]在上文提到的第8，331，203號號美國專利中進一步具體描述關(guān)于圖1描述的類型的用于時間測量的電荷留置電路的實施例和操作的示例。本文尤其描述如下電路的示例，該電路能夠測量存儲元件Cl的殘留電荷并且據(jù)此推斷相對于在電荷留置階段的初始化步驟結(jié)束與讀取步驟之間流逝的時間的信息。
[0037]這里更具體考慮受控電荷流電容元件C3的形成。
[0038]圖2是示出用于時間測量的電容電荷流元件C3的示例的截面圖。在這一示例中，在包括非易失性存儲器和基于MOS晶體管的邏輯塊二者(在幅圖中未示出)的技術(shù)半導(dǎo)體芯片制造工藝中形成元件C3。芯片由例如由硅制成的半導(dǎo)體襯底21形成。在例如由氧化硅制成的絕緣層23上至少部分形成非易失性存儲器。層23例如包括根據(jù)當前稱為STI的絕緣區(qū)域形成技術(shù)在襯底的上部分中形成的絕緣阱，該STI代表淺溝槽隔離。然而，可以使用適配厚度的絕緣層23的任何其它實施例。每個存儲器單元包括從層23的上表面按以下順序堆疊的在第一摻雜多晶硅級Pl中形成的下電極、與第一 ONO電介質(zhì)級對應(yīng)的氧化物-氮化物-氧化物電介質(zhì)堆疊(例如氧化硅-氮化硅-氧化硅)和在第二摻雜多晶硅級P2中形成的上電極。MOS晶體管包括在恰當摻雜的襯底區(qū)域上方按以下順序堆疊的在具有比ONO級更小的厚度的第二電介質(zhì)級GIl中形成的氧化硅層(柵極絕緣體)和在級P2中形成的摻雜多晶硅柵極。級Pl和P2的摻雜造成增加多晶硅的電導(dǎo)率以使它與在非易失性存儲器和MOS晶體管中的電極或者柵極使用兼容。作為示例，先以未摻雜形式沉積級Pl和P2的多晶硅,此后立即在沉積之后提供例如N型(N+)摻雜物元素的注入步驟。級Pl和P2在注入之后的摻雜物元素濃度例如范圍在5xl018與5x102°個原子/厘米3之間。
[0039]希望形成電荷流元件C3而相對于存儲器單元和MOS晶體管制造步驟無附加步驟，也就是通過僅使用上文提到的級。
[0040]出于這一目的，電荷流元件C3包括在襯底21的上部分中形成的由氧化硅(STI)制成的絕緣阱23和在級Pl中的阱23的表面形成的下?lián)诫s多晶硅電極18(礦)。用ONO級中形成的電介質(zhì)層25涂覆電極18。通過蝕刻去除層25的部分，該部分定義流元件C3的泄漏區(qū)域，該蝕刻在電極18的多晶硅Pl上停止，在層25的去除部分曾經(jīng)處于的電極18中形成級GOl中形成的電介質(zhì)層29。電荷流元件C4還包括涂覆電介質(zhì)層25和29的在級P2中形成的摻雜上多晶硅電極17 (N+)。
[0041]定義元件C3的泄漏區(qū)域的層29應(yīng)當按照它的厚度和/或它的電介質(zhì)介電率能夠通過隧道效應(yīng)讓電荷在電極17與18之間流動。電荷流速必須不可忽略，但是充分緩慢以允許存儲元件Cl (圖1)的緩慢放電，并且因此允許在例如若干小時或者天的大量時間內(nèi)在無任何功率供應(yīng)時的時間測量。
[0042]在某些新近技術(shù)工藝中，氧化物GOl的厚度在2nm級，即使將泄漏區(qū)域29的表面積(在俯視圖中)減少至最小，該厚度仍然不足以允許存儲元件Cl的緩慢放電。作為示例，對于2nm的氧化物GOl厚度而言，存儲元件Cl的放電時間在一秒級，而它對于3nm的氧化物GOl厚度而言為若干小時。
[0043]為了克服這一缺點，提供形成電荷流元件，其中兩個電極中的至少一個電極由未摻雜多晶硅制成。不存在摻雜造成使多晶硅更有阻性并且修改空間充電面積，并且相應(yīng)地減少在兩個電極之間的電荷流速。
[0044]圖3A至圖3H是示出如下方法的步驟的截面圖，該方法用于制造包括未摻雜的多晶硅電極的電荷流元件的一個實施例。
[0045]圖3A圖示形成在襯底21的上部分中形成的、由氧化硅(STI)制成的阱23以及在多晶硅級Pl和涂層阱23中形成的下電極18’的形成。應(yīng)當注意，層23未必是STI型阱，但是可以通過任何其它適配的絕緣層形成方法來形成。在關(guān)于圖1描述的類型的時間測量電路中使用電荷流元件的情況下，在襯底與電極18’之間的電介質(zhì)厚度(或者等效厚度)優(yōu)選地至少等于電容元件C2的電介質(zhì)厚度。
[0046]圖3B圖示以增加級Pl在芯片的如下區(qū)域中的傳導(dǎo)率為目標向多晶硅級Pl中注入摻雜物元素的步驟，針對這些區(qū)域，這一級用來形成非易失性存儲器的或者晶體管的電極或者柵極。根據(jù)一個方面，在這一步驟期間提供例如借助樹脂掩模31掩蔽電荷流元件的下電極18’以免摻雜電極18。掩模31是在現(xiàn)有方法中已經(jīng)提供的用于在注入多晶硅級Pl期間保護芯片的某些區(qū)域的掩模。因此不必提供專用于掩蔽電極18’的掩模。簡單地提供在級Pl的注入步驟期間在電極18’前面未打開現(xiàn)有掩模。
[0047]圖3C圖示在去除掩模31之后在電極18’的表面沉積在ONO級中形成的電介質(zhì)層25的步驟。在電介質(zhì)層25的表面形成樹脂掩模33，從而界定與流元件的泄漏區(qū)域重合的窗P。[0048]圖3D圖示如下步驟，在該步驟期間，通過蝕刻去除電介質(zhì)層25的未掩蔽區(qū)域，該蝕刻在電極18’的多晶硅Pl上停止。然后去除樹脂掩模33。
[0049]圖3E圖示形成在先前步驟去除的層25曾經(jīng)處于的級GOl中形成的電介質(zhì)層29的步驟。作為示例，可以例如根據(jù)當前稱為RTP的迅速熱處理通過氧化物生長形成級G01。
[0050]圖3F圖示在多晶硅級P2中形成電荷流元件的上電極17。
[0051]圖3G圖示通過注入例如N型(N+)摻雜物元素來摻雜上電極17的步驟。
[0052]圖3H是在關(guān)于圖3A至圖3G描述的方法結(jié)束時獲得的電荷流元件C3，，也就是如下電荷流元件的截面圖，該電荷流元件包括在絕緣支撐物23上的下未摻雜多晶娃電極18’、電介質(zhì)層25、29和上摻雜多晶硅電極17 (N+)的堆疊，這些電介質(zhì)層包括能夠通過隧道效應(yīng)讓電荷流動的部分29。
[0053]作為示例，本發(fā)明人進行的試驗已經(jīng)表明，通過使用具有2nm量級厚度的薄氧化物G01，圖3的電荷流元件C3’的電阻率在5xl014歐姆每平方的量級，這與圖2的流元件C3的每方塊IO12歐姆比較。
[0054]當在關(guān)于圖1描述的類型的時間測量電路中使用電荷流元件C3’時，這造成允許存儲元件Cl的緩慢放電而不修改泄漏區(qū)域29的厚度。作為示例，對于2nm的氧化物厚度GOl而言，存儲元件Cl的放電時間隨圖2的元件C3為一秒的量級，而它隨圖3H的元件C3’為若干天(對于相同泄漏區(qū)域表面積)。
[0055]圖4是示出圖3H的電荷流元件C3’的另一備選實施例的截面圖。在圖4的電荷流元件C3”中，下電極18由摻雜多晶硅(N+)制成，并且上電極17’由未摻雜多晶硅制成。用來在級P2的注入期間掩蔽電極17’的掩模(未示出)是在現(xiàn)有方法中已經(jīng)提供的用來在注入多晶硅級P2期間或者在摻雜MOS晶體管源極-漏極區(qū)域期間保護芯片的某些區(qū)域的掩模。因此不必提供專用于掩模電極17’的掩模。簡單地提供在級P2的注入步驟期間在電極17”前面打開現(xiàn)有掩模。
`[0056]圖5是示出圖3H的電荷流元件C3’的另一備選實施例的截面圖。在圖5的電荷流元件C3”’中，下電極18’和上電極17’均由未摻雜多晶硅制成。
[0057]關(guān)于圖3A至3H、4和5描述的實施例的優(yōu)點在于它們相對于如下步驟無需附加步驟，這些步驟制造包括非易失性存儲器和基于MOS晶體管的邏輯塊的集成電路芯片。在關(guān)于圖1描述的類型的時間測量電路的一個實施例中，存儲元件Cl的電介質(zhì)的厚度范圍在15與20nm之間，電容初始化元件C2的電介質(zhì)的厚度范圍在7與IOnm之間，電介質(zhì)級GOl的厚度在2nm級，并且泄漏區(qū)域29在俯視圖中的表面是從0.3至0.4 μ m x0.4至0.5 μ m、例如0.38 μ m x0.46 μ m的方形或者矩形表面。
[0058]為了電路的恰當操作，節(jié)點F優(yōu)選地浮置，也就是從任何電壓施加端子被電介質(zhì)空間分離，并且未直接連接到芯片半導(dǎo)體襯底的非絕緣區(qū)域(在該情況下，襯底中的泄漏可以超過通過流元件的泄漏)。
[0059]作為實施例的示例，存儲元件Cl的電容范圍在10-12與100*10-12法拉(從I至100皮法拉)之間，例如在20*10-12法拉的量級，初始化元件C2的電容范圍在100*10-15與10-12法拉(從100至1，000毫微微法拉)之間，例如在500*10_15法拉的量級，并且每個電荷流元件C3’、C3”或者C3”’的電容相對于電容Cl和C2可忽略，例如范圍在1*10_15與10*10_15法拉(從I至10毫微微法拉)之間，例如在2*10_15法拉的量級。[0060]在任何情況下，由于使用的電介質(zhì)厚度，電容元件Cl和C2具有相對于流元件C3’的可忽略寄生泄漏(通過它們的電介質(zhì)空間)。作為示例，通過使用電介質(zhì)作為氧化物來形成元件C2的電容，該氧化物通常用來形成能夠保持信息持續(xù)至少20年的非易失性存儲器點，而通過元件C3’的電荷流時間可以在若干天的量級。鑒于又一原因，由于元件Cl的電介質(zhì)的厚度大于元件C2的電介質(zhì)厚度,所以通過元件Cl的寄生泄漏相對于通過流元件的泄漏可忽略。
[0061]已經(jīng)描述本實用新型的具體實施例。本領(lǐng)域技術(shù)人員將想到各種變更、修改和改進。具體而言，在除了關(guān)于圖1描述的電路之外的能夠保持電荷用于時間測量的任何電路中使用提供的類型的電荷流元件將在本領(lǐng)域技術(shù)人員的能力內(nèi)。
[0062]此外，為了進一步增加電荷流速，形成如下電荷流元件將在本領(lǐng)域的能力內(nèi)，該電荷流元件包括多個串聯(lián)連接的關(guān)于圖3至圖5描述的類型的電荷流元件。
[0063]另外，本實用新型不限于將關(guān)于圖3至圖5描述的類型的電荷流元件用于時間測量。在需要占用小表面積的強值電阻的任何其它應(yīng)用中使用上述類型的電荷流元件將在本領(lǐng)域技術(shù)人員的能力內(nèi)。
[0064]這樣的變更、修改和改進旨在于作為本公開內(nèi)容的部分并且旨在于在本實用新型的精神實質(zhì)和范圍內(nèi)。因而，前文描述僅通過示例而未旨在于限制。僅如在所附權(quán)利要求及其等效含義中限定的那樣限制本實用新型。
【權(quán)利要求】
1.一種電荷流兀件,其特征在于,包括在絕緣支撐物上的第一電極、電介質(zhì)層和第二電極的堆疊，所述電介質(zhì)層具有能夠通過隧道效應(yīng)讓電荷流動的至少一個部分，其中所述電極中的至少一個電極由未摻雜多晶硅制成。
2.根據(jù)權(quán)利要求1所述的元件，其特征在于，所述電極之一由重摻雜多晶硅制成。
3.根據(jù)權(quán)利要求1所述的元件，其特征在于，兩個電極由未摻雜多晶硅制成。
4.根據(jù)權(quán)利要求1所述的元件，其特征在于，所述電介質(zhì)層包括氧化物-氮化物-氧化物堆疊，所述至少一個部分由氧化硅制成。
5.根據(jù)權(quán)利要求1所述的元件，其特征在于，具有在所述兩個電極之間的、范圍在1*10-15與10*10-15法拉之間的電容。
6.一種電荷留置電路，其特征在于，所述電荷留置電路用于時間測量并且包括連接到根據(jù)權(quán)利要求1所述的電荷流元件的電容電荷存儲元件。
7.根據(jù)權(quán)利要求6所述的電路，其特征在于，所述電容電荷存儲元件具有范圍在10_12與100*10-12法拉之間的電容。
8.根據(jù)權(quán)利要求6所述的電路，其特征在于，還包括連接到與所述存儲元件和所述流元件共同的浮置節(jié)點的電容初始化元件。
9.根據(jù)權(quán)利要求8所述的電路，其特征在于，所述電容初始化元件具有范圍在10*10_15與100*10-15法拉之間的電容。
10.一種集成電路芯片，其特征在于，所述集成電路芯片在半導(dǎo)體襯底以內(nèi)和上面形成并且包括非易失性存儲器單`元、邏輯塊和根據(jù)權(quán)利要求6所述的電路，所述邏輯塊包括MOS晶體管。
【文檔編號】G11C16/06GK203444766SQ201320428471
【公開日】2014年2月19日 申請日期:2013年7月16日 優(yōu)先權(quán)日:2012年7月30日
【發(fā)明者】F·瑪里內(nèi)特, P·福爾納拉 申請人:意法半導(dǎo)體(魯塞)公司