順序串接式多芯片的內(nèi)存結(jié)構(gòu)的制作方法
【專(zhuān)利摘要】一種順序串接式多芯片的內(nèi)存結(jié)構(gòu)，用以進(jìn)行1600MHz以上及1600MHz以下的數(shù)據(jù)傳輸，其包含有基板；數(shù)個(gè)以數(shù)組方式設(shè)置于基板至少一面上的內(nèi)存晶粒，各內(nèi)存晶粒分別具有控制地址單元；以順序串接內(nèi)存晶粒方式連接各控制地址單元的布局線路；設(shè)于布局線路一端的處理單元；以及設(shè)于布局線路一端的反射訊號(hào)吸收單元。藉此，可利用該順序串接內(nèi)存晶粒的布局線路，大幅縮短各內(nèi)存晶粒與布局線路間的距離，并同時(shí)使各控制地址單元間的布局線路縮短，而達(dá)到有效縮短線路布局以及簡(jiǎn)化線路設(shè)計(jì)的功效。
【專(zhuān)利說(shuō)明】順序串接式多芯片的內(nèi)存結(jié)構(gòu)

【技術(shù)領(lǐng)域】
[0001]本發(fā)明是有關(guān)于一種順序串接式多芯片的內(nèi)存結(jié)構(gòu)，尤指一種可利用該順序串接內(nèi)存晶粒的布局線路，大幅縮短各內(nèi)存晶粒與布局線路間的距離，并同時(shí)使各控制地址單元間的布局線路縮短，而達(dá)到有效縮短線路布局以及簡(jiǎn)化線路設(shè)計(jì)的功效的內(nèi)存結(jié)構(gòu)。

【背景技術(shù)】
[0002]一般現(xiàn)有的內(nèi)存結(jié)構(gòu)，是于一基板上設(shè)有數(shù)個(gè)記憶晶粒，待各記憶晶粒設(shè)置之后，依所需以打線的方式將各記憶晶粒的腳位相互連接，藉以達(dá)到記憶晶粒的封裝。
[0003]但是，由于現(xiàn)有的記憶晶粒是以圍繞的方式設(shè)于基板上，且打線時(shí)是直接將各記憶晶粒接腳的腳位相互連接，并不具有相關(guān)的線路布局設(shè)計(jì)，雖然直接打線的方式在制作上較具有彈性，但對(duì)于不同線路的記憶芯片顆粒而言，則會(huì)造成各線路間的走線較為復(fù)雜，而無(wú)法加以簡(jiǎn)化，使得記憶晶粒與布局線路間的線路距離增加，如此不但導(dǎo)致制作上的復(fù)雜度增加，亦使其無(wú)法于更高頻(1600MHz以上)下運(yùn)作。
[0004]有鑒于此，本案的發(fā)明人特針對(duì)前述問(wèn)題深入探討，并藉由多年從事相關(guān)產(chǎn)業(yè)的研發(fā)與制造經(jīng)驗(yàn)，積極尋求解決之道，經(jīng)過(guò)長(zhǎng)期努力的研究與發(fā)展，終于成功地開(kāi)發(fā)出本發(fā)明「順序串接式多芯片的內(nèi)存結(jié)構(gòu)」，藉以改善現(xiàn)有技術(shù)中存在的種種問(wèn)題。


【發(fā)明內(nèi)容】

[0005]本發(fā)明所要解決的技術(shù)問(wèn)題是:針對(duì)上述現(xiàn)有技術(shù)的不足，提供一種順序串接式多芯片的內(nèi)存結(jié)構(gòu)，可利用該順序串接內(nèi)存晶粒的布局線路，大幅縮短各內(nèi)存晶粒與布局線路間的距離，并同時(shí)使各控制地址單元間的布局線路縮短，而達(dá)到有效縮短線路布局以及簡(jiǎn)化線路設(shè)計(jì)的功效。
[0006]為了解決上述技術(shù)問(wèn)題，本發(fā)明所采用的技術(shù)方案是:一種順序串接式多芯片的內(nèi)存結(jié)構(gòu)，用以進(jìn)行1600MHz以上及1600MHz以下的數(shù)據(jù)傳輸，其特點(diǎn)是，其包括有基板、數(shù)個(gè)內(nèi)存晶粒、布局線路、處理單元及反射訊號(hào)吸收單元，該內(nèi)存晶粒以數(shù)組方式設(shè)置于基板的至少一面上，而各內(nèi)存晶粒分別具有控制地址單兀；該布局線路以順序串接內(nèi)存晶粒的方式連接各內(nèi)存晶粒的控制地址單元；該處理單元設(shè)于布局線路的一端；該反射訊號(hào)吸收單元設(shè)于布局線路的另一端。
[0007]于本發(fā)明上述的實(shí)施例中，所述各內(nèi)存晶粒的控制地址單元為接點(diǎn)。
[0008]于本發(fā)明上述的實(shí)施例中，所述布局線路為總線。
[0009]于本發(fā)明上述的實(shí)施例中，所述基板設(shè)有數(shù)個(gè)穿孔，且各內(nèi)存晶粒設(shè)于基板的一面上，并使其控制地址單元與穿孔對(duì)應(yīng)，而該布局線路以Ω字形的排列形狀設(shè)于基板的另一面，該控制地址單元以導(dǎo)線透過(guò)各穿孔與布局線路連接。
[0010]于本發(fā)明上述的實(shí)施例中，所述內(nèi)存晶粒中的至少一個(gè)內(nèi)存晶粒的控制地址單元以線路外接有另一內(nèi)存晶粒。
[0011]于本發(fā)明上述的實(shí)施例中，所述各內(nèi)存晶粒與該布局線路位于基板的同一面上。
[0012]于本發(fā)明上述的實(shí)施例中，所述布局線路以Ω字形的排列形狀直接成型于基板的一面上，而各內(nèi)存晶粒直接以控制地址單元與布局線路對(duì)應(yīng)結(jié)合。
[0013]于本發(fā)明上述的實(shí)施例中，所述各相鄰的內(nèi)存晶粒的控制地址單元分別相互對(duì)應(yīng)。
[0014]于本發(fā)明上述的實(shí)施例中，所述反射訊號(hào)吸收單元為電阻。
[0015]于本發(fā)明上述的實(shí)施例中，所述布局線路為交叉形狀的順序串接。
[0016]于本發(fā)明上述的實(shí)施例中，所述布局線路為倒Z字形狀的順序串接。
[0017]如此，可利用該順序串接的布局線路，大幅縮短各內(nèi)存晶粒與布局線路間的距離，并同時(shí)使各控制地址單元間的布局線路縮短，而達(dá)到有效縮短線路布局以及簡(jiǎn)化線路設(shè)計(jì)的功效。

【專(zhuān)利附圖】

【附圖說(shuō)明】
[0018]圖1是本發(fā)明第一實(shí)施例的外觀示意圖。
[0019]圖2是本發(fā)明第一實(shí)施例的剖面示意圖。
[0020]圖3是本發(fā)明第一實(shí)施例的另一使用狀態(tài)示意圖。
[0021]圖4是本發(fā)明第二實(shí)施例的外觀示意圖。
[0022]圖5是本發(fā)明第二實(shí)施例的剖面示意圖。
[0023]圖6是本發(fā)明第三實(shí)施例的分解示意圖。
[0024]圖7是本發(fā)明第三實(shí)施例的外觀示意圖。
[0025]圖8是本發(fā)明第四實(shí)施例的外觀示意圖。
[0026]圖9是本發(fā)明第五實(shí)施例的外觀示意圖。
[0027]標(biāo)號(hào)說(shuō)明
基板l、la、lb、lc穿孔11
內(nèi)存晶粒 2、2a、2b、2c、2d 控制地址單元21、21a、21b、21d 導(dǎo)線22線路23
布局線路3、3a、3b、3c、3d 處理單元4 反射訊號(hào)吸收單元5。

【具體實(shí)施方式】
[0028]請(qǐng)參閱圖1、圖2及圖3所示，分別為本發(fā)明第一實(shí)施例的外觀示意圖、本發(fā)明第一實(shí)施例的剖面示意圖及本發(fā)明第一實(shí)施例的另一使用狀態(tài)示意圖。如圖所示:本發(fā)明為一種順序串接式多芯片的內(nèi)存結(jié)構(gòu)，是用以進(jìn)行1600MHz以上及1600MHz以下的數(shù)據(jù)傳輸，其至少包含有基板1、數(shù)個(gè)內(nèi)存晶粒2、布局線路3、處理單元4以及反射訊號(hào)吸收單元5所構(gòu)成。
[0029]上述所提的基板1上設(shè)有數(shù)個(gè)穿孔11。
[0030]各內(nèi)存晶粒2以數(shù)組方式設(shè)置于基板1的一面上，而各內(nèi)存晶粒2分別具有與穿孔11對(duì)應(yīng)的控制地址單元21，而各控制地址單元21可為接點(diǎn)。
[0031]該布局線路3是以順序串接內(nèi)存晶粒有如Ω字形的排列形狀設(shè)于基板1的另一面，使各內(nèi)存晶粒2的控制地址單元21以導(dǎo)線22透過(guò)各穿孔與布局線路3連接，而該布局線路可為總線。
[0032]該處理單元4設(shè)于布局線路3的一端，且該處理單元4作為各內(nèi)存晶粒2的控制中心。
[0033]該反射訊號(hào)吸收單元5設(shè)于布局線路3的另一端，而該反射訊號(hào)吸收單元5可為電阻。如是，藉由上述裝置構(gòu)成全新的順序串接式多芯片的內(nèi)存結(jié)構(gòu)。
[0034]然，當(dāng)本發(fā)明于制作時(shí)，是可利用該Ω字形的布局線路3，大幅縮短各內(nèi)存晶粒2與布局線路4間的距離，且可應(yīng)用于DRAM、NAND、MRAM、NOR或SRAM等相關(guān)領(lǐng)域中，讓處理單元4配合各內(nèi)存晶粒2與布局線路3作訊號(hào)傳輸，而傳輸時(shí)，可利用反射訊號(hào)吸收單元5吸收相關(guān)的反射訊號(hào)，以降低訊號(hào)傳輸時(shí)的反射訊號(hào)，使各內(nèi)存晶粒2可穩(wěn)定運(yùn)作。
[0035]然，于實(shí)際制作時(shí)，是可使各相鄰的內(nèi)存晶粒2以其控制地址單元21分別相互對(duì)應(yīng)(即各控制地址單元21皆往中央近)，如此，便可同時(shí)使各控制地址單元21間的布局線路3縮短，而達(dá)到有效縮短線路布局以及簡(jiǎn)化線路設(shè)計(jì)的功效。
[0036]另，當(dāng)本發(fā)明于實(shí)際運(yùn)用時(shí)，系可至少于任一內(nèi)存晶粒2的控制地址單元21以線路23外接有其它的內(nèi)存晶粒2c，如此，可使本發(fā)明依所需再另外與其它的內(nèi)存晶粒2c進(jìn)行串接，而成為多芯片式的內(nèi)存結(jié)構(gòu)，進(jìn)而符合實(shí)際運(yùn)用的所需。
[0037]請(qǐng)參閱圖4及圖5所示，分別為本發(fā)明第二實(shí)施例的外觀示意圖及本發(fā)明第二實(shí)施例的剖面示意圖。如圖所示:本發(fā)明除上述第一實(shí)施例所提形態(tài)之外，亦可為第二實(shí)施例的形態(tài)，而其所不同之處在于，該基板la上可不設(shè)置穿孔，使各內(nèi)存晶粒2a先以數(shù)組方式設(shè)置于基板la的一面上，之后再以Ω字形讓布局線路3a連接各內(nèi)存晶粒2a的控制地址單元21a，進(jìn)而使各內(nèi)存晶粒2a與該布局線路3a位于基板la的同一面上；如此，除同樣達(dá)到第一實(shí)施例所述功效之外，更能使本發(fā)明符合實(shí)際運(yùn)用時(shí)所需。
[0038]請(qǐng)參閱圖6及圖7所示，分別為本發(fā)明第三實(shí)施例的分解示意圖及本發(fā)明第三實(shí)施例的外觀示意圖。如圖所示:本發(fā)明除上述第一及第二實(shí)施例所提形態(tài)之外，亦可為第三實(shí)施例的形態(tài)，而其所不同之處在于，該布局線路3b是以順序串接內(nèi)存晶粒的Ω字形直接成型于基板lb的一面上，而各內(nèi)存晶粒2b是以控制地址單元21b直接與布局線路3b對(duì)應(yīng)結(jié)合；如此，除同樣達(dá)到第一實(shí)施例所述功效之外，更能使本發(fā)明符合實(shí)際運(yùn)用時(shí)所需。
[0039]請(qǐng)參閱圖8及圖9所示，分別為本發(fā)明第四實(shí)施例的分解示意圖及本發(fā)明第五實(shí)施例的外觀示意圖。如圖所示:本發(fā)明除上述第一、第二及第三實(shí)施例所提形態(tài)之外，亦可為本第四及第五實(shí)施例的形態(tài)，而其所不同之處在于，該基板lc上可不設(shè)置穿孔，使各內(nèi)存晶粒2d先以數(shù)組方式設(shè)置于基板lc的一面上，之后再以交叉形狀或倒Z字形狀的布局線路3c、3d連接各內(nèi)存晶粒2d的控制地址單元21d ;或是使該布局線路3c、3d以交叉型態(tài)或是倒Z字形態(tài)直接成型于基板lc的一面上，而各內(nèi)存晶粒2d系以控制地址單元21d直接與布局線路3c對(duì)應(yīng)結(jié)合。
[0040]綜上所述，本發(fā)明順序串接式多芯片的內(nèi)存結(jié)構(gòu)可有效改善現(xiàn)有技術(shù)的種種缺點(diǎn)，可利用該順序串接的布局線路，大幅縮短各內(nèi)存晶粒與布局線路間的距離，并同時(shí)使各控制地址單元間的布局線路縮短，而達(dá)到有效縮短線路布局以及簡(jiǎn)化線路設(shè)計(jì)的功效；進(jìn)而使本發(fā)明能更進(jìn)步、更實(shí)用、更符合消費(fèi)者使用時(shí)所須，確已符合發(fā)明專(zhuān)利申請(qǐng)的要件，依法提出專(zhuān)利申請(qǐng)。
[0041]惟以上所述，僅為本發(fā)明的較佳實(shí)施例而已，當(dāng)不能以此限定本發(fā)明實(shí)施的范圍。故，凡依本發(fā)明申請(qǐng)專(zhuān)利范圍及發(fā)明說(shuō)明書(shū)內(nèi)容所作的簡(jiǎn)單的等效變化與修飾，皆應(yīng)仍屬本發(fā)明專(zhuān)利涵蓋的范圍內(nèi)。
【權(quán)利要求】
1.一種順序串接式多芯片的內(nèi)存結(jié)構(gòu)，用以進(jìn)行1600冊(cè)12以上及1600冊(cè)12以下的數(shù)據(jù)傳輸，其特征在于，其包括有基板、數(shù)個(gè)內(nèi)存晶粒、布局線路、處理單元及反射訊號(hào)吸收單元，該內(nèi)存晶粒以數(shù)組方式設(shè)置于基板的至少一面上，而各內(nèi)存晶粒分別具有控制地址單元；該布局線路以順序串接內(nèi)存晶粒的方式連接各內(nèi)存晶粒的控制地址單元；該處理單元設(shè)于布局線路的一端；該反射訊號(hào)吸收單元設(shè)于布局線路的另一端。
2.如權(quán)利要求1所述的順序串接式多芯片的內(nèi)存結(jié)構(gòu)，其特征在于，所述各內(nèi)存晶粒的控制地址單元為接點(diǎn)。
3.如權(quán)利要求1所述的順序串接式多芯片的內(nèi)存結(jié)構(gòu)，其特征在于，所述布局線路為總線。
4.如權(quán)利要求1所述的順序串接式多芯片的內(nèi)存結(jié)構(gòu)，其特征在于，所述基板設(shè)有數(shù)個(gè)穿孔，且各內(nèi)存晶粒設(shè)于基板的一面上，并使其控制地址單元與穿孔對(duì)應(yīng)，而該布局線路以口字形的排列形狀設(shè)于基板的另一面，該控制地址單元以導(dǎo)線透過(guò)各穿孔與布局線路連接。
5.如權(quán)利要求1所述的順序串接式多芯片的內(nèi)存結(jié)構(gòu)，其特征在于，所述內(nèi)存晶粒中的至少一個(gè)內(nèi)存晶粒的控制地址單元以線路外接有另一內(nèi)存晶粒。
6.如權(quán)利要求1所述的順序串接式多芯片的內(nèi)存結(jié)構(gòu)，其特征在于，所述各內(nèi)存晶粒與該布局線路位于基板的同一面上。
7.如權(quán)利要求1所述的順序串接式多芯片的內(nèi)存結(jié)構(gòu)，其特征在于，所述布局線路以^字形的排列形狀直接成型于基板的一面上，而各內(nèi)存晶粒直接以控制地址單元與布局線路對(duì)應(yīng)結(jié)合。
8.如權(quán)利要求1所述的順序串接式多芯片的內(nèi)存結(jié)構(gòu)，其特征在于，所述各相鄰的內(nèi)存晶粒的控制地址單元分別相互對(duì)應(yīng)。
9.如權(quán)利要求1所述的順序串接式多芯片的內(nèi)存結(jié)構(gòu)，其特征在于，所述反射訊號(hào)吸收單元為電阻。
10.如權(quán)利要求1所述的順序串接式多芯片的內(nèi)存結(jié)構(gòu)，其特征在于，所述布局線路為交叉形狀的順序串接。
11.如權(quán)利要求1所述的順序串接式多芯片的內(nèi)存結(jié)構(gòu)，其特征在于，所述布局線路為倒2字形狀的順序串接。
【文檔編號(hào)】G11C7/18GK104425000SQ201310690151
【公開(kāi)日】2015年3月18日 申請(qǐng)日期:2013年12月17日 優(yōu)先權(quán)日:2013年8月23日
【發(fā)明者】林正隆 申請(qǐng)人:森富科技股份有限公司